JPS62241057A - 入出力処理高速化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、中央処理回路と記憶回路および入出力回路を
備えた制御処理装置に関し、特に、中央処理回路と入出
力回路の間でのデータ授受（すなわち、入出力処理）の
高速化手段に関する。

〔従来の技術〕

従来、この種の制御処理装置では、中央処理回路と入出
力回路との間での入出力処理の方法として、中央処理回
路の有する入力命令（インプット命令）、出力命令（ア
ウトプット命令）を利用する方法が広く用いられている
。

この方法は、中央処理回路が入力命令あるいは出力命令
を実行することによって、その命令で選択された中央処
理回路内部のレジスタと入出力回路の間でデータの授受
を行なう方法であシ、動作も簡単である。

〔発明が解決しようとする問題点〕

しかし、上述した方法は、データの授受に係わる回路が
中央処理回路内部のレジスタと入出力回路のみなので、
もしデータ授受を行なったそのデータを保持しておく必
要がある場合には、そのデータを記憶回路に記憶させる
必要がある。これは授受を行なうデータが少ない場合に
はそれほど問題はない。しかし、データが多い場合（す
なわち。

入出力処理を実行すべき入出力回路が多い場合）には、
授受データの記憶処理（授受データを記憶回路へ記憶さ
せる処理）のために、中央処理回路の処理にオーバヘッ
ド時間が増えてしまうという欠点がある。

そこで本発明は、中央処理回路の処理に多大なオーバヘ
ッドを与えることなしに、中央処理回路と入出力回路と
の間のデータの授受を行なわせることのできる入出力処
理高速化回路を提供することを目的とする。

〔問題点を解決するための手段及び作用〕本発明による
入出力処理高速化回路は、中央処理回路と該中央処理回
路との間でデータの授受を行なう複数の記憶回路および
入出力回路とを備えた制御処理装置において、上記中央
処理回路からの入出力命令に対して、上記記憶回路と上
記入出力回路に同一のアドレスを割り付け、上記中央処
理回路が上記入出力回路にアクセスする時、その入出力
回路と同一のアドレスを割り付けられた上記記憶回路に
も同時にアクセスする手段を備えたことを特徴とする。

〔実施例〕

次に２本発明の実施例について図面を参照して説明する
。

第１図は１本発明の一実施例を利用した制御処理装置の
要部ブロック構成図である。

中央処理回路１のアドレスバス１１は、記憶回路２，３
および入力回路４．出力回路５に接続されると共に、ア
ドレスデコード回路１０にも接続される。

中央処理回路１のデータバス１２も、記憶回路２．３お
よび入力回路４．出力回路５に接続される。

中央処理回路１から出方される記憶回路／入出力回路選
択信号（Ｍ／ｌ０）１３は、負論理論理積回路８，９に
接続され、中央処理回路１が入出力回路をアクセスした
場合にのみ、入力回路４あるいは出力回路５に対する回
路選択信号（後述する）を許可するためのダート信号と
して用いられる。

中央処理回路１から出力される記憶回路読み出し信号（
ＭＲ）１４および記憶回路書き込み信号（ＭＷ）１５は
それぞれ、記憶回路との間でデータの授受を行なう場合
のデータの読み出しタイミング、書き込みタイミングを
記憶回路へ知らせるための信号である。記憶回路読み出
し信号１４は記憶回路２，３に接続され、一方、記憶回
路書き込み信号１５は負論理論理和回路６，７に接続さ
れる。

中央処理回路１から出力される入出力回路読み出し信号
（ＩＯＲ）　１６および入出力回路書き込み信号（ＩＯ
Ｗ　）　１７はそれぞれ、入出力回路との間でデータの
授受を行なう場合のデータの読み出しタイミング、書き
込みタイミングを入出力回路へ知らせるための信号であ
る。入出力回路読み出し信号１６は入力回路４と負論理
論理和回路６に接続され、一方、入出力回路書き込み信
号１７は出力回路５と負論理論理和回路７に接続される
。

アドレスデコード回路１０は、入力したアドレスの内容
に従って回路選択信号２０．２１を出力する。回路選択
信号２０は、記憶回路２と負論理論理積回路８を経て入
力回路４に接続される。回路選択信号２１は、記憶回路
３と負論理論理積回路９を経て出力回路５に接続される
。上記の接続によシ２本発明の特徴である記憶回路と入
出力回路に同一のアドレスを割り付けることができる。

周辺回路インタフェース信号２２および２３はそれぞれ
、入力回路４．出力回路５が図示されざる周辺回路とイ
ンタフェースするための信号である。

次に１本実施例の動作について説明する。

まず、中央処理回路１が周辺回路インタフェース信号２
２を入力回路４を通して入力する場合。

すなわち中央処理回路ｌと入力回路４の間でのデータ授
受について説明する。

この場合には、まず、中央処理回路１は入力回路４かも
データを入力するために、入力回路４のアドレスに対す
る入力命令を実行する。入力命令の実行によって、入力
回路４をアドレスするアドレス情報がアドレスバス１１
に出力され、そのアドレスを入力したアドレスデコード
回路１０から入力回路４を選択するための回路選択信号
２０が出力される。この場合、中央処理回路１の実行し
た命令は入出力回路をアクセスする命令であるので、記
憶回路／入出力回路選択信号１３が出力される。このこ
とにより、負論理論理積回路８は。

回路選択信号２０を入力回路４へ接続する。このように
して、入力回路４が選択される。

また９回路選択信号２０は記憶回路２へも接続されてい
るため、記憶回路２も選択される。

次に、中央処理回路１から入出力回路読み出し信号１６
が出力され、その信号１６を入力した入力回路４は周辺
回路インタフェース信号２２のデータをデータバス１２
上へ出力する。このデータバス１２上に出力されたデー
タを中央処理回路１は読み込むわけである。一方、入出
力回路読み出し信号１６は、負論理論理和回路６を通し
て記憶回路２の書き込み信号として接続される。このた
め、入力回路４からデータバス１２上へ出力されたデー
タは、記憶回路２へも書き込まれることになる。

この場合、中央処理回路１の実行した命令は１人力命令
だけであるが２本回路の動作によシ記憶回路への転送も
実行されたことになシ、記憶回路へのデータ転送命令の
省略分だけ処理が高速化できたわけである。

次に、中央処理回路１が出力回路５を通して周辺回路イ
ンタフェース信号２３ヘデータを出力する場合、すなわ
ち中央処理回路１と出力回路５の間でのデータ授受につ
いて説明する。

この場合には、まず、中央処理回路１は出力回路５ヘデ
ータを出力するために、出力回路５に対する出力命令を
実行する。出力命令の実行後から。

出力回路５および記憶回路３の選択までは、前述した入
力回路４の場合と同様なので説明を省略する。

出力回路５と記憶回路３の回路選択後、中央処理回路１
から出力データがデータバス１２上へ出力されるととも
に入出力回路書き込み信号１７が出力され、その信号１
７を入力した出力回路５は。

データバス上に出力されているデータを周辺回路インタ
フェース信号２３に出力する。一方、入出力回路書き込
み信号１７は負論理論理和回路７を通して記憶回路３の
書き込み信号として接続される。このため、中央処理回
路１から出力されたデータは、出力回路５に書き込まれ
るとともに、記憶回路３へも書き込まれることになる。

この場合も、前述した入力回路４の場合と同様。

記憶回路へのデータ転送命令の省略分だけ処理を高速化
できる。

なお２便宜上、入力回路、出力回路がそれぞれ１個の場
合について説明したが１本発明は入力回路、出力回路が
それぞれ複数の場合に効果を発揮することは明らかであ
る。そして、記憶回路は入力回路、出力回路にそれぞれ
対応して備えられる。

〔発明の効果〕

以上説明したように９本発明の入出力処理高速化回路は
、制御処理装置内の中央処理回路周辺回路において、中
央処理回路に接続される記憶回路と入出力回路とに同一
のアドレスを割り付けることにより、中央処理回路が入
出力回路に対してデータ転送を行なった場合には、その
入出力回路と同一のアドレスを持つ記憶回路に対しても
同じデータが中央処理回路の介在なしに自動的に転送さ
れる。このことにより、中央処理回路と入出力回路の間
の入出力処理をより高速化することができる。したがっ
て２本発明は、中央処理回路の有効利用およびこれに伴
う制御処理の高速化に効果がある。

【図面の簡単な説明】

第１図は本発明による入出力処理高速化回路の一実施例
を使用した制御処理装置の要部ブロック構成図である。 １・・・中央処理回路、２．３・・・記憶回路、　４−
・・入力回路、　５−・・出力回路、６，７・・・負論
理論理和回路。 ８．９・・・負論理論理積回路、　１０−・・アドレス
デコード回路。

Claims (1)

【特許請求の範囲】
1. １、中央処理回路と該中央処理回路との間でデータの授
   受を行なう複数の記憶回路および入出力回路とを備えた
   制御処理装置において、上記中央処理回路からの入出力
   命令に対して、上記記憶回路と上記入出力回路とに同一
   のアドレスを割り付け、上記中央処理回路が上記入出力
   回路にアクセスする時、その入出力回路と同一のアドレ
   スを割り付けられた上記記憶回路にも同時にアクセスす
   る手段を備えることにより、上記中央処理回路と上記入
   出力回路の間でのデータの授受（すなわち、入出力処理
   ）をより高速化することを特徴とする入出力処理高速化
   回路。