JPH0652516B2 - バス・インターフェース装置 - Google Patents

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明はデータ処理システムに関するもので、より具体
的には、データ処理システムにおける情報転送のための
情報バス・インターフェースに関するものである。

Ｂ．従来の技術 データ処理システムは多くの場合、中央演算処理装置と
周辺装置との間、またはいくつかの中央演算処理装置の
間に情報転送のための情報バスを有する。従来、この情
報バスは情報バス全体を通じてデータを単一ワードとし
て逐次転送する。しかし、演算処理装置のための情報転
送速度要件が増大するにつれて、この技術では所望の速
度で必要なデータを供給できなくなる。

「再構成可能記憶システム」（Reconfigurable Memory
System）と題する米国特許第４７４７０７０号明細書
は、記憶装置が逐次アクセスまたは並列アクセスを提供
する能力を有する記憶システム及び制御機構を開示して
いる。並列アクセスでは、記憶装置は１つのアドレス変
換器によって構成され、このアドレス変換器は、記憶装
置がシステム・プロセッサに出力を送るとき、いくつか
のバンク出力バスのうちの１本を選択する。別の実施例
では、選択されなかったバンク出力バス上に情報を記憶
するために、キャッシュが設けられる。

「アドレスとは独立なバースト・モード機能を有する記
憶制御機構」（Memory Controller with Address I
ndependent Burst Mode Capability）と題する米国
特許第４３７０７１２号明細書は、いくつかの記憶モジ
ュールから、特定のワード境界からスタートしていくつ
かのワードを供給する能力を有する記憶制御機構を開示
している。

ＩＢＭテクニカル・ディスクロージャ・ブルテンＶｏ
１．２８、ＮＯ．１（１９８５年６月）、ｐｐ．２０〜
２３に所載の「２重ポート２重データ幅ランダム・アク
セス記憶制御機構」と題する論文は、２つのプロセッサ
のデータ幅が異なっていても、これらのプロセッサが非
同期的に共通の記憶装置にアクセスできるようにする発
明を開示している。

上記の発明では、複数のデータ・ワード・バスが情報バ
ス内に設けられている。しかし、いくつかのデータ形式
も用意されており、そこではある形式の最初のワードが
第１のバス上に現れ、第２の形式の最初のデータ・ワー
ドが第２のバス上に現れることになる。

Ｃ．発明の目的 本発明の目的は、異なるデータ転送形式に持つ複数のデ
ータ・ワード・バスを有する情報バスへインターフェー
スを提供することにある。本発明の他の目的は、他の異
なる形式が異なるデータ・バス上に最初のデータ・ワー
ドを供給しても、指定されたある形式に従ってあるデー
タ・バス上の最初のデータ・ワードにアクセスする手段
を提供することである。

Ｄ．目的を達成する手段 本発明によれば、情報を複数の形式で転送する並列デー
タ・バスとのインターフェースをとるための装置が提供
される。この装置は、データ転送を調整しかつ複数の形
式の１つを指定するために、制御信号を並列バスから受
け取りまたは並列バスへ送る制御回路を含む。制御回路
に接続された、指定された形式に従って送受される各デ
ータのアドレスを計算するためのアドレッシング回路が
設けられる。バス制御回路とアドレッシング回路に接続
された、計算されたアドレスに従ってそのバスに対する
データを記憶または検索するためのアクセス回路も設け
られる。

好ましい実施例では、アクセス手段は、計算されたアド
レスに従ってデータを遂次記憶する回路にデータを記憶
し、またはこの回路からデータを受け取る。この実施例
では、アドレッシング回路は、第１のデータ・バス上で
受け取られる最初のデータを有する第１の形式、または
第２のデータ・バス上で最初のデータ・ワードを有する
第２の形式に従って、アドレスを計算する。この実施例
では、第１の形式は単一ワード転送を指定し、第２の形
式はストリング転送または複数のデータ・ワードの逐次
転送を指定する。

Ｅ．実施例 本発明では、入出力制御機構によって逐次入出力バスに
接続されたプロセッサ・アーキテクチャが提供される。
このバスは高速８バイト幅アドレス／データ・バスであ
る。このバス上で動作が始まると、その規約に従って完
了するまで実行されなければならない。すなわち、いっ
たん転送が始まると途中で停止することができない。そ
こで、このバスに接続されている入出力制御機構は、そ
の当該のプロセッサのためにバスへのデータまたはバス
からのデータのすべてを緩衝記憶する必要がある。第１
図はこのような構造体の簡単な構成図である。第１図
で、プロセッサ１０、１２、１４は情報バス１６によっ
て相互に接続されている、この情報バス１６は、プロセ
ッサ１０、１２、１４間で情報を転送するためのアドレ
ス・データ及び制御信号を供給する。

本発明はデータ緩衝記憶に使用されるバス・インターフ
ェース制御回路を対象とする。

第２図は情報バス用の入出力制御機構の構成図である。
情報バスは制御論理回路３５に接続された制御／アドレ
ス・バス２２からなる。データ・バス２０、２４はマル
チ・ポート・レジスタ・ファイル３０に接続されてい
る。データ・バス２０、２４は、情報バス上のデータ・
ワードに対する入出力能力をもたらす。制御論理回路３
５は、線２８、２６を経由してマルチ・ポート・レジス
タ・ファイル３０に接続され、読取りアドレスと書込み
アドレス及び読取り信号と書込み信号（rd adr0、rd
adr １、ｗ adr ０、ｗ adr １）を供給する。マ
ルチ・ポート・データ・ファイルは、線３４を経由して
従属プロセッサ３６にデータを供給し、線３２を経由し
て従属プロセッサ３６からアドレス情報を受け取る。

第３図と第４図は、それぞれ単一ワード書込み形式とス
トリング書込み形式を示すタイミング図である。第３図
では線５０上で時間６０にアドレス有効信号が供給され
る。このアドレス有効信号は制御論理回路３５に供給さ
れる。時間６４に、制御バス５４が“００”を受け取
る。また、データ・ワード０線（線５４）上で、時間６
６にバス・ユニット識別子“buid”が供給される。これ
は特定のバス・ユニットの識別子である。同時に、デー
タ・ワード１線（線５８）が時間７０に有効アドレスを
供給する。この有効アドレスはデータ記憶用のレジスタ
・ファイル３０内のアドレスである。

線５２上で時間６２にデータ有効信号が供給される。時
間６８でのデータ・ワード０線（線５６）の内容は、
“Don′t care（どうでもよい）“状態である。データ
・ワード１線（線５８）は時間７２にワード・ゼロ（す
なわち書き込まれる単一ワード）を供給する。

第４図にストリング書込み形式を示す。ストリング書込
みはワードの連続転送を行なうものである。アドレス有
効信号線（線７４）は時間８４の間活動状態にある。制
御バス信号線（線７８）は時間８８に“００”を供給す
る。データ・ワード０線（線８０）上で、時間９０にバ
ス・ユニット識別子（buid）が供給される。データ・ワ
ード１線（線８２）上で、時間９６に有効アドレスが供
給される。それから、データ有効時間８６の間に、線７
６上でデータ・ワード転送が行なわれる。データ・ワー
ド０線は時間９２にワード０を含み、時間９４にワード
２を含む。同様にデータ・ワード１線は、時間９８にワ
ード１を供給し、時間９９にワード３を供給する。

第３図と第４図のデータ転送を比較すると、単一ワード
書込み形式では最初のワード（ワード０）はデータ・ワ
ード１バス上に供給されるが、ストリング書込み形式で
は最初のワード（ワード０）はワード０バス上に供給さ
れることが明らかである。したがって、データ・ワード
を効率良く（すなわち記憶域中の同じ開始位置に）記憶
するために、データ・バス・インターフェースは適正な
データ・ワード・バスからの最初のデータ・ワードをア
ドレスしなければならない。

第５図と第６図は、それぞれ単一ワード読取り形式及び
ストリング読取り形式を示すタイミング図である。第５
図では線１００上で時間１１０にアドレス有効信号が活
動状態となる。この時間中、制御バス（線１１４）は時
間１１８に“８０”を供給する。時間８０にバス・ユニ
ット識別子（buid）がデータ・ワード０線（線１０６）
上で供給される。時間１２２に、データ・ワード１線
（線１０８）が有効アドレスを供給する。データ有効線
（線１０２）が時間１１２に読取り中の装置によって活
動化される。このとき、制御バス（線１０４）が時間１
１６に回答指示を出す。データ・ワード０線（線１０
６）上で、”Don′t care”信号として“００”が供給
される。データ・ワード１線（線１０８）上で、時間１
２４に読取りワード（ワード０）が供給される。

第６図のストリング読取り形式では、線１２６上でアド
レス有効信号が時間１３６に供給される。同じ時間（時
間１４０）に制御バス線（線１３０）が“３”を供給す
る。また、データ・ワード０線１３２が時間１４６にバ
ス・ユニット識別子（buid）を供給し、時間１５２に有
効アドレスを供給する。次いで、データ有効線（線１２
８）が時間１３８に読取り中の装置によって活動化され
る。時間１４２に制御バス１３０によって最初の回答指
示が出されて、データ・ワード０線（線１３２）が時間
１４８にワード０を含み、データ・ワード１線（線１３
４）が時間１５４にワード１を含むことを指示する。時
間１４４に出される制御バス線１３０上の第２の回答信
号は、データ・ワード０線（線１３２）が時間１５０に
ワード２を含み、データ・ワード１線（線１３４）が時
間１５６にワード３を含むことを指示する。

第７ａ図は、第３図及び第５図で述べた単一ワード読取
り／書込み動作のためのアドレス・サイクル中とデータ
・サイクル中の３２ビット形式を示す。アドレス・サイ
クル中には、バス・ユニット識別子１６０が有効アドレ
ス１６２及び制御ワード１６４と共に供給される。制御
ワードは、動作が読取りかそれとも書込みか、単一ワー
ド動作かそれともストリング動作か、及びストリングの
場合はバイト・カウントを指定する。データ・サイクル
中には、データ・ワード０線の内容は”Don′t care”
であり、データ・ワード１線の内容はデータ・ワード
（ワード０）１６８である。制御ワード１７０は“０
０”である。

第７ｂ図はストリング読取り／書込み形式を示す。アド
レス・サイクル中には、バス・ユニット識別子１７２が
データ・ワード０線（線１７２）上に供給され、有効ア
ドレス１７４がデータ・ワード１線上に供給される。こ
のとき、動作の形式とバイト・カウントを指定する制御
ワード１７６が供給される。データ・サイクル１では、
最初のワード（ワード０）１７８がデータ・ワード０線
上に供給され、第２のワード（ワード１）１８０がデー
タ・ワード１線上に供給される。制御ワード１８２は
“００”に設定される。データ・サイクル２では、第３
のワード（ワード２）１８４がデータ・ワード０線上に
供給され、第４のワード（ワード３）１８６がデータ・
ワード１線上に供給される。この場合も制御ワード１８
８として“００”が供給される。マルチポート・レジス
タ・ファイル３０（第１図）は、単一ワード読取り動作
における最初のワードがデータ・ワード１線上に現れ、
ストリング読取り動作における最初のワードがデータ・
ワード０線上に現れても、常に最初の読取りワードを最
初の読取りワード位置１９０に記憶する。ストリング動
作では、データ・ワードは第７図に示すように記憶され
る。

第８図は、マルチポート・レジスタ・ファイルへのデー
タ・ワード記憶の流れ図である。具体的に述べると、マ
ルチポート・レジスタ・ファイル３０（第１図）内の制
御機構は、情報転送の形式に従ってレジスタ・フィイル
内にデータ・ワードを記憶するためのアドレスを供給す
る。第８図で、ステップ２００でアドレス有効線が活動
状態にあるかどうかを判定する。活動状態にない場合、
制御機構はアドレス有効線が活動状態になるまで待機す
る。活動状態になると、制御機構はステップ２０２で適
切なバス・ユニッタ識別子があるかどうかを判定する。
この例では、“８０”が現制御機構の識別子である。バ
ス・ユニット識別子が制御機構の識別子でない場合は、
制御機構はステップ２００に戻る。しかし、バス・ユニ
ット識別子が制御機構の識別子である場合は、制御機構
はステップ２０４に進み、その情報転送がストリング転
送であるかどうかを制御線から判定する。その転送がス
トリング転送でない場合は、制御機構はステップ２０６
に進み、その読取り転送が単一ワード転送であるかどう
かを判定する。この動作が読取り転送である場合、制御
機構はステップ２１０に進み、読取りアドレス１を有効
アドレスとして設定し、読取りアドレス０を“Don′t
care”に設定する。それからステップ２０６に戻り、書
込み動作が単一ワード動作である場合には、制御機構は
ステップ２１４に進み、計算によって書込みアドレス１
を有効アドレスとし、書込みアドレス０を“Don′t ca
re”とする。制御機構はステップ２１０または２１４を
出てから、制御機構はステップ２００に戻る。

ステップ２０４に戻って、動作がストリング動作である
場合、制御機構はステップ２０８に進み、動作が読取り
かそれとも書込みかを判定する。読取り動作である場
合、ステップ２１２で読取りアドレス０が有効アドレス
に等しく設定され、読取りアドレス１は有効アドレス＋
１に等しく設定される。それから制御機構はステップ２
２０に進み、バイト・カウントが０であるか否かを判定
する。否である場合、ステップ２１８で有効アドレスが
増分される。それから制御機構はステップ２０８に戻
り、バイト・カウントが０になるまでこのループを継続
する。バイト・カウントが０になると、制御機構はステ
ップ２２０を出てステップ２００に戻る。ステップ２０
８に戻り、ストリング動作が書込み動作である場合は、
制御機構はステップ２１６に進み、計算によって書込み
アドレス０を有効アドレスにし、書込みアドレス１を有
効アドレス＋１にする。次に制御機構は前述のように、
ステップ２２０に進み、バイト・カウントが０になるま
で、ステップ２１８からステップ２０８への戻りを含む
ループを開始する。

Ｆ．発明の効果 以上説明したように本発明によればバスとの間で制御信
号の送受を行ない転送フォーマットを決定し、これに応
じてデータの送受のアドレスを決定し、データの転送を
行なうようにしているので、種々のフォーマットのデー
ト・バスからなる情報バスに対するインターフェースを
実現できる。

【図面の簡単な説明】

第１図は情報バスに接続された数台の端末装置を示す構
成図である。 第２図は情報バス・インターフェースの回路図である。 第３図は単一ワード書込み転送を示すタイミング図であ
る。 第４図はストリング書込み転送を示すタイミング図であ
る。 第５図は単一ワード読取り転送を示すタイミング図であ
る。 第６図はストリング読取り転送を示すタイミング図であ
る。 第７ａ図は単一ワード読取り／書込み転送形式を示す図
である。 第７ｂ図はストリング読取り／書込み転送形式を示す図
である。 第７ｃ図はレジスタ・ファイルにおけるデータ・ワード
の逐次記憶を示す図である。 第８図は情報バス・インターフェースの動作を示す流れ
図である。 第９図は、マルチポート・レジスタ・ファイルの図であ
る。

Claims (2)

【特許請求の範囲】
1. 【請求項１】複数の形式で情報を転送する並列データ・
   バスを有するデータ処理システムにおいて、 第１のデ
   ータ・バス部分に最初のデータ・ワードを有する第１の
   形式か、第２のデータ・バス部分に最初のデータ・ワー
   ドを有する第２の形式かに従って、該並列データ・バス
   から受信した各データに関するアドレスを計算するため
   の複数の形式の中の１つを指定する制御情報を受け取
   り、転送が単一のデータ・ワードの時、第１の形式に従
   ってアドレスを計算し、転送が複数のデータ・ワードの
   時、第２の形式に従ってアドレスを計算する第１の手段
   と、 計算されたアドレス及び第１の形式叉は第２の形式の検
   出に従って、該第１のデータ・バス部分叉は該第２のデ
   ータ・バス部分からのデータを記憶するために、該デー
   タ・バス及び該第１の手段に接続された第２の手段と、 を備えたバス・インターフェース装置。
2. 【請求項２】上記第２の手段が、上記計算されたアドレ
   スに従って、上記データを直列に記憶させることを特徴
   とする請求項１に記載のバス・インターフェース装置。