JPH0642266B2 - メモリアクセス回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はメモリ回路に関し、特にデータフロー処理装置
におけるメモリアクセス回路に関する。

（従来の技術） 従来リングバスによってリング状に接続された複数のデ
ータフロープロセッサとメモリからなるプロセッサモジ
ュールが複数個接続される場合、各プロセッサモジュー
ル内に含まれる分散メモリと全てのプロセッサからアク
セスが可能な共有メモリを設け、処理に応じて分散メモ
リと共有メモリ間でデータを移送する処理が行なわれて
きた。

（発明が解決しようとする問題点） データフロー処理装置では複数のデータフロープロセッ
サは、夫々他のデータフロープロセッサと関係なく並列
に動作することによって処理の高速化が実現されてい
る。この場合メモリアクセスの高速化を実現するため、
メモリを分散させ、必要に応じて各メモリ間のデータの
移送を行う必要がある。

前述した従来のデータフロー処理装置においては、１つ
のパラレルポートを持つ分散メモリと１つのパラレルポ
ートを持つ共有メモリとの間でデータの移送がある場
合、データフロープロセッサからのアクセスは待たされ
てしまい、アクセスの競合が起きるという欠点があっ
た。これは、分散メモリと共有メモリとして１ポートの
メモリを用い、１つのポートをデータフロープロセッサ
とメモリ間のデータ移送との両方に時分割して使用する
ため同時にアクセス要求が出ると、どちらか一方がアク
セスしている間は他方が待たされるためである。

（問題点を解決するための手段） 本発明のメモリアクセス回路は、複数のデータフロープ
ロセッサとリング状に接続されたメモリコントローラ
と、該メモリコントローラにパラレルポートのバスで接
続されたシリアルポートとパラレルポートとを持つキャ
ッシュメモリと、複数個の該キャッシュメモリとシリア
ルポートのバスで接続されたシリアルポートとパラレル
ポートとを持つメインメモリとを備えている。

（実施例） 次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例の構成を示す図である。

第１図において本発明の一実施例は、リングバス111〜1
15によってリング状に複数のデータフロープロセッサ10
3〜106と接続されたメモリコントローラ102と、メモリ
コントローラ102にバス110で接続されたキャッシュメモ
リ101とからなるプロセッサモジュール116と、プロセッ
サモジュール116と同一の構成を持つプロセッサモジュ
ール117と、各々のプロセッサモジュールに含まれるキ
ャッシュメモリとバス108〜109で接続されたメインメモ
リ107とから構成されている。本実施例ではプロセッサ
モジュールが２つの場合が示されているが、３つ以上で
も同様である。

第２図は本発明の一実施例を示すブロック図であり、前
記プロセッサモジュール116の内部構成を示す。前記プ
ロセッサモジュール117の内部構成も同様である。

本実施例では、メインメモリ107にはハイアドレス値109
が送られ、キャッシュメモリ101にはロウアドレス207が
送られる。キャッシュメモリ101の容量はロウアドレス2
07のビット巾に対応する分だけあり（例えば64キロワー
ドで16ビット）、メインメモリ107の容量はキャッシュ
メモリ101に比べてかなり大きく、メインメモリ107とキ
ャッシュメモリ101との間では、キャッシュメモリ101の
容量に相当する分をまとめてブロック転送する。このブ
ロック転送のアドレスバウンダリはキャッシュメモリ10
1の容量分に相当する大きさで区切られたものとなる。
従ってメインメモリ107はハイアドレス109で指定される
ブロック単位でアクセスされ、ブロック転送時のローア
ドレスはメインメモリ107に付随するブロック転送カウ
ンタにより生成される。

データフロープロセッサ103〜106からみた場合、ハイア
ドレス109とロウアドレス207をこの順に接続したアドレ
ス値に対応するメモリ空間に対するアクセスが可能とな
る。メインメモリ107とキャッシュメモリ101との間のブ
ロック転送はハイアドレスレジスタ201へデータフロー
プロセッサ103〜106からハイアドレス値がセットされた
ときにメインメモリ107にリクウェスト要求が出され、
他のプロセッサモジュールからのリクウェストとの間で
アービトレーションが行われ、それに従い開始される。

キャッシュメモリ101及びメインメモリ107はパラレルポ
ートとシリアルポートとの２つのポートをもつデュアル
ポートメモリであり、例えば、米国のテキサスインスツ
ルメント社製ダイナミックRAM(TMS4461)を用いる。この
RAMは２つのポートが独立に動作し、シリアルポート側
に256ビットのレジスタが内蔵されており、シリアルポ
ート間で高速のデータ転送ができる。この特徴を生かし
て、本実施例のような構成にすると、効率良く広い空間
のメモリアクセスが可能となる。

ハイアドレスレジスタ201はバス115上にハイアドレス値
が流れてきたときにその値を一時保持しておくためのも
のでブロック転送時に用いられる。

ロウアドレスレジスタ202はバス115上にロウアドレス値
が流れてきたときに、その値をラッチし、キャッシュメ
モリ101のアドレス値207を出力する。ロウアドレスレジ
スタ202は複数個あり、それらはバス115上の識別番号ID
の値により選択される。このロウアドレスレジスタ202
に値がセットされたときに、キャッシュメモリ101への
アクセスが開始され、バス115上のR/Wビットが“０”の
ときはアドレス値207をアドレスとしてアクセスされ読
み出しを行い、読み出された値208をリードレジスタ204
にセットする。バス115上のR/Wビットが“１”のときは
すでにライトデータレジスタ203に貯えられているデー
タ値をキャッシュメモリ101に書きこむ。

ライトデータレジスタ203は、バス115上にライトデータ
値が流れてきたときに一時保持しておくためのもので、
複数個あり、それらはバス115上の識別番号IDの値によ
り選択される。ライトデータレジスタ203に保持された
値は、同一の識別番号IDを持つロウアドレス値がバス11
5上に流れてきて、かつそのR/Wビットが“１”のとき読
み出され、キャッシュメモリ101への書きこみデータ値2
08となる。キャッシュメモリ101とライトデータレジス
タ203の出力は共に信号線208に接続されているが、これ
らは３ステート出力となっており、バス115上のR/Wビッ
トが“０”のときはキャッシュメモリ101側が、“１”
のときはライトデータレジスタ203がアクティブとな
る。

ハイワードレジスタ205はバス115上のP/M,R/W,H/L,A/D
フィールドをシステムクロックに同期してラッチし、１
クロック間保持しておく。

コントローラ206はハイワードレジスタ205の出力信号20
9をデコートし、キャッシュメモリ101の読み出し書きこ
み切替信号、レジスタ201〜205のラッチ信号、キャッシ
ュメモリ101及びライトデータレジスタ203の出力イネー
ブル信号、キャッシュメモリ101とメインメモリ107との
間のブロック転送要求信号118を生成する。

第３図は第１図におけるメモリコントローラ102に接続
されるリングバス111〜115上のデータ形式を示してい
る。

パイプラインバスデータ形式401は７つのフィールドM,I
D,R/W,H/L,A/D,DTからなる。Ｍはモジュール番号であ
り、第１図におけるデータフロープロセッサ103〜106、
メモリコントローラ102等に各々固有の番号が割りあて
られている。各々はリングバス上を流れるデータのモジ
ュール番号と既に内部のレジスタに貯えられてあるモジ
ュール番号とが一致するかどうかを調べ、一致した場合
にのみ内部へとりこみ処理を行うが、それ以外はそのま
ま通過させる。

IDは識別番号であり、メモリコントローラ102の内部に
あるロウアドレスレジスタ202、ライトデータレジスタ2
03の選択に用いられる。

R/Wはキャッシュメモリ101もしくはメインメモリ107の
読み出し書きこみに応じて“０”，“１”となる。

H/Lはアドレス値がハイアドレスであるとき“０”、ロ
ウアドレスであるとき“１”となる。

A/Dはアドレス値のとき“０”、データ値のとき“１”
となる。

DTはA/Dの値に応じてアドレス値もしくはデータ値とな
る。メモリ読み出し書きこみのシーケンスは以下の通り
である。データフロープロセッサ103〜106は、読み出す
べきデータがキャッシュメモリ101にないときには、メ
モリアドレスを生成し、メモリコントローラ102に送
る。これによりメモリコントローラ102はメインメモリ1
07に対しブロック転送を要求し、受けつけられると、メ
インメモリ107からキャッシュメモリ101に対し、ハイア
ドレス109に対応するアドレス領域のデータをシリアル
ポートを介してブロック転送する。リードロウアドレス
403がキャッシュメモリ101に到達するとそこから読み出
しを行ない、読み出したデータ値をリードデータレジス
タ204にラッチし、M,IDフィールドをバス115のIDフィー
ルドで選択されるリードハイレジスタ210の値に置き換
えてリードデータ404とし、バス111に出力する。

書きこみについても同様であるが、書きこむべきアドレ
スがキャッシュメモリ101に対応しないときは、メモリ
ハイアドレスがメモリコントローラ102に送りこまれ
る。これによりメモリコントローラ102はメインメモリ1
07に対しブロック転送を要求し、受けつけられると、キ
ャッシュメモリ101からメインメモリ107に対し、ハイア
ドレス109に対応するアドレス領域にバス108を介してブ
ロック転送する。

書きこむべきアドレス範囲が現在のキャッシュメモリ10
1にある場合には、まずライトデータ406が生成され、メ
モリコントローラ102内のライトデータレジスタ203にデ
ータ値が予めセットされ、引き続いてライトロウアドレ
ス407がメモリコントローラ102に到達した時点で、同一
の識別番号IDに対応するライトデータレジスタ203の値
をキャッシュメモリ101に書きこむ。

（発明の効果） 以上説明したように本発明はキャッシュメモリ及びメイ
ンメモリにシリアルポート、パラレルポートの２ポート
独立入出力可能なダイナミックRAMによる構成をとり、
高速にブロック転送を行い、複数のデータフロープロセ
ッサモジュールからのアクセスと並行して独立に処理で
きる。これにより、分散されたキャッシュメモリと、複
数のデータフロープロセッサモジュールとの間で独立に
メモリアクセスが可能であると同時に、同一のアドレス
領域に対し、複数のデータフロープロセッサモジュール
からのアクセスがメインメモリを共有することで可能と
なり、かつ、ブロック転送によるオーバーヘッドを減少
することができ処理の高速化を実現できるという効果が
ある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す図、第２図は本
発明の一実施例を示すブロック図、第３図はリングバス
のデータ形式を示す図である。 101……キャッシュメモリ、102……メモリコントロー
ラ、103〜106……プロセッサ、116〜117……プロセッサ
モジュール、107……メインメモリ、111〜115……パイ
プラインバス、110……データ線、109……アドレス線、
108……データ線、118……制御線。

Claims (1)

【特許請求の範囲】
1. 【請求項１】リングバスと、該リングバスによってリン
   グ状に接続された複数のデータフロープロセッサ及びメ
   モリコントローラと、該メモリコントローラにバスで接
   続されたシリアルポートとパラレルポートを合わせ持つ
   キャッシュメモリとからなるプロセッサモジュールが複
   数個、該キャッシュメモリを介して、バスによりシリア
   ルポートとパラレルポートを合わせ持つメインメモリと
   接続されたデータフロー処理装置におけるメモリアクセ
   ス回路であって、前記データフロープロセッサから入力
   したデータの値に応じて前記キャッシュメモリへの書き
   こみ読み出しあるいは前記キャッシュメモリと前記メイ
   ンメモリとの間でブロック転送によりデータの移送を行
   う前記メモリコントローラと、前記メインメモリの連続
   するデータ領域を記憶保持し前記データフロープロセッ
   サとは前記メモリコントローラを介しパラレルポートで
   接続され、前記メインメモリとはシリアルポートで接続
   される前記キャッシュメモリと、複数の前記キャッシュ
   メモリとシリアルポートで接続される前記メインメモリ
   とを含んで成り、前記データフロープロセッサからの要
   求に応じ、前記キャッシュメモリもしくは前記メインメ
   モリに対してアクセスするメモリアクセス回路。