JPS62274346A - メモリアクセス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の詳細な説明 （産業上の利用分野） 本発明はメモリ回路に関し、特にデータフロー処理装置
におけるメモリアクセス回路に関する。

（従来の技術） 従来リングバスによってリング状に接続された複数のデ
ータフロープロセッサとメモリからなるプロセッサモジ
ュールが複数個接続される場合、各プロセッサモジュー
ル内に含まれる分散メモリと全てのプロセッサからアク
セスが可能な共有メモリを設け、処理に応じて分散メモ
リと共有メモリ間でデータを移送する処理が行なわれて
きた。

（発明が解決しようとする問題点） データフロー処理装置では複数のデータフロープロセッ
サは、夫々他のデータフロープロセッサと関係なく並列
に動作することによって処理の高速化が実現されている
。この場合メモリアクセスの高速化を実現するため、メ
モリを分散させ、必要に応じて各メモリ間のデータの移
送を行う必要がある。

前述した従来のデータフロー処理装置においては、１つ
のパラレルポートを持つ分散メモリと１つのパラレルポ
ートを持つ共有メモリとの間でデータの移送がある場合
、データフロープロセッサからのアクセスは待たされて
しまい、アクセスの競合が起きるという欠点があった。

これは、分散メモリと共有メモリとして１ポートのメモ
リを用い、１つのボートをデータフロープロセッサとメ
モリ間のデータ移送との両方に時分割して使用するため
同時にアクセス要求が出ると、どちらか一方がアクセス
している間は他方が待たされるためである。

（問題点を解決するための手段） 本発明のメモリアクセス回路は、複数のデータフロープ
ロセッサとリング状に接続されたメモリコントローラと
、該メモリコントローラにパラレルポートのバスで接続
されたシリアルポートとパラレルポートとを持つキャッ
シュメモリと、複数個の該キャッシュメモリとシリアル
ポートのバスで接続されたシリアルポートとパラレルポ
ートとを持つメインメモリとを備えている。

（実施例） 次に本発明の実施例について図面を参照して説明する。

第１図は本発明の一実施例の構成を示す図である。

第１図において本発明の一実施例は、リングバス１１１
〜１１５によってリング状に複数のデータフロープロセ
ッサ１０３〜１０６と接続されたメモリコントローラ１
０２と、メモリコントローラ１０２にバス１１０で接続
されたキャッシュメモリ１０１とからなるプロセッサモ
ジュール１１６と、プロセッサモジュール１１６と同一
の構成を持つプロセッサモジュール１１７と、各々のプ
ロセッサモジュールに含まれるキャッシュメモリとバス
１０８〜１０９で接続されたメインメモリ１０７とから
構成されている。本実施例ではプロセッサモジュールが
２つの場合が示されているが、３つ以上でも同様である
。

第２図は本発明の一実施例を示すブロック図であり、前
記プロセッサモジュール１１６の内部構成を示す。前記
プロセッサモジュール１１７の内部構成も同様である。

本実施例では、メインメモリ１０７にはハイアドレス値
１０９が送られ、キャッシュメモリ１０１にはロウアド
レス２０７が送られる。キャッシュメモリ１０１の容量
はロウアドレス２０７のビット巾に対応する分だけあり
（例えば６４キロワードで１６ビツト）、メインメモリ
１０７の容量はキャッシュメモリ１０１に比べてかなり
大きく、メインメモリ１０７とキャッシュメモリ１０１
との間では、キャッシュメモリ１０１の容量に相当する
分をまとめてブロック転送する。このブロック転送のア
ドレスバウンダリはキャッシュメモリ１０１の容量分に
相当する大きさで区切られたものとなる。従ってメイン
メモリ１０７はハイアドレス１０９で指定されるブロッ
ク単位でアクセスされ、ブロック転送時のローアドレス
はメインメモリ１０７に付随するブロック転送カウンタ
により生成される。

データフロープロセッサ１０３〜１０６からみた場合、
ハイアドレス１０９とロウアドレス２０７をこの順に接
続したアドレス値に対応するメモリ空間に対するアクセ
スが可能となる。メインメモリ１０７とキャッシュメモ
リ１０１との間のブロック転送はハイアドレスレジスタ
２０１へデータフロープロセッサ１０３〜１０６からハ
イアドレス値がセットされたときにメインメモリ１０７
にリフウェスト要求が出され、他のプロセッサモジュー
ルからのリフウェストとの間でアービトレーションが行
われ、それに従い開始される。

キャッシュメモリ１０１及びメインメモリ１０７はパラ
レルポートとシリアルポートとの２つのボートをもつデ
ュアルポートメモリであり、例えば、米国のテキサスイ
ンスツルメント社製ダイナミックＲＡＭ（ＴＭＳ４４６
１）を用いる。このＲＡＭは２つのボートが独立に動作
し、シリアルボート側に２５６ビツトのレジスタが内蔵
されており、シリアルポート間で高速のデータ転送がで
きる。この特徴を生かして、本実施例のような構成にす
ると、効率良く広い空間のメモリアクセスが可能となる
。

ハイアドレスレジスタ２０１はバス１１５上にハイアド
レス値が流れてきたときにその値を一時保持しておくた
めのものでブロック転送時に用いられる。

ロウアドレスレジスタ２０２はバス１１５上にロウアド
レス値が流れてきたときに、その値をラッチし、キャッ
シュメモリ１０１のアドレス値２０７を出力する。ロウ
アドレスレジスタ２０２は複数個あり、それらはバス１
１５上の識別番号ＩＤの値により選択される。このロウ
アドレスレジスタ２０２に値がセットされたときに、キ
ャッシュメモリ１０１へのアクセスが開始され、バス１
１５上の〜Ｗビットが°０″のときはアドレス値２０７
をアドレスとしてアクセスされ読み出しを行い、読み出
された値２０８をリードレジスタ２０４にセットする。

バス１１５上のｗビットが１′”のときはすでにライト
データレジスタ２０３に貯えられているデータ値をキャ
ッシュメモリ１０１に書きこむ。

ライトデータレジスタ２０３は、バス１１５上にライト
データ値が流れてきたときに一時保持しておくためのも
ので、複数個あり、それらはバス１１５上の識別番号Ｉ
Ｄの値により選択される。ライトデータレジスタ２０３
に保持された値は、同一の識別番号ＩＤを持つロウアド
レス値がバス１１５上に流れてきて、かつその〜Ｗビッ
トが°Ｔ′のとき読み出され、キャッシュメモリ１０１
への書きこみデータ値２０８となる。キャッシュメモリ
１０１とライトデータレジスタ２０３の出力は共に信号
線２０８に接続されているが、これらは３ステート出力
となっており、バス１１５上の〜Ｗビットが０”のとき
はキャッシュメモリ１０１側が、Ｒ／ＷビットがｅｌＩ
ｌｌのときはライトデータレジスタ２０３がアクアイブ
となる。

ハイワードレジスタ２０５　＋ｉ　／＜　Ｘ　１１５上
ノＰ／Ｍ、Ｒ／Ｗ。

Ｈ／Ｌ、ん０フイールドをシステムクロックに同期して
ラッチし、１クロック間保持しておく。

コントローラ２０６はハイワードレジスタ２０５の出力
信号２０９をデコートし、キャッシュメモリ１０１の読
み出し書きこみ切替信号、レジスタ２０１〜２０５のラ
ッチ信号、キャッシュメモリ１０１及びライトデータレ
ジスタ２０３の出力イネーブル信号、キャッシュメモリ
１０１とメインメモリ１０７どの間のブロック転送要求
信号１１８を生成する。

第３図は第１図におけるメモリコントローラ１０２に接
続されるリングバス１１１〜１１５上のデータ形式を示
している。

パイプラインバスデータ形式４０１は７つのフィールド
Ｍ、ＩＤ、Ｒ／Ｗ、Ｈ几、Ａ／Ｄ、ＤＴカらなる。Ｍは
モジュール番号であり、第１図におけるデータフロープ
ロセッサ１０３〜１０６、メモリコントローラ１０２等
に各々固有の番号が割りあてられている。各々はリング
バス上を流れるデータのモジュール番号と既に内部のレ
ジスタに貯えられであるモジュール番号とが一致するか
どうかを調べ、一致した場合にのみ内部へとりこみ処理
を行うが、それ以外はそのまま通過させる。

ＩＤは識別番号であり、メモリコントローラ１０２の内
部にあるロウアドレスレジスタ２０２、ライトデータレ
ジスタ２０３の選択に用いられる。

Ｒ／Ｗはキャッシュメモリ１０１もしくはメインメモ１
７１０７の読み出し書きこみに応じてθ′”；＋１＋ｔ
となる。

Ｈ几はアドレス値がハイアドレスであるとき＋＋Ｏｐ”
、ロウアドレスであるとき′１″となる。

んＤはアドレス値のとき°°０″、データ値のとき°１
゛′となる。

ＤＴはんＤの値に応じてアドレス値もしくはデータ値と
なる。メモリ読み出し書きこみのシーケンスは以下の通
りである。データフロープロセッサ１０３〜１０６は、
読み出すべきデータがキャッシュメモリ１０１にないと
きには、メモリアドレスを生成し、メモリコントローラ
１０２に送る。これによりメモ）Ｊコントローラ１０２
はメインメモリ１０７に対しブロック転送を要求し、受
けつけられると、メインメモＩ７１０７がらキャッシュ
メモリ１０１に対し、ハイアドレス１０９に対応するア
ドレス領域のデータをシリアルポートを介してブロック
転送する。リードロウアドレス４０３がキャッシュメモ
リ１０１に到達するとそこから読み出しを行ない、読み
出したデータ値をリードデータレジスタ２０４にラッチ
し、Ｍ。

ＩＤフィールドをバス１１５上のＩＤフィールドで選択
されるリードハイレジスタ２１０の値に置き換えてリー
ドデータ４０４とし、バス１１１に出力する。

書きこみについても同様であるが、書きこむべきアドレ
スがキャッシュメモリ１０１に対応しないときは、メモ
リハイアドレスがメモリコントローラ１０２に送りこま
れる。これによりメモリコントローラ１０２はメインメ
モリ１０７に対しブロック転送を要求し、受けつけられ
ると、キャッシュメモリ１０１からメインメモリ１０７
に対し、ハイアドレス１０９に対応するアドレス領域に
バス１０８を介してブロック転送する。

書きこむべきアドレス範囲が現在のキャッシュメモリ１
０１にある場合には、まずライトデータ４０６が生成さ
れ、メモリコントローラ１０２内のライトデータレジス
タ２０３にデータ値が予めセットされ、引き続いてライ
トロウアドレス４０７がメモリコントローラ１０２に到
達した時点で、同一の識別番号ＩＤに対応するライトデ
ータレジスタ２０３の値をキャッシュメモリ１０１に書
きこむ。

（発明の効果） 以上説明したように本発明はキヤ・シシ二メモリ及びメ
インメモリにシリアルポート、パラレルポートの２ボー
ト独立入出力可能なダイナミックＲＡＭによる構成をと
り、高速にブロック転送を行い、複数のデータフロープ
ロセッサモジュールからのアクセスと並行して独立に処
理できる。これにより、分散されたキャッシュメモリと
、複数のデータフロープロセッサモジュールとの間で独
立にメモリアクセスが可能であると同時に、同一のアド
レス領域に対し、複数のデータフロープロセッサモジュ
ールからのアクセスがメインメモリを共有することで可
能となり、かつ、ブロック転送によるオーバーヘッドを
減少することができ処理の高速化を実現できるという効
果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す図、第２図は本
発明の一実施例を示すブロック図、第３図はリングバス
のデータ形式を示す図である。

Claims (1)

【特許請求の範囲】
1. リングバスと、該リングバスによってリング状に接続さ
   れた複数のデータフロープロセッサ及びメモリコントロ
   ーラと、該メモリコントローラにバスで接続されたシリ
   アルポートとパラレルポートを合わせ持つキャッシュメ
   モリとからなるプロセッサモジュールが複数個、該キャ
   ッシュメモリを介して、バスによりシリアルポートとパ
   ラレルポートを合わせ持つメインメモリと接続されたデ
   ータフロー処理装置におけるメモリアクセス回路であっ
   て、前記データフロープロセッサから入力したデータの
   値に応じて前記キャッシュメモリへの書きこみ読み出し
   あるいは前記キャッシュメモリと前記メインメモリとの
   間でブロック転送によりデータの移送を行う前記メモリ
   コントローラと、前記メインメモリの連続するデータ領
   域を記憶保持し前記データフロープロセッサとは前記メ
   モリコントローラを介しパラレルポートで接続され、前
   記メインメモリとはシリアルポートで接続される前記キ
   ャッシュメモリと、複数の前記キャッシュメモリとシリ
   アルポートで接続される前記メインメモリとを含んで成
   り、前記データフロープロセッサからの要求に応じ、前
   記キャッシュメモリもしくは前記メインメモリに対して
   アクセスするメモリアクセス回路。