JPS63183678A - マルチポ−トメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、コンピュータ等の情報処理装置に用いられ
るマルチボートメモリ装置に関する。

従来の技術 第２゛図は従来のマルチポートメモリ装置とその利用系
の構成を示している。この例のメモリ装置７は３ポート
で、３つのアドレスポート８，９゜１０と、３つのデー
タポー）１３，１４．１５と、３つのアクセス要求線ｂ
ｌ、ｂ２．ｂ３を有している。アドレスポート８とデー
タポート１３とアクセス要求線ｂ１との１組はプロセッ
サ１のバス４に接続され、アドレスポート９とデータポ
ート１４とアクセス要求線ｂ２との１組はプロセッサ２
のバス５に接続され、アドレスポート１０とデータポー
ト１５とアクセス要求線ｂ３との１組はプロセッサ３の
バス６に接続されている。これら３つのプロセッサ１．
２．３が３ボートメモリ装置７を共有し、これを利用し
て並行処理を行なう。

メモリ装置７において、３つのアドレスポート８．９．
１０のいずれかがアドレスセレクタ１２を介してメモリ
１１のアドレス入力端に接続される。また、３つのデー
タポート１３，１４．１５のそれぞれは、ライトデータ
用のゲート行ドライバ１６，１７．１８と、リードデー
タ用のゲート行ドライバ１９，２０．２１とを介してメ
モリ１１のデータ入出力端に接続されている。

また、メモリ制御部２２は３つのアクセス要求線ｂｌ、
ｂ２．ｂ３からの信号を受付は処理し、制御線ａによる
アドレスセレクタ１２の制御と、制御線Ｃによるメモリ
１１の制御と、制御線ｄｉ。

ｄ２．ｄ３によるドライバ１６〜２１のゲートの制御と
を所定のタイミ／グで行なう。

以上の構成により、バス４を通じてのプロセッサ１から
のアクセス要求と、バス５を通じてのプロセッサ２から
のアクセス要求と、バス６を通じてのプロセッサ３から
のアクセス要求とに対してメモリ装置７は択一的に順次
応えていく。

発明が解決しようとする問題点 上述した従来の構成において、３つのプロセッサ１，２
．３からのアクセス要求がまったく同時にメモリ制御部
２２に入った場合、制御部２２はこれらの要求に順番に
応えていく。一般には各プロセッサ１．２．３に優先度
を付けてあシ、アクセス要求が競合したとき、優先度の
高い要求を受付けて、それに対応したバスとメモリ１１
とを接続し、そのアクセス処理が終了してから次の優先
度の要求を受付ける。従って、優先度の低いプロセッサ
のアクセス要求は待たされる機会が多くなシ、アクセス
効率が著しく低下する。

この発明は上述した従来の問題点に鑑みなされたもので
、その目的は、アクセス要求に対して待ち状態が発生す
る機会をできるだけ少なくすることにある。

問題点を解決するための手段 そこで本発明では、各アドレスポートにそれぞれアドレ
スラッチ回路を設けるとともに、各データポートにそれ
ぞれライトデータラッチ回路を設けておき、あるポート
からのライトアクセス要求と他のポートからのアクセス
要求とが競合したときにライトアクセス要求のアドレス
とライトデータとを上記ラッチ回路にそれぞれ保持した
上で他の要求の処理後にメモリへのライト操作を行なう
制御手段を設けた。

作用 ライトアクセス要求のアドレスとライトデータとが上記
ラッチ回路に保持された段階で、外部のプロセッサ等か
ら見ればメモリアクセスは終了したことになる。つまり
、このライトアクセス要求と競合した他のアクセス要求
とがあたかも同時に処理された形になる。もちろん、内
部処理は逐次行なわれる。

実施例 第１図は本発明の一実施例によるマルチポートメモリ装
置とその利用系の構成を示している。第１図において、
第２図の従来構成と同一部分および対応部分には同一の
符号を吋けており、同一部分についての重複説明は省略
する。

この例のメモリ装置７は３ボートであり、アドレスポー
ト８とデータポート１３とアクセス要求線ｂ１との１組
はプロセッサ１のバス４に接続され、アドレスポート９
とデータポート１４とアクセス要求線ｂ２との１組はプ
ロセッサ２のバス５に接続され、アドレスポート１０と
データポート１５とアクセス要求線ｂ３との１組はプロ
セッサ３のバス６に接続されている。

本発明の装置では、各アドレスポー１−８．９゜ｌＯと
アドレスセレクタ１２との間にそれぞれアドレスラッチ
回路３１．３２．３３を設けてあり、メモリ制御部２２
が制御線ｆｌ、ｆ２．ｆ３を通じて各ラッチ回路３１，
３２．３３を制御する。

また、各データポート１３，１４．１５と各ライトデー
タ用ゲート吋ドライバ１６，１７．１８との間にそれぞ
れライトデータラッチ回路３４゜３５．３６を設けてあ
シ、メモリ制御部ｄｉ、ｄ２゜ｄ３を通じて各ラッチ回
路３４，３５．３６を制御する。

各プロセッサ１，２．３からのアクセス要求が重ならな
い場合、各ラッチ回路３１〜３６の意味はなく、各ラッ
チ回路３１〜３６の入力は直接出力となシ（透過する）
、従ってメモリ装置７の機能は第２図の従来のものと同
じである。

ｔ＊、各プロセッサ１，２．３からのアクセス要求が重
なっても、要求がすべてリードアクセスである場合も、
各ラッチ回路３１〜３６の入出力は透過し、メモリ装置
７の機能は従来と同じである。つまり、メモリ制御部２
２は各要求の優先度に応じて順番に処理を実行し、各バ
スとメモリ１１との接続制御を順番に行なう。従って、
この場合には従来と同様に待ちが発生する。

ラッチ回路３１〜３６は以下の場合に有効に機能する。

例えば、３つのプロセッサｌ、２．３からライトアクセ
ス要求が同時に発生したとする。これを受けてメモリ制
御部２２は、各バス４１　５．６上の各アドレスを各ラ
ッチ回路３１，３２．３３に保持するとともに、各ライ
トデータを各ラッチ回路３４，３５．３６に保持する。

この段階で各プロセスサ１．　２．３から見れば、それ
ぞれのライトアクセス要求が処理されたことになる。従
って待ちは発生しない。次にメモリ制御部２２は、アド
レスセレクタ１２でラッチ回路３１とメモリ１１を接続
するとともにドライバ１６を介してラッチ回路３４とメ
モリ１１とを接続し、ライト操作を行なう。これでプロ
セッサｌからのデータが実際にメモリ１１に書き込まれ
る。次に同様にして、ランチ回路３２のアドレスとラッ
チ回路３５のデータをメモリ１１に入力してライト操作
を行なう。また次に、ラッチ回路３３のアトｌ／スとラ
ッチ回路３６のデータをメモリ１１に入力してライト操
作を行なう。以上で内部処理が終る。

なお上記の動作において、同時に発生したライトアクセ
ス要求のうちの１つについては、そのアドレスとデータ
とをラッチ回路を透過させて直接的にメモ！ＪＩＩＫ入
力しても良い。

以上の説明で明かなように、ライトアクセス要求とリー
ドアクセス要求が重なった場合にもランチ回路３１〜３
６は有効に機能する。つまり、ライトアクセス要求のア
ドレスとデータとを該当のラッチ回路に保持しておき、
リードアクセス要求の処理が終了してから、保持しであ
るアドレスとデータについてライト操作を行なう。この
場合も待ちは発生しない。

発明の効果 以上詳細に説明したように、本発明に係るマルチボート
メモリ装置にあっては、ライトアクセス要求と他のアク
セス要求が重なった場合に、ライトアクセス要求のアド
レスとデータとを内部のランチ回路に保持しておき、他
のアクセス要求の処理後に保持しであるアドレスとデー
タのライト操作を内部処理するので、外部のプロセッサ
等から見れば重なった要求が同時に処理されたことにな
る。従って、アクセス要求に対する待ちの発生機会が従
来より少なくなり、メモリの利用効率が向上する。

【図面の簡単な説明】 第１図は本発明の一実施例によるマルチポートメモリ装
置のブロック図、第２図は従来のマルチポートメモリ装
置のブロック図である。 ７・・・マルチボートメモリ装置、８．９．１０・・・
アドレスポート、１１・・・メモリ、１２・・・アドレ
スセレクタクタ、１３．１４．１５・・・データポート
、１６．１７．１８・・・ライトデータ用ドライバ、１
９．２０．２１・・・リードデータ用ドライバ、２２・
・・メモリ制御部、３１．３２．３３・・・アドレスラ
ッチ回路、３４．３５．３６・・・ライトデータラッチ
回路。 第１図

Claims (1)

【特許請求の範囲】
1. 　各アドレスポートにそれぞれアドレスラッチ回路を設
   けるとともに、各データポートにそれぞれライトデータ
   ラッチ回路を設けておき、あるポートからのライトアク
   セス要求と他のポートからのアクセス要求とが競合した
   ときにライトアクセス要求のアドレスとライトデータと
   を上記ラッチ回路にそれぞれ保持した上で他の要求の処
   理後にメモリへのライト操作を行なう制御手段を設けた
   ことを特徴とするマルチポートメモリ装置。