JP3025287B2

JP3025287B2 - Ｄｍａ制御方式

Info

Publication number: JP3025287B2
Application number: JP02204818A
Authority: JP
Inventors: 義明山崎; 弘郁近藤
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-08-01
Filing date: 1990-08-01
Publication date: 2000-03-27
Anticipated expiration: 2015-03-27
Also published as: JPH0488543A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、データアセンブリ（ファネリングともい
う）機能を備えるとともに、複数のチャネル間の遷移を
優先度に従って行うDMA（Direct Memory Access）コン
トローラに関するものである。

［従来の技術］ DMA転送方式の一つにデュアルアドレスモードがあ
る。これは転送元（ソース）デバイスのアドレスを出力
して上記転送元デバイスからDMAコントローラ内に備え
られたDMA転送データ保持用の専用レジスタ（テンポラ
リレジスタ）にデータを転送し、次に転送先（ディステ
ィネーション）デバイスのアドレスを出力して上記テン
ポラリレジスタから上記転送先デバイスにデータを転送
するものである。上記デュアルアドレスモードによるDM
A転送を行うDMAコントローラには更にデータアセンブリ
機能を備えたものがある。上記データアセンブリ機能と
は、例えば32ビットDMAコントローラが８ビットポート
の入出力装置からデータバス幅が32ビットのメモリにデ
ータを転送する場合は、DMA要求に応じた８ビットデー
タが32ビットのテンポラリレジスタに４バイト分，つま
り32ビット分転送された後、一括して32ビット分のデー
タをメモリの所定の領域に転送し、また、上記32ビット
のメモリから８ビットポートの入出力装置にデータを転
送する場合は、最初のDMA要求に応じて上記メモリから
上記テンポラリレジスタにデータを転送する際に、必要
とされる８ビットデータの他に続く３バイト分を余分に
転送してしまい、続く３回のDMA要求に対しては単に上
記テンポラリレジスタから上記入出力装置に転送する，
というものである。

従来、上記のようなデータアセンブリ機能を持ったDM
Aコントローラは、各チャネル共用のテンポラリレジス
タを１つと、ソースアドレスのカウント専用のアドレス
カウンタと、ディスティネーションアドレスのカウント
専用のアドレスカウントを備えており、メモリから入出
力装置（I/O）への転送で、データアセンブリ中の正常
終了処理は即座に行われていた。これは、テンポラリレ
ジスタを１つしか備えていなくてもアドレスカウンタを
２つ備えていれば、データアセンブリ中に正常終了処理
する際に残っているデータが保持されなくても次に読む
べきデータのアドレスを保持できるために可能であっ
た。

以下、２チャネルDMAコントローラの従来例を第４図
〜第９図を用いて説明する。

第４図は従来のDMAコントローラを含むシステム構成
図であり、図において、（１）は32ビットDMAコントロ
ーラ、（２）は32ビットデータバス幅のメモリ、（３）
は第１の８ビットポート入出力装置（I/O）、（４）は
第２の８ビットポート入出力装置（I/O）、（５）は32
ビットCPU、（６）は32ビットの上記DMAコントローラ
（１），メモリ（２）及びCPU（５）等を接続する32ビ
ットデータバス、（７）は上記第１の８ビットポート入
出力装置（３）と上記32ビットデータバス（６）を接続
する第１の８ビットデータバス、（８）は上記第２の８
ビットポート入出力装置（４）と上記32ビットデータバ
ス（６）を接続する第２の８ビットデータバス、（11）
は上記DMAコントローラ（１）内に備えられている転送
要求部で、DMA要求を受けてDMA制御部に転送要求を与え
る。（12）は上記DMAコントローラ（１）内に備えられ
ていてDMAコントローラ（１）の状態を制御するDMA制御
部、（13）は上記DMAコントローラ（１）内に備えられ
ているアドレスカウント部、（14）は上記DMAコントロ
ーラ（１）内に備えられている32ビット（４バイト）長
のテンポラリレジスタ、（131）及び（132）は上記アド
レスカウント部（13）内に備えられている第１及び第２
のソースアドレスレジスタ、（133）及び（134）は同じ
く上記アドレスカウント部（13）内に備えられている第
１及び第２のディスティネーションアドレスレジスタ、
（135a）及び（135b）は上記アドレスカウント部（13）
内に備えられているソースアドレス及びディスティネー
ションアドレスを別々にカウントするアドレスカウン
タ、（137）は上記アドレスカウント部（13）内に備え
られていてチャネル指定により各アドレスカウンタ（13
5a），（135b）の接続を切り換えるセレクタ、（137a）
及び（137b）は上記セレクタ（137）内の第１及び第２
の接点であり、第１の接点（137a）にはソースアドレス
専用のソースアドレスカウンタ（135a）が接続され、第
２の接点（137b）にはディスティネーションアドレス専
用のディスティネーションアドレスカウンタ（135b）が
接続されている。（21）及び（22）は上記メモリ（２）
内の第１及び第２のメモリ領域である。また、上記DMA
コントローラ（１）は、図示を省略したDMA制御情報に
基づき、上記第１のメモリ領域（21）（先頭アドレス
Ｓ）と第１の入出力装置（３）の間のDMA転送と、第２
のメモリ領域（22）と第２の入出力装置（４）の間のDM
A転送とをテンポラリレジスタ（14）を用いて行うよう
に、また、第２の入出力装置（４）側のDMA転送を第１
の入出力装置（３）側のDMA転送よりも優先度を上げる
ように予めプログラムされているものとする。なお、
（9a）は第１の入出力装置（３）のDMA要求信号、（9
b）は第２の入出力装置（４）のDMA要求信号、（10）は
各入出力装置（３），（４）からの正常終了要求信号、
（15）は転送要求部（11）からのDMA転送要求信号、（1
6）は同じく転送要求部（11）からのチャネル遷移要求
信号、（17）はDMA制御部（12）からのアドレスカウン
トを制御するアドレス制御信号、（18）はDMA制御部（1
2）からアドレスカウント部（13）に与えるカウント
値、（19）はDMA制御部（12）からのテンポラリレジス
タ制御信号である。以下説明を分かり易くするために、
第１のメモリ領域（21）及び第１の入出力装置（３）を
チャネル１、また、第２のメモリ領域（22）及び第２の
入出力装置（４）をチャネル２に設定してあることとす
る。

第５図及び第６図は上記従来例におけるメモリから入
出力装置へのDMA転送のタイミング概略図である。図
中、RQ1−1,・・・はチャネル１のDMA要求、１−R,・・
・は第１のメモリ領域（21）からテンポラリレジスタ
（14）への転送サイクル、１−W,・・・はテンポラリレ
ジスタ（14）から第１の入出力装置（３）への転送サー
クル、Ｓはチャネル１のソースの転送開始アドレス、Ｄ
はチャネル１のディスティネーションの転送開始アドレ
スを示す。

次に動作について説明する。

まず、DMA転送中に正常終了要求が発生しない場合を
第５図を用いて説明する。まず最初のDMA要求RQ1−１に
従って第１のソースアドレスレジスタ（131）にソース
の転送開始アドレスＳがセットされ、第１のディスティ
ネーションアドレスレジスタ（133）にディスティネー
ションの転送開始アドレスＤがセットされ、セレクタ
（137）はチャネル１に設定される。つまり、接点（137
a）は第１のソースアドレスレジスタ（131）に接続さ
れ、接点（137b）は第１のディスティネーションアドレ
スレジスタ（133）に接続される。そして、第１のメモ
リ領域（21）からテンポラリレジスタ（14）にデータを
転送するが、一度にアドレスS,S＋1,S＋2,S＋３から32
ビット分のデータを転送する（１−Ｒ）。そして、テン
ポラリレジスタ（14）内の８ビットレジスタ1Aに転送さ
れた８ビットデータのみが第１の入出力装置（３）に転
送される（１−Ｗ）。また、この１−Ｗサイクルで、ソ
ースアドレスカウンタ（135a）によりソースアドレスが
カウントアップされて第１のソースアドレスレジスタ
（131）にＳ＋１がセットされ、ディスティネーション
アドレスカウンタ（135b）によりディスティネーション
アドレスがカウントアップされて第１のディスティネー
ションアドレスレジスタ（133）にＤ＋１がセットされ
る。以降、DMA要求RQ1−2,RQ1−3,RQ1−４に従って各々
テンポラリレジスタ（14）内の８ビットレジスタ1B,1C,
1Dから順に第１の入出力装置（３）に８ビットデータが
転送される（２−W,3−W,4−Ｗ）とともに、各サイクル
でソースアドレスとディスティネーションアドレスがカ
ウントアップされる。以下、このサイクルを繰り返す。
なお、図示はしてないが、転送サイクル１−Ｗから３−
Ｗの期間にチャネル遷移要求が発生し、チャネル遷移す
ることを、データアセンブリ中のチャネル遷移という。

次に、DMA転送のデータアセンブリ中に正常終了要求
が発生する場合を第６図を用いて説明する。第６図は第
１のメモリ領域（21）から第１の入出力装置（３）への
DMA転送で、テンポラリレジスタ（14）から第１の入出
力装置（３）への２回目のデータ転送（２−Ｗ）時に正
常終了要求が発生した場合を示しており、２−Ｗサイク
ル終了後即座にDMA転送は終了する。

第７図はアドレスカウンタを１つにしたDMAコントロ
ーラを含むシステム構成図であり、図において、（１）
〜（８），（9a），（9b），（10）〜（19），（21），
（22），（131）〜（134），（137），（137a），（137
b）は第４図の従来例のものと同一，または相当部分を
示している。この例では、第４図の従来例におけるソー
スアドレスカウンタ（135a）及びディスティネーション
アドレスカウンタ（135b）は備えられておらず、ソース
アドレスのカウント及びディスティネーションアドレス
のカウントを共に行うアドレスカウンタ（135）のみで
ある。つまり、アドレスカウンタはソースアドレスのカ
ウントとディスティネーションアドレスのカウントを共
に行うものをただ１つ備えている。（136）は１つのア
ドレスカウンタ（135）を切り替えて用いるためのセレ
クタである。

次に動作について説明する。

まず、DMA転送中に正常終了要求が発生しない場合を
第８図にそのタイミング概略図を示して説明する。まず
最初のDMA要求RQ1−１に従って第１のソースアドレスレ
ジスタ（131）にソースの転送開始アドレスＳがセット
され、第１のディスティネーションアドレスレジスタ
（133）にディスティネーションの転送開始アドレスＤ
がセットされ、セレクタ（137）はチャネル１に設定さ
れる。つまり、接点（137a）は第１のソースアドレスレ
ジスタ（131）に接続され、接点（137b）は第１のディ
スティネーションアドレスレジスタ（133）に接続され
る。そして、第１のメモリ領域（21）からテンポラリレ
ジスタ（14）にデータを転送するが、一度にアドレスS,
S＋1,S＋2,S＋３から32ビット分のデータを転送する
（１−Ｒ）。また、この１−Ｒサイクルでセレクタ（13
6）は接点（137a）側に接続され、アドレスカウンタ（1
35）は第１のソースアドレスレジスタ（131）に接続さ
れ、ソースアドレスがカウントアップされて、第１ソー
スアドレスレジスタ（131）にＳ＋４がセットされる。
そして、テンポラリレジスタ（14）内の８ビットレジス
タ1Aに転送された８ビットデータのみが第１の入出力装
置（３）に転送される（１−Ｗ）。また、この１−Ｗサ
イクルで、セレクタ（136）は接点（137b）側に設定さ
れ、アドレスカウンタ（135）は第１のディスティネー
ションアドレスレジスタ（133）に接続され、ディステ
ィネーションアドレスがカウントアップされて第１のデ
ィスティネーションアドレスレジスタ（133）にＤ＋１
がセットされる。以降、DMA要求RQ1−2,RQ1−3,RQ1−４
に従って各々テンポラリレジスタ（14）内の８ビットレ
ジスタ1B,1C,1Dから順に第１の入出力装置（３）に８ビ
ットデータが転送される（２−W,3−W,4−Ｗ）ととも
に、各サイクルでディスティネーションアドレスがカウ
ントアップされる。以下、このサイクルを繰り返す。

次に、DMA転送のデータアセンブリ中に正常終了要求
が発生する場合を第９図にそのタイミング概略図を示し
て説明する。まず最初のDMA要求RQ1−１に従って第１の
ソースアドレスレジスタ（131）にソースの転送開始ア
ドレスＳがセットされ、第１のディスティネーションア
ドレスレジスタ（133）にディスティネーションの転送
開始アドレスＤがセットされ、セレクタ（137）はチャ
ネル１に設定される。そして、第１のメモリ領域（21）
からテンポラリレジスタ（14）にデータを転送するが、
一度にアドレスS,S＋1,S＋2,S＋３から32ビット分のデ
ータを転送する（１−Ｒ）。また、この１−Ｒサイクル
でセレクタ（136）は接点（137a）側に設定され、アド
レスカウンタ（135）は第１のソースアドレスレジスタ
（131）に接続され、ソースアドレスがカウントアップ
されて、第１のソースアドレスレジスタ（131）にＳ＋
４がセットされる。そして、テンポラリレジスタ（14）
内の８ビットレジスタ1Aに転送された８ビットデータの
みが第１の入出力装置（３）に転送される（１−Ｗ）。
また、この１−Ｗサイクルで、セレクタ（136）は接点
（137b）側に設定され、アドレスカウンタ（135）は第
１のディスティネーションアドレスレジスタ（133）に
接続され、ディスティネーションアドレスがカウントア
ップされて第１のディスティネーションアドレスレジス
タ（133）にＤ＋１がセットされる。DMA要求RQ1−２に
よってテンポラリレジスタ（14）内の８ビットレジスタ
1Bから第１の入出力装置（３）に８ビットデータが転送
される（２−Ｗ）とともに、ディスティネーションアド
レスがカウントアップされＤ＋２となる。ここで正常終
了要求が発生して，すなわち入出力装置からの正常終了
要求信号10がDMA制御部（12）に入力されて正常終了要
求処理がなされたDMA転送が終了してしまうと、ディス
ティネーションアドレスは正しい値を示しているが、ソ
ースアドレスは誤った値を示すという不具合が起こる。

［発明が解決しようとする課題］従来のDMAコントローラは以上のような正常終了要求
処理を実行するように構成されていたが、DMAコントロ
ーラ内に１つのテンポラリレジスタ及びソースアドレス
のカウント用とディスティネーションアドレスのカウン
ト用の２つのアドレスカウンタが必要となり、チップサ
イズが拡大するという問題点があった。そこで、第７図
に示したように、DMAコントローラ内にただ１つのテン
ポラリレジスタとただ１つのアドレスカウンタを備える
構成にすると、メモリから入出力装置への転送の場合で
データアセンブリ中の正常終了時、ソースアドレスレジ
スタの内容はディスティネーションアドレスに比べカウ
ントアップし過ぎていて、正常終了処理を行う時には問
題となった。これは、メモリのデータをテンポラリレジ
スタに転送する時、ソースアドレスをアドレスカウンタ
で一度に４カウントインクリメントするためである。

また、DMAコントローラのDMA制御部には正常終了処理
という特別な処理を行う必要が有り、動作が複雑になる
という問題点があった。

この発明は上記のような問題点を解消するためになさ
れたもので、１つのテンポラリレジスタ及びソースアド
レスのカウントとディスティネーションアドレスのカウ
ントを共に行う１つのアドレスカウンタで済むような正
常終了処理を行うDMA制御方式を得ることを主な目的と
し、また、DMA制御部には正常終了処理という特別な処
理を行う必要の無いDMA制御方式を得ることを目的とす
る。

［課題を解決するための手段］この発明に係るDMA制御方式は、テンポラリレジスタ
を１つとして各チャネルで共用するとともに、アドレス
カウンタを１つにしてソースアドレスのカウント及びデ
ィスティネーションアドレスのカウントを共に行い、メ
モリから入出力装置に転送している場合でデータアセン
ブリ中に正常終了要求が発生した時、アドレスカウンタ
でソースアドレスレジスタの内容を未転送データに相当
する分だけカウントバックしてDMA転送を終了するよう
にしたものである。その実現方式の一例して、メモリか
ら入出力装置に転送している場合にデータアセンブリ中
の正常終了要求時、その要求信号をDMA制御部へはチャ
ネル遷移要求が生じたかのように疑似的にチャネル遷移
要求信号をアサートするようにして実現する。

［作用］この発明においては、メモリから入出力装置への転送
の場合でデータアセンブリ中に正常終了要求が発生した
場合、アドレスカウンタでソースアドレスレジスタの内
容を未転送データに相当する分だけカウントバックす
る。その際、例えばDMA制御部には疑似的にチャネル遷
移要求が生じて、チャネル遷移処理が行われる。この処
理が行われる時、テンポラリレジスタに残っているデー
タはDMA転送要求に応じたものでなく、ソースアドレス
レジスタの内容はディスティネーションアドレスに比べ
てカウントアップし過ぎている。そのため、チャネル遷
移時と同様に、正常終了要求が発生した時点でソースア
ドレスレジスタの内容をまだ転送が終わっていないデー
タの数だけカウントバックする。

［実施例］以下、この発明の実施例を第１図〜第３図を用いて説
明する。

第１図は本発明の一実施例によるDMAコントローラを
含みシステム構成図であり、前記第４図及び第７図と同
一符号は同一，又は相当部分を示している。すなわち、
本実施例では、前記第７図のもの同様、アドレスカウン
タ（135）はソースアドレスのカウントとディスティネ
ーションアドレスのカウントを共に行うものをただ１つ
備え、テンポラリレジスタ（14）は各チャネル共用のも
のをただ１つ備えた構成となっているが、各入出力装置
（３），（４）からの正常終了要求信号（10）はDMA制
御部（12）ではなく転送要求部（11）に入力されてい
る。そして、転送要求部（11）は、メモリから入出力装
置に転送している場合でデータアセンブリ中に正常終了
要求信号（10）が入力されると、疑似的にチャネル遷移
要求信号（16）をDMA制御部（12）へアサートし、DMA制
御部（12）は、チャネル遷移要求信号（16）に基づきア
ドレスカウンタ（135）でソースアドレスレジスタの内
容を未転送データに相当する分だけカウントバックする
チャネル遷移処理を行うが、特別な正常終了要求処理は
行わない。

第２図及び第３図は上記実施例におけるメモリから入
出力装置へのDMA転送のタイミング概略図である。図
中、RQ1−1,・・・と、１−R,・・・及び１−W,・・・
と、Ｓ及びＤは第５図と第６図の従来例のものに相当す
るサイクルであり、RQ2−1,・・・はチャネル２のDMA要
求を示している。

次に動作について説明する。

正常終了要求が無い場合については第８図を用いて従
来例で説明した通りである。DMA転送のデータアセンブ
リ中に正常終了要求があったときには、終了する前にカ
ウントをし過ぎた数だけアドレスを戻してやればよい。

DMA転送のデータアセンブリ中に正常終了要求が発生
する場合を第３図を用いて説明する。第３図は第１のメ
モリ領域（21）から第１の入出力装置（３）へのDMA転
送で、テンポラリレジスタ（14）から第１の入出力装置
（３）への２回目のデータ転送（２−Ｗ）時に正常終了
要求が発生した場合を示しており、この正常終了要求が
発生するとチャネル遷移要求が生じ，すなわち正常終了
要求信号（10）が転送要求部（11）に入力されると、転
送要求部（11）は疑似的にチャネル遷移要求信号（16）
をDMA制御部（12）に出力することにより、２−Ｗサイ
クル終了後、セレクタ（136）は接点（137a）側に設定
され、アドレスカウンタ（135）は第１のソースアドレ
スレジスタ（131）に接続され、ソースアドレスがカウ
ントバックされて第１のソースアドレスレジスタ（13
1）にＳ＋２がセットされる。その後、DMA転送は正常終
了する。

データアセンブリ中に正常終了するのと同様の動作
で、データアセンブリ中にチャネル遷移要求があったと
きの処理がある。ここでチャネル遷移要求と言うのは、
あるチャネルがDMA転送を行っている最中にそれよりも
優先順位の高いチャネルの転送要求がきたときに、優先
順位の高いチャネルの転送を先にさせるためにDMA制御
部（12）にチャネルを遷移させるための信号のことであ
る。

データアセンブリ中にチャネル遷移する場合、つまり
チャネル１のDMA転送のデータアセンブリ中にチャネル
２のDMA要求が発生し、チャネル２に遷移する場合を第
２図を用いて説明する。第２図は第１のメモリ領域（2
1）から第１の入出力装置（３）への２回目のデータ転
送（２−Ｗ）時にチャネル遷移要求RQ2−１が発生した
場合を示しており、２−Ｗサイクル終了後、セレクタ
（136）は接点（137a）側に設定され、アドレスカウン
タ（135）は第１のソースアドレスレジスタ（131）に接
続され、ソースアドレスがカウントバックされて第１の
ソースアドレスレジスタ（131）にＳ＋２がセットされ
る。カウントバックの後、セレクタ（137）はチャネル
２に設定される。つまり、接点（137a）は第２のソース
アドレスレジスタ（132）に接続され、接点（137b）は
第２のディスティネーションアドレスレジスタ（134）
に接続される。そして、チャネル２に遷移しDMA転送を
実行している。このDMA転送により、テンポラリレジス
タ（14）内の８ビットレジスタ1C,1Dに残っていたチャ
ネル１のデータは消滅してしまうが、このデータは対応
するDMA要求に応じたものではないため問題とはならな
い。そして、チャネル２のDMA要求RQ2が無くなった時点
で、チャネル１のDMA要求RQ1−３が継続してあればチャ
ネル１に遷移するが、この時テンポラリレジスタ（14）
には当然のことながらチャネル１のデータは残っていな
いため、再度，第１のメモリ領域（21）のアドレスＳ＋
2,S＋３からテンポラリレジスタ（14）内の８ビットレ
ジスタ1C,1Dにデータを転送し、セレクタ（136）は接点
（137a）側に設定され、アドレスカウンタ（135）は第
１のソースアドレスレジスタ（131）に接続され、ソー
スアドレスがカウントアンプされて第１のソースアドレ
スレジスタ（131）にＳ＋４がセットされる。そして、
第１の入出力装置（３）への転送を行う（３−W,4−
Ｗ）。

このように、データアセンブリ中のチャネル遷移と正
常終了の処理は、ともにアドレスをカウントバックする
ことで正しい動作をさせることが出来る。従って、正常
終了要求信号（10）から転送要求部（11）により疑似的
なチャネル遷移要求信号（16）を作ることによって、DM
A制御部（12）では特別に正常終了処理のための制御を
行わなくても、チャネル遷移の処理を行ってから終了す
ればDMA転送は正しく動作する。

なお、上記実施例では、２チャネルの場合について示
したが、それ以上の場合でも同様に本発明を適用でき、
チャネル数に関係なくアドレスカウンタ（135）及びテ
ンポラリレジスタ（14）はそれぞれ１つずつで済む。そ
して、テンポラリレジスタ（14）も上記実施例の32ビッ
ト（４バイト）長のものに限定されるものではなく、シ
ステム構成に合わせて決定されるものである。

［発明の効果］以上のように、この発明によれば、１つのテンポラリ
レジスタを各チャネルで共用するとともに、ソースアド
レスのカウント及びディスティネーションアドレスのカ
ウントを共に１つのアドレスカウンタで行い、メモリか
ら入出力装置へ転送している場合でデータアセンブリ中
の正常終了処理は、ソースアドレスをカウントバックす
るようにしたので、アドレスカウンタ１つとテンポラリ
レジスタ１つで支障なく実行でき、チップサイズの増大
を抑えることができる効果がある。また、正常終了要求
を疑似的にチャネル遷移要求とみなすことにより、DMA
制御部では正常終了要求処理という特別な処理を行わな
くても済む。

【図面の簡単な説明】

第１図はこの発明の実施例によるDMAコントローラを含
むシステム構成図、第２図，第３図は上記実施例の動作
を示すタイミング概略図、第４図，第７図は従来のDMA
コントローラを含むシステム構成図、第５図，第６図，
第８図，第９図は上記従来例の動作を示すタイミング概
略図である。（１）はDMAコントローラ、（２）はメモリ、（３），
（４）は入出力装置（I/O）、（５）はCPU、（６）は32
ビットデータバス、（７），（８）は８ビットデータバ
ス、（9a），（9b）はDMA要求信号、（10）は正常終了
要求信号、（11）は転送要求部、（12）はDMA制御部、
（131），（132）はソースアドレスレジスタ、（13
3），（134）はディスティネーションアドレスレジス
タ、（135）はアドレスカウンタ、（136），（137）は
セレクタ、（14）はテンポラリレジスタ、（15）はDMA
転送要求信号、（16）はチャネル遷移要求信号、（2
1），（22）はメモリ領域。なお、図中、同一符号は同一、又は相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/28 G06F 13/12 G06F 13/14

Claims

(57)【特許請求の範囲】

【請求項１】メモリと複数の入出力装置間でDMA転送さ
れるデータを一時蓄える複数バイト長のテンポラリレジ
スタと、チャネル毎に設けられたソースアドレスレジス
タ及びディスティネーションアドレスレジスタの内容を
カウントするアドレスカウンタとを用いたデータアセン
ブリ機能を有するDMA制御部及び転送要求部を備え、DMA
要求と予め設定されたDMA制御情報に基づき上記テンポ
ラリレジスタとアドレスカウンタを用いてDMA転送を行
うとともに、各チャネルのDMA転送要求を予め設定され
た優先度に従って制御してDMA要求とチャネル指定を行
うことによりチャネル遷移を実行するDMAコントローラ
において、テンポラリレジスタを１つとして各チャネルで共用する
とともに、ソースアドレスのカウント及びディスティネ
ーションアドレスのカウントを１つのアドレスカウンタ
で行い、メモリから入出力装置に転送している場合でデ
ータアセンブリ中の正常終了要求に対する処理は、アド
レスカウンタでソースアドレスレジスタの内容を未転送
データに相当する分だけカウントバックするようにした
ことを特徴とするDMA制御方式。
【請求項２】メモリから入出力装置に転送している場合
でデータアセンブリ中のチャネル遷移時、DMA制御部は
転送要求部からのチャネル遷移要求信号に基づきアドレ
スカウンタでソースアドレスレジスタの内容を未転送デ
ータに相当する分だけカウントバックするようにしたDM
Aコントローラにあって、メモリから入出力装置に転送
している場合でデータアセンブリ中の正常終了要求時
に、転送要求部からDMA制御部に疑似的にチャネル遷移
要求信号をアサートし、チャネル遷移時と正常終了要求
時にはDMA制御部が同一の動作を行うことを特徴とする
請求項１記載のDMA制御方式。