JPH0488543A - Ｄｍａ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、データアセンブリ（ファネリングともいう
）機能を備えるとともに、複数のチャネル間の遷移を優
先度に従って行うＤ　Ｍ　Ａ　（ＤｉｒｅｃｔＭｅｍｏ
ｒｙ　Ａｃｃｅｓｓ）コントローラに関するものである
。

［従来の技術］ ＤＭＡ転送方式の一つにデユアルアドレスモードがある
。これは転送元（ソース）デバイスのアドレスを出力し
て上記転送元デバイスからＤＭＡコントローラ内に備え
られたＤＭＡ転送データ保持用の専用レジスタ（テンポ
ラリレジスタ）にデータを転送し、次に転送先（ディス
ティネーション）デバイスのアドレスを出力して上記テ
ンポラリレジスタから上記転送先デバイスにデータを転
送するものである。上記デユアルアドレスモードによる
ＤＭＡ転送を行うＤＭＡコントローラには更にデータア
センブリ機能を備えたものがある。上記データアセンブ
リ機能とは、例えば３２ビツトＤ　Ｍ　Ａコントローラ
が８ビツトボートの入出力装置からデータバス幅が３２
ビツトのメモリにデータを転送する場合は、ＤＭＡ要求
に応じた８ビツトデータが３２ビツトのテンポラリレジ
スタに４バイト分、つまり３２ビツト分転送された後、
−括して３２ビツト分のデータをメモリの所定の領域に
転送し、また、上記３２ビツトのメモリから８ビツトポ
ートの入呂力装置にデータを転送する場合は、最初のＤ
ＭＡ要求に応じて上記メモリから上記テンポラリレジス
タにデータを転送する際に、必要とされる８ビツトデー
タの他に続く３バイト分を余分に転送してしまい、続く
３回のＤＭＡ要求に対しては単に上記テンポラリレジス
タから上記入出力装置に転送する。というものである。

従来、上記のようなデータアセンブリ機能を持ったＤＭ
Ａコントローラは、各チャネル共用のテンポラリレジス
タを１つと、ソースアドレスのカウント専用のアドレス
カウンタと、ティステイネ−ジョンアドレスのカウント
専用のアドレスカウンタを備えており、メモリから入出
力装置（Ｉｌｏ）への転送で、データアセンブリ中の正
常終了処理は即座に行われていた。これは、テンポラリ
レジスタを１つしか備えていなくてもアドレスカウンタ
を２つ備えていれば、データアセンブリ中に正常終了処
理する際に残っているデータが保持されなくても次に読
むべきデータのアドレスを保持できるために可能であっ
た。

以下、２チャネルＤＭＡコントローラの従来例を第４図
〜第９図を用いて説明する。

第４図は従来のＤＭＡコントローラを含むシステム構成
図であり、図において、（１）は３２ビツトＤＭＡコン
トローラ、（２）は３２ビツトデ一タバス幅のメモリ、
（３）は第１の８ビツトポート入出力装置（Ｉｌｏ）、
（４）は第２の８ビツトポート入出力装置（Ｉｌｏ）、
（５）は３２ビツトＣＰＵ、　（６）は３２ビツトの上
記ＤＭＡコントローラ（１）、メモリ（２）及びＣＰＵ
　（５）等を接続する３２ビツトデータバス、（７）は
上記第１の８ビツトポート入出力装置（３）と上記３２
ビツトデータバス（６）を接続する第１の８ビツトデー
タバス、（８）は上記第２の８ビツトポート入出力装置
（４）と上記３２ビツトデータバス（６）を接続する第
２の８ビツトデータバス、（１１）は上記Ｄ　Ｍ　Ａコ
ントローラ（１）内に備えられている転送要求部で、Ｄ
ＭＡ要求を受けてＤＭＡ制御部に転送要求を与える。（
１２）は上記ＤＭＡコントローラ（１）内に備えられて
いてＤＭＡコントローラ（１）の状態を制御するＤＭＡ
制御部、（１３）は上記ＤＭＡコントローラ（１）内に
備えられているアドレスカウント部、（１４）は上記Ｄ
ＭＡコントローラ（１）内に備えられている３２ビツト
（４バイト）長のテンポラリレジスタ、（１３１）及び
（１３２）は上記アドレスカウント部（１３）内に備え
られている第１及び第２のソースアドレスレジスタ、（
１３３）及び（１３４）は同じく上記アドレスカウント
部（１３）内に備えられている第１及び第２のディステ
ィネーションアドレスレジスタ、（１３５ａ）及びＤ３
５ｂ）は上記７１−レスカウント部（１３）内に備えら
れていてソースアドレス及びティステイネ−ジョンアド
レスを別々にカウントするアドレスカウンタ、（１３７
）は上記アドレスカウント部（１３）内に備えられてい
てチャネル指定により各アドレスカウンタ（１３５ａ）
、（１３５ｂ）の接続を切り換えるセレクタ、（１３７
ａ）及び（１３７ｂ）は上記セレクタ（１３７）内の第
１及び第２の接点であり、第１の接点（１３７ａ）には
ソースアドレス専用のソースアドレスカウンタ（１３５
ａ）が接続され、第２の接点（１３７ｂ）にはディステ
ィネーションアドレス専用のディスティネーションアド
レスカウンタ（１３５ｂ）が接続されている。（２１）
及び（２２）は上記メモリ（２）内の第１及び第２のメ
モリ領域である。また、上記ＤＭＡコシトローラ（１）
は、図示を省略したＤＭＡ制御情報に基づき、上記第１
のメモリ領域（２１）（先頭アドレスＳ）と第１の入出
力装置（３）の間のＤＭＡ転送と、第２のメモリ領域（
２２）と第２の入出力装置（４）の間のＤＭＡ転送とを
テンポラリレジスタ（１４）を用いて行うように、また
、第２の入出力装置（４）側のＤＭＡ転送を第１の入出
力装置（３）側のＤＭＡ転送よりも優先度を上げるよう
に予めプログラムされているものとする。なお、（９ａ
）は第１の入出力装置（３）のＩ）　Ｍ　Ａ要求信号、
（９ｂ）は第２の入出力装置（４）のＤＭＡ要求信号、
（１０ンは各入出力装置（３）、（４）からの正常終了
要求信号、　（１５）は転送要求部（１１）からのＤＭ
Ａ転送要求信号、（１６）は同じく転送要求部（１１）
からのチャネル遷移要求信号、（１７）はＤＭＡ制御部
（１２）からのアドレスカウントを制御するアドレス制
御信号、（１８）はＤＭＡ制御部（１２）からアドレス
カウント部（１３）に与えるカウント値、（１９）はＤ
ＭＡ制御部（１２）からのテンポラリレジスタ制御信号
である。以下説明を分かり易くするために、第１のメモ
リ領域（２１）及び第１の入出力装置（３）をチャネル
１、また、第２のメモリ領域（２２）及び第２の入出力
装置（４）をチャネル２に設定しであることとする。

第５図及び第６図は上記従来例におけるメモリから入出
力装置へのＤＭＡ転送のタイミング概略図である。図中
、ＲＱＩ−１，・・・はチャネル１のＤＭＡ要求、１−
Ｒ９・・・は第１のメモリ領域（２１）からテンポラリ
レジスタ（１４）への転送サイクル、１−Ｗ、・・・は
テンポラリレジスタ（１４）から第１の入出力装置（３
）への転送サイクル、Ｓはチャネル１のソースの転送開
始アドレス、Ｄはチャネル１のディスティネーションの
転送開始アドレスを示す。

次に動作について説明する。

まず、ＤＭＡ転送中に正常終了要求が発生しない場合を
第５図を用いて説明する。まず最初のＤＭＡ要求ＲＱＩ
−１に従って第１のソースアドレスレジスタ（１３１）
にソースの転送開始アドレスＳがセットされ、第１のデ
ィスティネーションアドレスレジスタ（１３３）にディ
スティネーションの転送開始アドレスＤがセットされ、
セレクタ（１３７）はチャネル１に設定される。つまり
、接点（１３７ａ）は第１のソースアドレスレジスタ（
１３１）に接続され、接点（１３７ｂ）は第１のディス
ティネーションアドレスレジスタ（１３３）に接続され
る。そして、第１のメモリ領域（２１）からテンポラリ
レジスタ（１４）にデータを転送するが、−度にアドレ
スＳ、Ｓ＋ｉ。

Ｓ＋２．Ｓ＋３から３２ビット分のデータを転送する（
１−Ｒ）。そして、テンポラリレジスタ（１４）内の８
ビツトレジスタＩＡに転送された８ビツトデータのみが
第１の入出力装置（３）に転送される（１−Ｗ）。また
、この１−Ｗサイクルで、ソースアドレスカウンタ（１
３５ａ）によりソースアドレスがカウントアツプされて
第１のソースアドレスレジスタ（１３１）にＳ＋１がセ
ットされ、ティステイネ−ジョンアドレスカウンタ（１
３５ｂ）にょリディスティネーションアドレスがカウン
トアツプされて第１のディスティネーションアドレスレ
ジスタ（１３３）にＤ＋１がセットされる。以降、ＤＭ
Ａ要求ＲＱＩ−２゜ＲＱＩ−３，ＲＱＩ−４に従って各
々テンポラリレジスタ（１４）内の８ビツトレジスタＩ
Ｂ。

ＩＣ，ＩＤから順に第１の入出力装置（３）に８ビツト
データが転送される（２−Ｗ、３−Ｗ。

４−Ｗ）とともに、各サイクルでソースアドレスとディ
スティネーションアドレスがカウントアツプされる。以
下、このサイクルを繰り返す。なお、図示はしてないが
、転送サイクル１−Ｗから３−Ｗの期間にチャネル遷移
要求が発生し、チャネル遷移することを、データアセン
ブリ中のチャネル遷移という。

次に、ＤＭＡ転送のデータアセンブリ中に正常終了要求
が発生する場合を第６図を用いて説明する。第６図は第
１のメモリ領域（２１）から第１の入出力装置（３）へ
のＤＭＡ転送で、テンポラリレジスタ（１４）から第１
の入出力装置（３）への２回目のデータ転送（２−Ｗ）
時に正常終了要求が発生した場合を示しており、２−Ｗ
サイクル終了後即座にＤＭＡ転送は終了する。

第７図はアドレスカウンタを１つにしたＤＭＡコントロ
ーラを含むシステム構成図であり１図において、（Ｌ）
　〜（８）、（９ａ）、（９ｂ）。

（１０）〜　（１９）、　　（２１）、　　（２２）。

（１３１）　　〜　（１３４）　　、（１３７）　　、
（１３７ａ）。

（１３７ｂ）は第４図の従来例のものと同一。

または相当部分を示している。この例では、第４図の従
来例におけるソースアドレスカウンタ（１３５ａ）及び
ディスティネーションアドレスカウンタ（１３５ｂ）は
備えられておらず、ソースアドレスのカウント及びディ
スティネーションアドレスのカウントを共に行うアドレ
スカウンタ（１３５）のみである。つまり、アドレスカ
ウンタはソースアドレスのカウントとティステイネ−ジ
ョンアドレスのカウントを共に行うものをただ１つ備え
ている。（１３６）は１つのアドレスカウンタ（１３５
）を切り替えて用いるためのセレゝクタである。

次に動作について説明する。

まず、ＤＭＡ転送中に正常終了要求が発生しない場合を
第８図にそのタイミング概略図を示して説明する。まず
最初のＤＭＡ要求ＲＱＩＩに従って第１のソースアドレ
スレジスタ（１３１）にソースの転送開始アドレスＳか
セットされ、第１のティステイネ−ジョンアトレスレジ
スタ（１３３）にディスティネーションの転送開始アド
レスＤかセットされ、セレクタ（１３７）はチャネル１
に設定される。つまり、接点（１３７ａ）は第１のソー
スアドレスレジスタ（１３１）に接続され、接点（１３
７ｂ）は第１のディスティネーションアドレスレジスタ
（１３３）に接続される。そして、第１のメモリ領域（
２１）からテンポラリレジスタ（１４）にデータを転送
するが、−度にアドレスＳ、Ｓ＋１．Ｓ＋２．Ｓ＋３か
ら３２ビット分のデータを転送する（１−Ｒ）。

また、この１−Ｒサイクルでセレクタ（１３６）は接点
（１３７ａ）側に設定され、アドレスカウンタ（１３５
）は第１のソースアドレスレジスタ（１３１）に接続さ
れ、ソースアドレスがカウントアツプされて、第１ソー
スアドレスレジスタ（１３１）にＳ＋４がセットされる
。そして、テンポラリレジスタ（１４）内の８ビツトレ
ジスタ１Ａに転送された８ビツトテータのみが第１の入
出力装置（３）に転送される（１−Ｗ）。また、この１
−Ｗサイクルで、セレクタ（１３６）は接点（１３７ｂ
）側に設定され、アドレスカウンタ　（１３５）は第１
のディスティネーションアドレスレジスタ（１３３）に
接続され、ディスティネーションアドレスがカウントア
ツプされて第１のディスティネーションアドレスレジス
タ（１３３）にＤ＋１がセットされる。以降、ＤＭＡ要
求ＲＱＩ−２，ＲＱＩ−３，ＲＱＩ−４に従って各々テ
ンポラリレジスタ（１４）内の８ビットレジスタＩＢ、
ＩＣ，ＩＤから順に第１の入出力装置（３）に８ビツト
データが転送される（２−Ｗ、３−Ｗ、４−Ｗ）ととも
に、各サイクルでディスティネーションアドレスがカウ
ントアツプされる。以下、このサイクルを繰り返す。

次に、ＤＭＡ転送のデータアセンブリ中に正常終了要求
が発生する場合を第９図にそのタイミング概略図を示し
て説明する。まず最初のＩ）　Ｍ　Ａ要求ＲＱ　１−１
に従って第１のソースアトレスレジスタ（１３１）にソ
ースの転送開始アドレスＳがセットされ、第１のディス
ティネーションアドレスレジスタ（１３３）にティステ
イネ−ジョンの転送開始アドレスＤがセラ１へされ、セ
レクタ（１３７）はチャネル１に設定される。そして、
第１のメモリ領域（２１）からテンポラリレジスタ（１
４）にデータを転送するが、−度にアドレスＳ、Ｓ＋１
．Ｓ＋２．Ｓ＋３から３２ビット分のデータを転送する
（１−Ｒ）。また、この１−Ｒサイクルでセレクタ（１
３６）は接点（１３７ａ）側に設定され、アドレスカウ
ンタ（１３５）は第１のソースアドレスレジスタ（１３
１）に接続され、ソースアドレスがカウントアツプされ
て、第１のソースアドレスレジスタ（１３１）にＳ　−
１−４がセットされる。そして、テンポラリレジスタ（
１４）内の８ビツトレジスタＩＡに転送された８ビツト
データのみが第１の入出力装置（３）に転送される（１
−Ｗ）。また、この１−Ｗサイクルで、セレクタ（１３
６）は接点（１３７ｂ）側に設定され、アドレスカウン
タ　（１３５）は第１のディスティネーションアドレス
レジスタ（１３３）に接続され、ティステイネ−ジョン
アドレスがカウントアツプされて第１のディスティネー
ションアトレスレジスタ（１３３）にＤ＋１がセットさ
れる。ＤＭＡ要求ＲＱＩ−２によってテンポラリレジス
タ（１４）内の８ビツトレジスタＩＢから第１の入出力
装置（３）に８ビツトデータか転送される（２−Ｗ）と
ともに、ディスティネーションアドレスがカウントアツ
プされＤ＋２となる。ここで正常終了要求が発生して、
すなオ）ち入出力装置からの正常終了要求信号１０がＤ
ＭＡ制御部（１２）に入力されて正常終了要求処理がな
されＤＭＡ転送が終了してしまうと、ディスティネーシ
ョンアドレスは正しい値を示しているが、ソースアドレ
スは誤った値を示すという不具合が起こる。

［発明が解決しようとする課題］ 従来のＤＭＡコントローラは以上のような正常終了要求
処理を実行するように構成されていたが、Ｄ　Ｍ　Ａコ
ントローラ内に１つのテンポラリレジスタ及びソースア
ドレスのカウント用とディスティネーションアドレスの
カウント用の２つのアドレスカウンタが必要となり、チ
ップサイズが拡大するという問題点があった。そこで、
第７図に示したように、ＤＭＡコントローラ内にただ１
つのテンポラリレジスタとただ１つのアドレスカウンタ
を備える構成にすると、メモリから入出力装置への転送
の場合でデータアセンブリ中の正常終了時、ソースアド
レスレジスタの内容はディスティネーションアドレスに
比ベカウントアップし過ぎていて、正常終了処理を行う
時には問題となった。これは、メモリのデータをテンポ
ラリレジスタに転送する時、ソースアドレスをアドレス
カウンタで一度に４カウントインクリメントするためで
ある。

また、Ｉ）　Ｍ　ＡコントローラのＤＭＡ制御部には正
常終了処理という特別な処理を行う必要が有り、動作が
複雑になるという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、１つのテンポラリレジスタ及びソースアドレ
スのカウントとディスティネーションアドレスのカウン
トを共に行う１つのアドレスカウンタで済むような正常
終了処理を行うＤＭＡ制御方式を得ることを主な目的と
し、また、Ｄ　Ｍ　Ａ制御部には正常終了処理という特
別な処理を行う必要の無いＤＭＡ制御方式を得ることを
目的どする。

［課題を解決するための手段］ この発明に係るＤＭＡ制御方式は、テンポラリレジスタ
を１つとして各チャネルで共用するとともに、アドレス
カウンタを１つにしてソースアドレスのカウント及びテ
ィステイネ−ジョンアドレスのカウントを共に行い、メ
モリから入出力装置に転送している場合でデータアセン
ブリ中に正常終了要求が発生した時、アドレスカウンタ
でソースアドレスレジスタの内容を未転送データに相当
する分だけカウントバックしてＤＭＡ転送を終了するよ
うにしたものである。その実現方式の一例して、メモリ
から入出力装置に転送している場合のデータアセンブリ
中の正常終了要求時、その要求信号をＤＭＡ制御部へは
チャネル遷移殻求が生じたかのように擬似的にチャネル
遷移要求信号をアサートするようにして実現する。

［作用］ この発明においては、メモリから入出力装置への転送の
場合でデータアセンブリ中に正常終了要求か発生した場
合、アドレスカウンタでソースアドレスレジスタの内容
を未転送データに相当する分だけカラン１−ハックする
。その際、例えばＤＭＡ制御部には擬似的にチャネル遷
移要求が生じて、チャネル遷移処理が行われる。この処
理が行われる時、テンポラリレジスタに残っているデー
タはＤＭＡ転送要求に応じたものでなく、ソースアドレ
スレジスタの内容はディスティネーションアドレスに比
べてカウントアツプし過ぎている。そのため、チャネル
遷移時と同様に、正常終了要求が発生した時点でソース
アドレスレジスタの内容をまだ転送が終わっていないデ
ータの数だけカウントバックする。

［実施例］ 以下、この発明の実施例を第１図〜第３ＵＡを用いて説
明する。

第１図は本発明の一実施例によるＤＭＡコントローラを
含むシステム構成図であり、前記第４図及び第７図と同
一符号は同一、又は相当部分を示している。すなわち、
本実施例では、前記第７図のもの同様、アドレスカウン
タ（１３５）はソースアドレスのカウントとディスティ
ネーションアドレスのカウントを共に行うものをただ１
つ備え、テンポラリレジスタ（１４）は各チャネル共用
のものをただ１つ備えた構成となっているが、各入出力
装置（３）、（４）からの正常終了要求信号（１０）は
ＤＭＡ制御部（１２）ではなく転送要求部（１１）に人
力されている。そして、転送要求部（１ユ）は、メモリ
から入出力装置に転送している場合でデータアセンブリ
中に正常終了要求信号（１０）が人力されると、擬似的
にチャネル遷移要求信号（１６）をＤＭＡ制御部（１２
）ヘアサートし、ＤＭＡ制御部（１２）は、チャネル遷
移要求信号（１６）に基づきアドレスカウンタ（１３５
）でソースア［・レスレジスタの内容を未転送データに
相当する分だけカウントバックするチャネル遷移処理は
行うが、特別な正常終了要求処理は行わない。

第２図及び第３図は上記実施例におけるメモリから入出
力装置へのＤＭＡ転送のタイミング概略図である。図中
、ＲＱＩ−１，・・・と、１−Ｒ９・・・及び１−Ｗ、
・・・と、Ｓ及びＤは第５図と第６図の従来例のものに
相当するサイクルであり、ＲＱ　２−１　、・・・はチ
ャネル２のＤＭＡ要求を示している。

次に動作について説明する。

正常終了要求が無い場合については第８図を用いて従来
例で説明した通りである。ＤＭＡ転送のデータアセンブ
リ中に正常終了要求があったときには、終了する前にカ
ウントをし過ぎた数だけアドレスを戻してやればよい。

ＤＭＡ転送のデータアセンブリ中に正常終了要求が発生
する場合を第３図を用いて説明する。第３図は第１のメ
モリ領域（２１）から第１の入出力装置（３）へのＤＭ
Ａ転送で、テンポラリレジスタ（１４）から第１の入出
力装置（３）への２回目のデータ転送（２−Ｗ）時に正
常終了要求が発生した場合を示しており、この正常終了
要求が発生するとチャネル遷移要求が生じ、すなわち正
常終了要求信号（１０）が転送要求部（１１）に入力さ
れると、転送要求部（１１）は擬似的にチャネル遷移要
求信号（１６）をＤＭＡ制御部（１２）に出力すること
により、２−Ｗサイクル終了後、セレクタ（１３６）は
接点（１３７ａ）側に設定され、アドレスカウンタ（１
３５）は第１のソースアドレスレジスタ（１３１）に接
続され、ソースアドレスがカウントバックされて第１の
ソースアドレスレジスタ（１３１）にＳ＋２がセットさ
れる。その後、ＤＭＡ転送は正常終了する。

データアセンブリ中に正常終了するのと同様の動作で、
データアセンブリ中にチャネル遷移要求があったときの
処理がある。ここでチャネル遷移要求と言うのは、ある
チャネルがＤＭＡ転送を行っている最中にそれよりも優
先順位の高いチャネルの転送要求がきたときに、優先順
位の高いチャネルの転送を先にさせるためにＤＭＡ制御
部（１２）にチャネルを遷移させるための信号のことで
ある。

データアセンブリ中にチャネル遷移する場合、つまりチ
ャネル１のＤＭＡ転送のデータアセンブリ中にチャネル
２のＤＭＡ要求が発生し、チャネル２に遷移する場合を
第２図を用いて説明する。第２図は第１のメモリ領域（
２１）から第１の入出力装置（３）への２回目のデータ
転送（２−Ｗ）時にチャネル遷移要求ＲＱ２−１が発生
した場合を示しており、２−Ｗサイクル終了後、セレク
タ（１３６）は接点（１３７ａ）側に設定され、アドレ
スカウンタ（１３５）は第１のソースアドレスレジスタ
（１３１）に接続され、ソースアドレスがカウントバッ
クされて第１のソースアドレスレジスタ（１３１）にＳ
＋２がセットされる。カウントバックの後、セレクタ（
１３７）はチャネル２に設定される。つまり、接点（１
３７ａ）は第２のソースアドレスレジスタ（１３２）に
接続され、接点（１３７ｂ）は第２のディスティネーシ
ョンアドレスレジスタ（１３４）に接続される。そして
、チャネル２に遷移しＤＭＡ転送を実行している。この
Ｄ　Ｍ　Ａ転送により、テンポラリレジスタ（１４）内
の８ビットレジスタＩＣ，ＬＤに残っていたチャネル１
のデータは消滅してしまうが、このデータは対応するＤ
ＭＡ要求に応じたものではないため問題とはならない。

そして、チャネル２のＤＭＡ要求ＲＱ２が無くなった時
点で、チャネル１のＤＭＡ要求ＲＱＩ−３が継続してあ
ればチャネル１に遷移するが、この時テンポラリレジス
タ（１４）には当然のことながらチャネル１のデータは
残っていないため、再度、第１のメモリ領域（２１）の
アドレスＳ＋２．Ｓ＋３からテンポラリレジスタ（１４
）内の８ビットレジスタＩＣ，ＬＤにデータを転送し、
セレクタ（１３６）は接点（１３７ａ）側に設定され、
アドレスカウンタ（１３５）は第１のソースアドレスレ
ジスタ（１３１）に接続され、ソースアドレスがカウン
トアツプされて第１のソースアドレスレジスタ（１，３
１）にＳ＋４がセットされる。そして、第１の入出力装
置（３）への転送を行う（３−Ｗ、４−Ｗ）。

このように、データアセンブリ中のチャネル遷移と正常
終了の処理は、ともにアドレスをカウントバックするこ
とで正しい動作をさせることが出来る。従って、正常終
了要求信号（１０）から転送要求部（１１）により擬似
的なチャネル遷移要求信号（１６）を作ることによって
、ＤＭＡ制御部（１２）では特別に正常終了処理のため
の制御を行わなくても、チャネル遷移の処理を行ってか
ら終了すればＤＭＡ転送は正しく動作する。

なお、上記実施例では、２チヤネルの場合について示し
たが、それ以上の場合でも同様に本発明を適用でき、チ
ャネル数に関係なくアドレスカウンタ（１３５）及びテ
ンポラリレジスタ（１４）はそれぞれ１つずつで済む。

そして、テンポラリレジスタ（１４）も上記実施例の３
２ビツト（４バイト）長のものに限定されるものではな
く、システム構成に合わせて決定されるものである。

［発明の効果］ 以上のように、この発明によれば、１つのテンポラリレ
ジスタを各チャネルで共用するとともに、ソースアドレ
スのカウント及びディスティネーションアドレスのカウ
ントを共に１つのアドレスカウンタで行い、メモリから
入出力装置へ転送している場合でデータアセンブリ中の
正常終了処理は、ソースアドレスをカウントバックする
ようにしたので、アドレスカウンタ１つとテンポラリレ
ジスタ１つで支障なく実行でき、チップサイズの増大を
抑えることができる効果がある。また、正常終了要求を
擬似的にチャネル遷移要求とみなすことにより、ＤＭＡ
制御部では正常終了要求処理という特別な処理を行わな
くても済む。

【図面の簡単な説明】

第１図はこの発明の実施例によるＤＭＡコントローラを
含むシステム構成図、第２図、第３図は上記実施例の動
作を示すタイミング概略図、第４図、第７図は従来のＤ
ＭＡコントローラを含むシステム構成図、第５図、第６
図、第８図、第９図は上記従来例の動作を示すタイミン
グ概略図である。 （１）はＤＭＡコントローラ、（２）はメモリ、（３）
、（４）は入出力装置（Ｉ　１０）、（５）はＣＰＵ、
（６）は３２ビツトデータバス、（７）＋’　（８）は
８ビツトデータバス、（９ａ）、（９ｂ）はＤＭＡ要求
信号、（１０）は正常終了要求信号、（１１）は転送要
求部、（１２）はＤＭＡ制御部、（１３１）、（１３２
）はソースアドレスレジスタ、（１３３）　、（１３４
）はディスティネーションアドレスレジスタ。 （１３５）はアドレスカウンタ、（１３６）。 （１３７）はセレクタ、（１４）はテンポラリレジスタ
、（１５）はＤＭＡ転送要求信号、（１６）はチャネル
遷移要求信号、（２１）、（２２）はメモリ領域。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人　　弁理士　　宮　園　純　− 七袂自琴工 ｉ常体１巣 王　　２ 、・し・・

Claims (2)

【特許請求の範囲】
1. （１）メモリと複数の入出力装置間でＤＭＡ転送される
   データを一時蓄える複数バイト長のテンポラリレジスタ
   と、チャネル毎に設けられたソースアドレスレジスタ及
   びディスティネーションアドレスレジスタの内容をカウ
   ントするアドレスカウンタとを用いたデータアセンブリ
   機能を有するＤＭＡ制御部及び転送要求部を備え、ＤＭ
   Ａ要求と予め設定されたＤＭＡ制御情報に基づき上記テ
   ンポラリレジスタとアドレスカウンタを用いてＤＭＡ転
   送を行うとともに、各チャネルのＤＭＡ転送要求を予め
   設定された優先度に従って制御してＤＭＡ要求とチャネ
   ル指定を行うことによりチャネル遷移を実行するＤＭＡ
   コントローラにおいて、 テンポラリレジスタを１つとして各チャネルで共用する
   とともに、ソースアドレスのカウント及びディスティネ
   ーシヨンアドレスのカウントを１つのアドレスカウンタ
   で行い、メモリから入出力装置に転送している場合でデ
   ータアセンブリ中の正常終了要求に対する処理は、アド
   レスカウンタでソースアドレスレジスタの内容を未転送
   データに相当する分だけカウントバックするようにした
   ことを特徴とするＤＭＡ制御方式。
2. （２）メモリから入出力装置に転送している場合でデー
   タアセンブリ中のチャネル遷移時、ＤＭＡ制御部は転送
   要求部からのチャネル遷移要求信号に基づきアドレスカ
   ウンタでソースアドレスレジスタの内容を未転送データ
   に相当する分だけカウントバックするようにしたＤＭＡ
   コントローラにあって、メモリから入出力装置に転送し
   ている場合でデータアセンブリ中の正常終了要求時に、
   転送要求部からＤＭＡ制御部に擬似的にチャネル遷移要
   求信号をアサートし、チャネル遷移時と正常終了要求時
   にはＤＭＡ制御部が同一の動作を行うことを特徴とする
   請求項１記載のＤＭＡ制御方式。