JPS5987569A - デ−タ自動連続処理回路 - Google Patents
デ−タ自動連続処理回路Info
- Publication number
- JPS5987569A JPS5987569A JP57198206A JP19820682A JPS5987569A JP S5987569 A JPS5987569 A JP S5987569A JP 57198206 A JP57198206 A JP 57198206A JP 19820682 A JP19820682 A JP 19820682A JP S5987569 A JPS5987569 A JP S5987569A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- circuit
- address
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T9/00—Image coding
- G06T9/005—Statistical coding, e.g. Huffman, run length coding
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/46—Conversion to or from run-length codes, i.e. by representing the number of consecutive digits, or groups of digits, of the same kind by a code word and a digit indicative of that kind
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/025—Systems for the transmission of digital non-picture data, e.g. of text during the active part of a television frame
- H04N7/035—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、データ自動連続処理回路に関Ｌ６マイクロ
コンピユータのソフトウェアによるデータ処理負担を軽
減するもので、たとえば画像データメモリに対して同一
内容データを指定された回数だけ、指定された先頭アド
レスから順番に宵き込む場合に用いられる。
コンピユータのソフトウェアによるデータ処理負担を軽
減するもので、たとえば画像データメモリに対して同一
内容データを指定された回数だけ、指定された先頭アド
レスから順番に宵き込む場合に用いられる。
テレビジョン受像機において、マイクロコンピュータを
利用した文字データ処理システムを内蔵することが開発
されている。この文字データ処理システムを内蔵した場
合、画像データメモリに文字データ（外部より伝送され
てきたもの）を格納する作業と、格納したデータを読み
出し、表示画面に表示するだめの作業が必要である。
利用した文字データ処理システムを内蔵することが開発
されている。この文字データ処理システムを内蔵した場
合、画像データメモリに文字データ（外部より伝送され
てきたもの）を格納する作業と、格納したデータを読み
出し、表示画面に表示するだめの作業が必要である。
この種の文字データ処理において、データの伝送効率を
あげるために、種々のデータ圧縮方法が試みられている
。その中の一つとして、ランレングス符号化方式がある
。ここで、ランレングス符号化とは、同一データ、即ち
パ０″又はＩｔ Ｉ ＩＩが続く畏さの情報をコード化
したものであり、圧縮ノ？ターン／’Ｐケットは、この
方式で送られてくる。また色データに関しては、伝送す
べき色情報とそれがどのくらい続くかという連続長とを
１つの単位としだものが送られてくる。
あげるために、種々のデータ圧縮方法が試みられている
。その中の一つとして、ランレングス符号化方式がある
。ここで、ランレングス符号化とは、同一データ、即ち
パ０″又はＩｔ Ｉ ＩＩが続く畏さの情報をコード化
したものであり、圧縮ノ？ターン／’Ｐケットは、この
方式で送られてくる。また色データに関しては、伝送す
べき色情報とそれがどのくらい続くかという連続長とを
１つの単位としだものが送られてくる。
圧縮色情報パケットはこのような方法によって送られて
くる。従って、上記のような圧縮データを受けた場合は
、同一データを指定された回数だけ、メモリ等に書き込
むという〈シかえし処理が必要である。従来このような
処理は、ソフトウェアで行なわれることが多かった。即
ちデータをメモリ等に転送したら、転送回数が指定回数
に達したかどうかを判定し、指定回数に達していなけれ
ば、メモリの次のアドレスにデータを転送し、また転送
回数と指定回数を比較する。そして、転送回数と指定回
数とが一致したら初めてその処理ルーチンを抜は出し、
次の処理に移る。このように、同一データの繰り返し転
送は、ソフトウェアによって行うことができるのである
が、この処理ルーチンを抜けださないかぎシ、マイクロ
コンピュータは次の処理に移ることができず、全体的に
は、処理時間が長くなるという問題がある。
くる。従って、上記のような圧縮データを受けた場合は
、同一データを指定された回数だけ、メモリ等に書き込
むという〈シかえし処理が必要である。従来このような
処理は、ソフトウェアで行なわれることが多かった。即
ちデータをメモリ等に転送したら、転送回数が指定回数
に達したかどうかを判定し、指定回数に達していなけれ
ば、メモリの次のアドレスにデータを転送し、また転送
回数と指定回数を比較する。そして、転送回数と指定回
数とが一致したら初めてその処理ルーチンを抜は出し、
次の処理に移る。このように、同一データの繰り返し転
送は、ソフトウェアによって行うことができるのである
が、この処理ルーチンを抜けださないかぎシ、マイクロ
コンピュータは次の処理に移ることができず、全体的に
は、処理時間が長くなるという問題がある。
この発明は上記の事情に対処すべくなされ力もので、転
送すべきデータの初期アドレスデータをたとえば省き込
み用アドレスレジスタ兼ブウンタにセットし、転送すべ
きデータ及びそｌ連続長をそれぞれ宵き込み用データレ
ジスタ１び〆ランカウンタにセットするもので、その靭
の具体的な転送すべきデータの転送処理は、〔動的に指
定回ｌだけ行い得るデータ自動連続夾理回路を提供する
ことを目的とする。
送すべきデータの初期アドレスデータをたとえば省き込
み用アドレスレジスタ兼ブウンタにセットし、転送すべ
きデータ及びそｌ連続長をそれぞれ宵き込み用データレ
ジスタ１び〆ランカウンタにセットするもので、その靭
の具体的な転送すべきデータの転送処理は、〔動的に指
定回ｌだけ行い得るデータ自動連続夾理回路を提供する
ことを目的とする。
この発明では、たとえば第２図、第４図に万すように１
メモリ１２のアドレスを自動的に７゜ンクリメントする
手段１５〜２２と、メモリ１」とＣＰＵ Ｊ ｓ間のデ
ータ中継手段２３．２４と、メモリ１２のデータ処理回
数検出手段２５゜２６とを備え、アクセス期間の始まシ
・ぐルス（ＡＧＦ）と終υパルス（ＡＧＲ）間を利用し
て、各・ンクリメント手段、データ中継手段、データ処
理回数検出手段に対するタイミング・そルスを：クセス
制御手段３０から与えるようにしたものである。
メモリ１２のアドレスを自動的に７゜ンクリメントする
手段１５〜２２と、メモリ１」とＣＰＵ Ｊ ｓ間のデ
ータ中継手段２３．２４と、メモリ１２のデータ処理回
数検出手段２５゜２６とを備え、アクセス期間の始まシ
・ぐルス（ＡＧＦ）と終υパルス（ＡＧＲ）間を利用し
て、各・ンクリメント手段、データ中継手段、データ処
理回数検出手段に対するタイミング・そルスを：クセス
制御手段３０から与えるようにしたものである。
ν 以下この発明の実施例を図面を参照して説明）
する。
する。
第１図はこの発明が適用されたデータ処理シロ ステ
ムを示すもので、１０はマイクロコンビュ１ −夕で
あシ、中央演算処理装置（以下ＣＰＵと称１ する）
を有し、１１は自己データ処理部、１２はたとえば画像
データを記憶するメモリである。 □この発明では
、データ処理という用語を使用する場合、プログラムデ
ータ処理と、自己デー［タ処理とを区別することにする
。プログラムデータ処理は、マイクロコンピュータのプ
ログラムによって処理手順が細かく指定され°Ｃおシ、
プログラムを変更すれば処理手順を変更できるような処
理を言い、自己データ処理は、１度ｆ ＣＰＵによ
りて、動作開始指令が行々われ、必要ル なデータが
セットされると、その後は自動的にｒ データ処理が
行なわれることを言う。
ムを示すもので、１０はマイクロコンビュ１ −夕で
あシ、中央演算処理装置（以下ＣＰＵと称１ する）
を有し、１１は自己データ処理部、１２はたとえば画像
データを記憶するメモリである。 □この発明では
、データ処理という用語を使用する場合、プログラムデ
ータ処理と、自己デー［タ処理とを区別することにする
。プログラムデータ処理は、マイクロコンピュータのプ
ログラムによって処理手順が細かく指定され°Ｃおシ、
プログラムを変更すれば処理手順を変更できるような処
理を言い、自己データ処理は、１度ｆ ＣＰＵによ
りて、動作開始指令が行々われ、必要ル なデータが
セットされると、その後は自動的にｒ データ処理が
行なわれることを言う。
自己データ処理を行う部分は、第１図の自己データ処理
部１ノであり、特にこの発明は、メモリ１２にデータを
入出力する自己データ処理機能に特徴を有し、この部分
は、マイクロコンピュータとともに集積回路（ＩＣ）化
されても良いし、また独立してＩＣ化されても良い。
部１ノであり、特にこの発明は、メモリ１２にデータを
入出力する自己データ処理機能に特徴を有し、この部分
は、マイクロコンピュータとともに集積回路（ＩＣ）化
されても良いし、また独立してＩＣ化されても良い。
第２図は前記自己データ処理部１１をとりだして示すも
ので、第３図はこの自己データ処理部１１のアクセスタ
イムとメモリ１２のデータを表示のために読み出すアク
セスタイムとの関係を示すタイムチャートである。
ので、第３図はこの自己データ処理部１１のアクセスタ
イムとメモリ１２のデータを表示のために読み出すアク
セスタイムとの関係を示すタイムチャートである。
まず、自己データ処理部１１のアクセスタイムを明確に
するために、第３図のタイムチャートを参照して説明す
る。第３図（、）は８ ／ ５ ｆｓｃ（ｆｓｅ ：色
副搬送波周波数）の基本クロ、りであシ、画像表示デー
タのビットに対応している。
するために、第３図のタイムチャートを参照して説明す
る。第３図（、）は８ ／ ５ ｆｓｃ（ｆｓｅ ：色
副搬送波周波数）の基本クロ、りであシ、画像表示デー
タのビットに対応している。
従って、メモリ１２から読み出される８ビツト単位のデ
ータは、この基本クロックによって並列直列変換されて
、表示される。ことでメモリ１２から読み出されるデー
タを考えた場合、１回の読み出しノ９ルスによって８ビ
ツトの並列データが読み出され、これが８ビツトの直列
データに変換されるので、読み出しパルスは、直列ｒ−
夕の８ビツト分の時間に１回の割合でメモリ１２に与え
れば良い。従って、この発明では、第３図（ｂ）に示す
ように、読み出し期間を設定、即ち、８ ／ ５ ｆｓ
ｃの８クロツク（８ビツト）に１回の割合で設定し、こ
の期間に表示データ８ビツト分を読み出すものである。
ータは、この基本クロックによって並列直列変換されて
、表示される。ことでメモリ１２から読み出されるデー
タを考えた場合、１回の読み出しノ９ルスによって８ビ
ツトの並列データが読み出され、これが８ビツトの直列
データに変換されるので、読み出しパルスは、直列ｒ−
夕の８ビツト分の時間に１回の割合でメモリ１２に与え
れば良い。従って、この発明では、第３図（ｂ）に示す
ように、読み出し期間を設定、即ち、８ ／ ５ ｆｓ
ｃの８クロツク（８ビツト）に１回の割合で設定し、こ
の期間に表示データ８ビツト分を読み出すものである。
このように設定すると、メモリ１２に対して、第３図（
Ｃ）に示すような自由なアクセス期間を設けることがで
きる。この発明では、第３図（Ｃ）に示すアクセス期間
を有効に利用し、先の自己データ処理部１ノが、このア
クセス期間にメモリ１２に対して働らきかけるようにす
るものである。
Ｃ）に示すような自由なアクセス期間を設けることがで
きる。この発明では、第３図（Ｃ）に示すアクセス期間
を有効に利用し、先の自己データ処理部１ノが、このア
クセス期間にメモリ１２に対して働らきかけるようにす
るものである。
ことで、アクセス期間（第３図（Ｃ）に示す）は、メモ
リ１２に対する自動的なデータの書き込みとか自動的な
データの読み出しに利用される。
リ１２に対する自動的なデータの書き込みとか自動的な
データの読み出しに利用される。
そして、前記アクセス期間のタイミングを知る。
には、アクセス期間の始まシをあられす始１シパルヌ（
ＡＧＦ）と終シをあられず終りパルス（ＡＧＲ）が利用
される。これらのノＰルス（ＡＧＦ’）、（ＡＧＲ）は
、第３図（ｄ）（、）に示すＪ：うなタイミングで出力
される。このアクセス期間において、ＣＰＵ ７３は、
メモリ１２を直接アクセスするのではなく、ＣＰＵ１３
は単なるポート渡しという形式でメモリ１２にデータを
転送するだけである。また、クロック及び各種パルスを
発生するノ平ルス発生手段は、特に図示していないが自
己データ処理部１１内に設けられている。
ＡＧＦ）と終シをあられず終りパルス（ＡＧＲ）が利用
される。これらのノＰルス（ＡＧＦ’）、（ＡＧＲ）は
、第３図（ｄ）（、）に示すＪ：うなタイミングで出力
される。このアクセス期間において、ＣＰＵ ７３は、
メモリ１２を直接アクセスするのではなく、ＣＰＵ１３
は単なるポート渡しという形式でメモリ１２にデータを
転送するだけである。また、クロック及び各種パルスを
発生するノ平ルス発生手段は、特に図示していないが自
己データ処理部１１内に設けられている。
次に第２図に戻って、自己データ処理部１１のシステム
を説明し、メモリ１２に対して同一データが自動的に書
き込まれる場合を例にあげて説明する。第２図において
、（ＡＤＨＵＳ）はアドレスデータバスであＪ）、ＣＰ
ＵＪ、９に接続され、このアドレスデータバス（ＡＤＢ
ＵＳ）を通じて、書き込み用バイトアドレスレジスタ兼
カウンタ１５、書キ込み用ラインアドレスレジスタ兼カ
ウンタ１６、読み出し用バイトアドレスレジスタ兼カウ
ンタ１９、読み出し用ラインアドレス−レジスタ兼カウ
ンタ２０はそれぞれＣＰＵ Ｉ Ｊからアドレスデータ
を導入することができる。
を説明し、メモリ１２に対して同一データが自動的に書
き込まれる場合を例にあげて説明する。第２図において
、（ＡＤＨＵＳ）はアドレスデータバスであＪ）、ＣＰ
ＵＪ、９に接続され、このアドレスデータバス（ＡＤＢ
ＵＳ）を通じて、書き込み用バイトアドレスレジスタ兼
カウンタ１５、書キ込み用ラインアドレスレジスタ兼カ
ウンタ１６、読み出し用バイトアドレスレジスタ兼カウ
ンタ１９、読み出し用ラインアドレス−レジスタ兼カウ
ンタ２０はそれぞれＣＰＵ Ｉ Ｊからアドレスデータ
を導入することができる。
また、アドレスデータバス（ＡＤＨＵＳ）は、ＣＰＵ１
３、書き込み用データレジスタ２３、読み出シ用データ
レジスタ２４にも接続され、ＣＰＵ１３からの■：き込
みデータをメモリ１２に転送したシ、またメモリ１２か
らのＦｆ、み出しデータをＣＰＵ １２に読みとったシ
するのにも利用される。
３、書き込み用データレジスタ２３、読み出シ用データ
レジスタ２４にも接続され、ＣＰＵ１３からの■：き込
みデータをメモリ１２に転送したシ、またメモリ１２か
らのＦｆ、み出しデータをＣＰＵ １２に読みとったシ
するのにも利用される。
さらにまた、ＣＰＵ １３からは、各部の回路ブロック
のデータがアドレスデータバス上で同時に存在すること
がないように、シーケンス制御信号も出力されておシ、
これはアドレスデコーダ２９を介して各回路ブロックの
タイミング信−号として出力される。
のデータがアドレスデータバス上で同時に存在すること
がないように、シーケンス制御信号も出力されておシ、
これはアドレスデコーダ２９を介して各回路ブロックの
タイミング信−号として出力される。
また、アト１／スデータパス（ＡＤＨＵＳ）を通してＣ
ＰＵ Ｉ Ｊは、ダウンカウンタ２５に対してもカウン
トデータをセットすることができる。このダウンカウン
タ２５を設けた理由は後で更に詳しく説明されるが、こ
のダウンカウンタ２５は、オア回路２Ｇとともに、デー
タ処理回数検出手段を構成しメモリ１２に対して同一デ
ータをアドレスのみ変更しながらくりかえして書き込む
場合にその書き込み回数を、カウントするものである。
ＰＵ Ｉ Ｊは、ダウンカウンタ２５に対してもカウン
トデータをセットすることができる。このダウンカウン
タ２５を設けた理由は後で更に詳しく説明されるが、こ
のダウンカウンタ２５は、オア回路２Ｇとともに、デー
タ処理回数検出手段を構成しメモリ１２に対して同一デ
ータをアドレスのみ変更しながらくりかえして書き込む
場合にその書き込み回数を、カウントするものである。
即ちとのダウンカウンタ２５に対しては、データ処理（
書き込み又は読み出し）回数に対応したカウント値がＣ
ＰＵ １３からセットされる。
書き込み又は読み出し）回数に対応したカウント値がＣ
ＰＵ １３からセットされる。
そして、このダウンカウンタ２５は、１回のデータ処理
が終る毎にクロックパルスを計数し、その入力数がセッ
トした値に一致すると、オア回路２６に検出信号を発生
させるものである。
が終る毎にクロックパルスを計数し、その入力数がセッ
トした値に一致すると、オア回路２６に検出信号を発生
させるものである。
次に（ＭＡＲＵＳ）は、メモリアドレスバスであシ、メ
モリ１２のアドレスラインから前記書き込み用バイトア
ドレスレジスタ兼カウンタ１５及び書き込み用ラインア
ト９レスレジスタ兼カウンタ１６にバッファ回路３６を
介して接続され、まだ、読み出し用バイトアドレスレジ
スタ兼カウンタ１９及び読み出し用ラインアドレスレジ
スタ兼カウンタ２０にバッファ回路３７を介して接続さ
れている。
モリ１２のアドレスラインから前記書き込み用バイトア
ドレスレジスタ兼カウンタ１５及び書き込み用ラインア
ト９レスレジスタ兼カウンタ１６にバッファ回路３６を
介して接続され、まだ、読み出し用バイトアドレスレジ
スタ兼カウンタ１９及び読み出し用ラインアドレスレジ
スタ兼カウンタ２０にバッファ回路３７を介して接続さ
れている。
カウンタ１５．１６、読み出し用のアドレスレジスタ兼
カウンタ１９，２０には、それぞれアドレスデータを自
動的に変更できる自動インクリメント機能が付加されて
いる。書き込み用側では、加算モード設定回路１７と、
加算切換回路１８によるインクリメント機能が設けられ
、読み出し用側では、加算モード設定回路２１と一加算
切換回路２２によるインクリメント機能が設けられてい
る。上記インクリメント機能についてたとえば、メモリ
１２に対する誓き込みアドレスデータのインクリメント
について説明する。たとえば、画面の横（水平ライン方
向）に線を映出するためのデータをメモリ１２に書き込
むとするならば、加算モード設定回路１７に「１」が設
定される。この場合は、加算切換回路１８は、書き込み
用バイトアドレスレジスタ兼カウンタ１５の内容を、メ
モリ１２へのデータ書き込みが終る毎にカウントアツプ
（＋１）する。このように、書き込み用バイトアドレス
Ｖ）スタ兼カウンタ１５は、自動的にバイトアドレスが
＋１づつ増大する。従って、ＣＰＵ１３からは、書き込
み用バイトアドレスレジスタ兼カウンタ１５に対しては
、初期値のアドレスデータのみを設定すれば良く、その
後は、アドレスデータは自動的に変更されてゆくことに
なる。
カウンタ１９，２０には、それぞれアドレスデータを自
動的に変更できる自動インクリメント機能が付加されて
いる。書き込み用側では、加算モード設定回路１７と、
加算切換回路１８によるインクリメント機能が設けられ
、読み出し用側では、加算モード設定回路２１と一加算
切換回路２２によるインクリメント機能が設けられてい
る。上記インクリメント機能についてたとえば、メモリ
１２に対する誓き込みアドレスデータのインクリメント
について説明する。たとえば、画面の横（水平ライン方
向）に線を映出するためのデータをメモリ１２に書き込
むとするならば、加算モード設定回路１７に「１」が設
定される。この場合は、加算切換回路１８は、書き込み
用バイトアドレスレジスタ兼カウンタ１５の内容を、メ
モリ１２へのデータ書き込みが終る毎にカウントアツプ
（＋１）する。このように、書き込み用バイトアドレス
Ｖ）スタ兼カウンタ１５は、自動的にバイトアドレスが
＋１づつ増大する。従って、ＣＰＵ１３からは、書き込
み用バイトアドレスレジスタ兼カウンタ１５に対しては
、初期値のアドレスデータのみを設定すれば良く、その
後は、アドレスデータは自動的に変更されてゆくことに
なる。
一方、いわゆるデータの縦書きを行う場合には、加算モ
ード設定回路１７にｒＯＪが設定され、これに応じて加
算切換回路１８は、書き込み用ラインアドレスレジスタ
兼カウンタ１６の内容を＋１づつ増大させることができ
る。このように、書き込み側のアドレスレジスタ兼カウ
ンタ１５．１６には自動インクリメント機能が設けられ
、これが働いているときは、ＣＰＵ １３はソフトウェ
ア的にはインクリメント動作に何ら関与する必要がない
。同様に読み出し側のアドレスレジスタ兼カウンタ１９
，２０に対しても、加算モード設定回路２１、加算切換
回路２２による自動インクリメント機能が設けられ、読
み出し用アドレスデータを順次変更することができる。
ード設定回路１７にｒＯＪが設定され、これに応じて加
算切換回路１８は、書き込み用ラインアドレスレジスタ
兼カウンタ１６の内容を＋１づつ増大させることができ
る。このように、書き込み側のアドレスレジスタ兼カウ
ンタ１５．１６には自動インクリメント機能が設けられ
、これが働いているときは、ＣＰＵ １３はソフトウェ
ア的にはインクリメント動作に何ら関与する必要がない
。同様に読み出し側のアドレスレジスタ兼カウンタ１９
，２０に対しても、加算モード設定回路２１、加算切換
回路２２による自動インクリメント機能が設けられ、読
み出し用アドレスデータを順次変更することができる。
次に（ＭＤＢＵＳ ）は、メモリデータバスであシ、こ
のパスは、先のメモリ１２のデータラインと書き込み用
データレノスタ２３ 読み出し用データレジスタ２４間
を接続している。
のパスは、先のメモリ１２のデータラインと書き込み用
データレノスタ２３ 読み出し用データレジスタ２４間
を接続している。
次に３８は、第２図で説明した始まり・↑レス（ＡＧＦ
） 、終りノ臂ルス（ＡＧＲ） 、ＩＪセットノ臂ルス
（ＲＥＳＥＴ）が入力するラインであり、このラインは
、自己データ処理部１１内の自己処理シーケンスパルス
発生回路３０に接続される。つｔｂ、ライン３８は、書
き込み用アクセス制御回路３３、読み出し用アクセス制
御回路３４内の各フリッゾフロッゾ回路、ｒ−）回路に
接続される。
） 、終りノ臂ルス（ＡＧＲ） 、ＩＪセットノ臂ルス
（ＲＥＳＥＴ）が入力するラインであり、このラインは
、自己データ処理部１１内の自己処理シーケンスパルス
発生回路３０に接続される。つｔｂ、ライン３８は、書
き込み用アクセス制御回路３３、読み出し用アクセス制
御回路３４内の各フリッゾフロッゾ回路、ｒ−）回路に
接続される。
自己処理シーケンス・臂ルス発生回路３０は、前記始め
パルス（ＡＧＦ） 、終シ・リレス（ＡＧＲ）の間にあ
る自由期間を利用して、メモリ１２にデータを次々と書
き込むだめのタイミングノリレスを自動的に発生するこ
とができる。自己処理シーケンスミ９ルス発生回路３０
は、ノア回路３１゜３２、書き込み用アク七ス制御回路
３３、読み出し用アクセス制御回路３４、優先回路３５
等により構成されている。ダウンカウンタ２５にデータ
がセットされると、オア回路２６、アンド回路２７を介
して、ノア回路３１に検知・やルスが入力する。また、
１回のデータ書き込みが終ると、書き込み用アクセス制
御回路３３がらナンド回路２８を介してダウンカウンタ
２５にクロック・やルスが入力する。
パルス（ＡＧＦ） 、終シ・リレス（ＡＧＲ）の間にあ
る自由期間を利用して、メモリ１２にデータを次々と書
き込むだめのタイミングノリレスを自動的に発生するこ
とができる。自己処理シーケンスミ９ルス発生回路３０
は、ノア回路３１゜３２、書き込み用アク七ス制御回路
３３、読み出し用アクセス制御回路３４、優先回路３５
等により構成されている。ダウンカウンタ２５にデータ
がセットされると、オア回路２６、アンド回路２７を介
して、ノア回路３１に検知・やルスが入力する。また、
１回のデータ書き込みが終ると、書き込み用アクセス制
御回路３３がらナンド回路２８を介してダウンカウンタ
２５にクロック・やルスが入力する。
次に、第２図のシステムの動作概略を説明する。例えば
、ＣＰＵ １３から、メモリ１２にデータを書き込む場
合について説明する。まず（ＣＰＵ ）は、書き込み先
のアドレスデータをアドレスレジスタ兼カウンタ１５及
び１６に転送する。次に書き込むべきデータを書き込み
用データレジスタ２３に転送する。このし・ノスタ２３
にデータが転送されたという情報は、ライン４ｏを通し
て、書き込み用アクセス制御回路３３にも入力される。
、ＣＰＵ １３から、メモリ１２にデータを書き込む場
合について説明する。まず（ＣＰＵ ）は、書き込み先
のアドレスデータをアドレスレジスタ兼カウンタ１５及
び１６に転送する。次に書き込むべきデータを書き込み
用データレジスタ２３に転送する。このし・ノスタ２３
にデータが転送されたという情報は、ライン４ｏを通し
て、書き込み用アクセス制御回路３３にも入力される。
これによって、書き込み用アクセス制御回路３３は、書
き込み用データレジスタ２３にデータが転送されたこと
を認知し、その直後の始め・やルス（ＡＧＦ） 、終シ
・母ルス（ＡＧＲ） ヲ用いて、アクセス期間をつくる
。このように設定されたアクセス期間に、書き込み先の
アドレスデータはメモリアドレスバスを通じて、また書
き込みデータはメモリデータバスを通じてメモリ１２に
与えられる。そして、メモリ１２へのデータ転送後は、
アドレスインクリメントのだめの・ぐルスが書き込み用
アクセス制御回路３３から前記加算切換回路１８に加え
られる。
き込み用データレジスタ２３にデータが転送されたこと
を認知し、その直後の始め・やルス（ＡＧＦ） 、終シ
・母ルス（ＡＧＲ） ヲ用いて、アクセス期間をつくる
。このように設定されたアクセス期間に、書き込み先の
アドレスデータはメモリアドレスバスを通じて、また書
き込みデータはメモリデータバスを通じてメモリ１２に
与えられる。そして、メモリ１２へのデータ転送後は、
アドレスインクリメントのだめの・ぐルスが書き込み用
アクセス制御回路３３から前記加算切換回路１８に加え
られる。
加算切換回路１８は、加算モード設定回路１７の内容に
応じて、アドレスインクリメントの為のパルスを、書き
込み用バイトアドレスレジスタ兼カウンタ１５又は書き
込み用ラインアドレスレノスタ兼カウンタ１６の何れに
入力するのかを切換設定する。つｔ、ｂ、ギ１き込み先
アドレスを＋３２（横方向）するか」−１（縦方向）す
るかを設定する。このように、自動インクリメント機能
は、アドレスデータを自動的に修正するので、 ＣＰＵ
１３は、アドレスレジスタ兼カウンタに対しては初期
データのみセットすれば良い。
応じて、アドレスインクリメントの為のパルスを、書き
込み用バイトアドレスレジスタ兼カウンタ１５又は書き
込み用ラインアドレスレノスタ兼カウンタ１６の何れに
入力するのかを切換設定する。つｔ、ｂ、ギ１き込み先
アドレスを＋３２（横方向）するか」−１（縦方向）す
るかを設定する。このように、自動インクリメント機能
は、アドレスデータを自動的に修正するので、 ＣＰＵ
１３は、アドレスレジスタ兼カウンタに対しては初期
データのみセットすれば良い。
上記のようにＣＰＵ １３は、メモリ１２に対して、直
接アクセスするのではなく、アドレスレジスタやデータ
レジスタを介してメモリ１２のアクセスを行うことにな
る。しかもメモリ１２に対する自動的なアクセスは、第
３図（ｃ）に示したアクセス期間に常に行なわれるので
はなく、データがレジスタにセットされた直後のアクセ
ス期間で必要な回数性なわれる。またメモリ１２からＣ
ＰＵ Ｊ ２ヘデータを読み出す場合も書き込みの場合
と同様な原理で行なわれる。
接アクセスするのではなく、アドレスレジスタやデータ
レジスタを介してメモリ１２のアクセスを行うことにな
る。しかもメモリ１２に対する自動的なアクセスは、第
３図（ｃ）に示したアクセス期間に常に行なわれるので
はなく、データがレジスタにセットされた直後のアクセ
ス期間で必要な回数性なわれる。またメモリ１２からＣ
ＰＵ Ｊ ２ヘデータを読み出す場合も書き込みの場合
と同様な原理で行なわれる。
次に、本発明の特徴部分である同一データ連続省き込み
処理について説明する。まず、連続書き込みを行う場合
の初期アドレスデータは、宵き込み用バイトアドレスレ
ジスタ兼カウンタ１５、書き込み用ラインアドレスレジ
スタ兼カウンタ１６にＣＰＵ １３からセットされる。
処理について説明する。まず、連続書き込みを行う場合
の初期アドレスデータは、宵き込み用バイトアドレスレ
ジスタ兼カウンタ１５、書き込み用ラインアドレスレジ
スタ兼カウンタ１６にＣＰＵ １３からセットされる。
次に、連続書き込みを行う回数データがダウンカウンタ
２５にセットされ、最後に１書き込むべきデータが書き
込み用データレジスタ２３にセットされる。このセット
が行なわれた後は、自動的に必要回数だけ書き込み用ア
クセス期間がつくられ、データがメモリ１２に書き込ま
れる。このとき、書き込みアドレスもデータをメモリに
書き込むごとに自動的にインクリメントされる。
２５にセットされ、最後に１書き込むべきデータが書き
込み用データレジスタ２３にセットされる。このセット
が行なわれた後は、自動的に必要回数だけ書き込み用ア
クセス期間がつくられ、データがメモリ１２に書き込ま
れる。このとき、書き込みアドレスもデータをメモリに
書き込むごとに自動的にインクリメントされる。
上記の連続書き込み処理を更に説明するために、明き込
み用データレジスタ２３、ダウンカウンタ２５、書き込
み用アクセス制御回路３３を含む部分の回路の一例を第
４図に示す。また、第５図は、連続長が２の場合の同一
データ書き込みタイミングチャートを示している。
み用データレジスタ２３、ダウンカウンタ２５、書き込
み用アクセス制御回路３３を含む部分の回路の一例を第
４図に示す。また、第５図は、連続長が２の場合の同一
データ書き込みタイミングチャートを示している。
まず、連続長データ（この場合は２）がダウンカウンタ
２５にプリセットされる。しだがって、ダウンカウンタ
２５は、連続長転送パルス（ＬＤ、１）がロード端子に
入力したときから、出力が「０」から「２」に変化し、
オア回路２６の化カバ、ロウレベルＩｔ Ｌ”カラハイ
レヘ／ｌ／ ” Ｈ”に変化する。次拠、書き込みデー
タが書き込み用データレジスタ２３にセットされる。■
、き込みデータ転送ノクルス（ＬＤ２）は、書き込み用
アクセス制御回路３３のＤタイプフリップフロップ３３
１に入力され、このフリップフロップ３３１の出力Ｑの
状態を・・イレペル“Ｈ”にセットする。これによって
、次段のフリップフロッグ３３２は、オア回路３３３を
通してリセットされるとともに、データ人力゛″）Ｉ″
′がセットされたことになる。そして次に来る始まジノ
パルス（ＡＧＦ） Ｋよって、このフリップフロラｆ３
３２は、出力Ｑの状態が・・イン４ル゛’Ｈ”になる。
２５にプリセットされる。しだがって、ダウンカウンタ
２５は、連続長転送パルス（ＬＤ、１）がロード端子に
入力したときから、出力が「０」から「２」に変化し、
オア回路２６の化カバ、ロウレベルＩｔ Ｌ”カラハイ
レヘ／ｌ／ ” Ｈ”に変化する。次拠、書き込みデー
タが書き込み用データレジスタ２３にセットされる。■
、き込みデータ転送ノクルス（ＬＤ２）は、書き込み用
アクセス制御回路３３のＤタイプフリップフロップ３３
１に入力され、このフリップフロップ３３１の出力Ｑの
状態を・・イレペル“Ｈ”にセットする。これによって
、次段のフリップフロッグ３３２は、オア回路３３３を
通してリセットされるとともに、データ人力゛″）Ｉ″
′がセットされたことになる。そして次に来る始まジノ
パルス（ＡＧＦ） Ｋよって、このフリップフロラｆ３
３２は、出力Ｑの状態が・・イン４ル゛’Ｈ”になる。
このときの出力は、第２図に示したバッファ回路３ｆ）
Ｋ与えられ、書き込みアドレスデータがアドレスデータ
バス（ＡＤＢＵＳ）を介してメモリ１２のアドレス指定
を行うのを許容する。またフリップフロッグ３３２の出
力は、アンド回路３３４にも加えられる。このときアン
ド回路３３４からは、始まシパルス（ＡＧＦ） Ｋ周期
した第５図（ｈ）に示すようなパルスがあられれ、この
・ぞルスによって、ダウンカウンタ２５の状態は、「２
」から「１」となる。また、フリップフロラｆ３３２の
出力Ｑによって、書き込み用データレジスタ２３のデー
タがメモリデータバス（ＭＤＢＵＳ）を通して書き込ま
れる。次に終シ・Ｐルス（ＡＧＲ）が入力すると、アン
ド回路３３５の出力にインクリメントパルスが発生し、
この・やルスは、加算切換回路１８に与えられる。これ
によって、アドレスデータの自動インクリメントが行な
われる。またパルス（ＡＧＲ）が入力したときに、オア
回路３３３、ノア回路３３６を通してブリップフロップ
回路３３２．３３１がリセットされる。しかしこのとき
、オア回路２６の出力状態はまだハイレベル“′Ｈ＃で
あシ、アンド回路３２からは、パルス（ＡＧＲ）に同期
したパルス（第５図（１）に示す）が得られる。このた
め、フリップフロッグ３３１は、第５図（１）に示すパ
ルスの立下シで再びセットされ、その出力６）がハイレ
ベルとなる。従って、次に到来する始まシ・パルス（Ａ
ＧＦ）及び終り・ぐルス（ＡＧＲ）間に、上記と同様な
動作が再び行なわれる。しかしこの場合は、ダウンカウ
ンタ２５の状態が「１」から「０」になっているため、
オア回路２６の出カババイレベル°’ ［（”カラロウ
レベルＩＩ Ｌ １１となり、つまシ検出信号となって
いる。この結果・ぐルス（ＡＧＲ）が入力したときは、
アンド回路３３５．２７からノやルス出力が得られず、
フリップフロッグ３３１がセットされることは女い。
Ｋ与えられ、書き込みアドレスデータがアドレスデータ
バス（ＡＤＢＵＳ）を介してメモリ１２のアドレス指定
を行うのを許容する。またフリップフロッグ３３２の出
力は、アンド回路３３４にも加えられる。このときアン
ド回路３３４からは、始まシパルス（ＡＧＦ） Ｋ周期
した第５図（ｈ）に示すようなパルスがあられれ、この
・ぞルスによって、ダウンカウンタ２５の状態は、「２
」から「１」となる。また、フリップフロラｆ３３２の
出力Ｑによって、書き込み用データレジスタ２３のデー
タがメモリデータバス（ＭＤＢＵＳ）を通して書き込ま
れる。次に終シ・Ｐルス（ＡＧＲ）が入力すると、アン
ド回路３３５の出力にインクリメントパルスが発生し、
この・やルスは、加算切換回路１８に与えられる。これ
によって、アドレスデータの自動インクリメントが行な
われる。またパルス（ＡＧＲ）が入力したときに、オア
回路３３３、ノア回路３３６を通してブリップフロップ
回路３３２．３３１がリセットされる。しかしこのとき
、オア回路２６の出力状態はまだハイレベル“′Ｈ＃で
あシ、アンド回路３２からは、パルス（ＡＧＲ）に同期
したパルス（第５図（１）に示す）が得られる。このた
め、フリップフロッグ３３１は、第５図（１）に示すパ
ルスの立下シで再びセットされ、その出力６）がハイレ
ベルとなる。従って、次に到来する始まシ・パルス（Ａ
ＧＦ）及び終り・ぐルス（ＡＧＲ）間に、上記と同様な
動作が再び行なわれる。しかしこの場合は、ダウンカウ
ンタ２５の状態が「１」から「０」になっているため、
オア回路２６の出カババイレベル°’ ［（”カラロウ
レベルＩＩ Ｌ １１となり、つまシ検出信号となって
いる。この結果・ぐルス（ＡＧＲ）が入力したときは、
アンド回路３３５．２７からノやルス出力が得られず、
フリップフロッグ３３１がセットされることは女い。
上記の各部の動作状況は、第５図に示す通りであシ、第
５図（、）は、連続長転送パルス（Ｉ、ＤＩ）、同図（
ｂ）は、ダウンカウンタ２５の状態、同図（Ｃ）はオア
回路２６の出力、同図（ｄ）はアクセス期間の始まりパ
ルス（ＡＧＦ） 、同図（、）はアクセス期間の終シ・
パルス（ＡＧＲ）、同図（ｆ）は書き込みデータ転送パ
ルス（ＬＤ２） 、同図０）は書き込みアクセスダート
期間、同図（１，）（ｉ）はそれぞれナンド回路２８、
アンド回路２２の出力である。
５図（、）は、連続長転送パルス（Ｉ、ＤＩ）、同図（
ｂ）は、ダウンカウンタ２５の状態、同図（Ｃ）はオア
回路２６の出力、同図（ｄ）はアクセス期間の始まりパ
ルス（ＡＧＦ） 、同図（、）はアクセス期間の終シ・
パルス（ＡＧＲ）、同図（ｆ）は書き込みデータ転送パ
ルス（ＬＤ２） 、同図０）は書き込みアクセスダート
期間、同図（１，）（ｉ）はそれぞれナンド回路２８、
アンド回路２２の出力である。
以上の例でわかるように、連続長がダウンカウンタ２５
にセットされ、書き込みデータが書き込み用データレジ
スタ２３にセットされれば、フリップフロラｆ３３２か
ら書き込み用アクセスケ゛−トハルス（第５図（ｇ）
Ｋ示す）が連続要分だけ（先の例では２個）、アクセス
期間に連続して作られ、省き込みデータが連続要分メモ
リ１２に書き込まれる。このとき、自動インクリメント
機能部は、書き込みデータがメモリに書き込まれる毎に
書き込み先のアドレスを自動的にインクリメントする。
にセットされ、書き込みデータが書き込み用データレジ
スタ２３にセットされれば、フリップフロラｆ３３２か
ら書き込み用アクセスケ゛−トハルス（第５図（ｇ）
Ｋ示す）が連続要分だけ（先の例では２個）、アクセス
期間に連続して作られ、省き込みデータが連続要分メモ
リ１２に書き込まれる。このとき、自動インクリメント
機能部は、書き込みデータがメモリに書き込まれる毎に
書き込み先のアドレスを自動的にインクリメントする。
さらに、ダウンカウンタ２５、オア回路２６によるデー
タ処理回数検出手段は、他にも種々の実施例が可能でお
り、例えばレジスタと、ア、／７°カウンクと、一致検
出回路を用いてもよいが、先の実施例の方が構成は簡単
である。
タ処理回数検出手段は、他にも種々の実施例が可能でお
り、例えばレジスタと、ア、／７°カウンクと、一致検
出回路を用いてもよいが、先の実施例の方が構成は簡単
である。
上記したようＫこの発明によると、転送すべきデータの
初期アドレスデータを書き込み用アドレスレジスタ兼カ
ウンタにセットし、転送すべきデータ及びその連続長を
それぞれ書き込み用データレジスタ及びダウンカウンタ
にセットすれば、その後の具体的な転送処理は、自動的
に指定回数だけ行なわれＬものである。従って、具体的
なデータ転送処理のためのソフトウエアヲ要せス、マイ
クロコンピュータのプログラムを転減することができる
。しかも、アドレスデータの自動インクリメント機能の
働きも合わせ持つことによってデータ転送処理の時間短
縮が得られる。さらにまたこの装置は、メモリデータを
別の目的、即ち、表示とか書き込みのためにプログラム
によって扱っている最中であっても、その空き時間を利
用して行えるので、マイクロコンピータ機能を拡大する
のにも支障とならず大いＫＷ献できる回路である。
初期アドレスデータを書き込み用アドレスレジスタ兼カ
ウンタにセットし、転送すべきデータ及びその連続長を
それぞれ書き込み用データレジスタ及びダウンカウンタ
にセットすれば、その後の具体的な転送処理は、自動的
に指定回数だけ行なわれＬものである。従って、具体的
なデータ転送処理のためのソフトウエアヲ要せス、マイ
クロコンピュータのプログラムを転減することができる
。しかも、アドレスデータの自動インクリメント機能の
働きも合わせ持つことによってデータ転送処理の時間短
縮が得られる。さらにまたこの装置は、メモリデータを
別の目的、即ち、表示とか書き込みのためにプログラム
によって扱っている最中であっても、その空き時間を利
用して行えるので、マイクロコンピータ機能を拡大する
のにも支障とならず大いＫＷ献できる回路である。
第１図はこの発明の回路が用いられる箇所を説明するの
に示した概略図、第２図はこの発明の一実施例を示す構
成説明図、第３図は第２図の回路で用いられる信号の波
形図、第４図は第２図の！き込みアクセス制御回路部を
具体的に示す回路図、第５図は第４図の回路の基部信号
波形及び動作状況を示す図である。 １５・・・１″き込み用バイトアドレスレジスタ兼カウ
ンタ、１６・・・會き込み用ラインアドレスレ定回路、
Ｉｇ 、２２・・・加算切換回路、２３・・・省き込み
用データレジスタ、２５・・ダウンカウンタ、３３・・
・鳴き込み用アクセス制御回路。
に示した概略図、第２図はこの発明の一実施例を示す構
成説明図、第３図は第２図の回路で用いられる信号の波
形図、第４図は第２図の！き込みアクセス制御回路部を
具体的に示す回路図、第５図は第４図の回路の基部信号
波形及び動作状況を示す図である。 １５・・・１″き込み用バイトアドレスレジスタ兼カウ
ンタ、１６・・・會き込み用ラインアドレスレ定回路、
Ｉｇ 、２２・・・加算切換回路、２３・・・省き込み
用データレジスタ、２５・・ダウンカウンタ、３３・・
・鳴き込み用アクセス制御回路。
Claims (1)
- 【特許請求の範囲】 メモリに対するアドレスデータを格納するだめのアドレ
スレジスタ兼カウンタ手段と、前記アドレスデータをイ
ンクリメント・ぐルスが入力したときに修正し前記メモ
リに対するアドレス指定位置を変更するだめのインクリ
メント手段と、 前記メモリへの再き込みデータ又は前記メモリからの読
み出しデータを格納するだめのデータレジスタ手段と、 前記メモリへのデータ宵き込み回数又は前記メモリから
のデータ読み出し回数に対応したカウント値がセットさ
れ、このカウント値に等しい数のクロックパルスが入力
したときにその検出信号を得るデータ処理回数検出手段
と、前記データ処理回数検出手段と前記データレジスタ
手段にマイクロコンピュータからのデータがセットされ
たことを検知し、第１のアクセス期間の始まりパルスが
入力することによって前記検出信号が存在しないことを
条件とｉ−前記アドレスレジスタ兼カウンタ手段のアド
レスデータを前記メモリに与えるだめのノクルス発生仏
前記データ処理回数検出手段に前記クロック・Ｐルスを
与えるだめの回路部、前記データレジスタ手段のデータ
ｒ−）回路を導通させるため／４’ルスな出力する回路
部を翁するとともに、前記第１のアクセス期間の終シ・
クルスが入力することによっ°Ｃ１前記インクリメント
パルスを出力するだめの回路部を有したアクセス制御回
路とを具備したことを特徴とするデータ自動連続処理回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57198206A JPS5987569A (ja) | 1982-11-11 | 1982-11-11 | デ−タ自動連続処理回路 |
| GB08329770A GB2129984B (en) | 1982-11-11 | 1983-11-08 | Data processor |
| KR1019830005368A KR870001112B1 (ko) | 1982-11-11 | 1983-11-11 | 데이타 자동연속 처리회로 |
| DE19833340919 DE3340919A1 (de) | 1982-11-11 | 1983-11-11 | Datenprozessor |
| US07/077,944 US4845662A (en) | 1982-11-11 | 1987-07-27 | Data processor employing run-length coding |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57198206A JPS5987569A (ja) | 1982-11-11 | 1982-11-11 | デ−タ自動連続処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5987569A true JPS5987569A (ja) | 1984-05-21 |
Family
ID=16387241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57198206A Pending JPS5987569A (ja) | 1982-11-11 | 1982-11-11 | デ−タ自動連続処理回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4845662A (ja) |
| JP (1) | JPS5987569A (ja) |
| KR (1) | KR870001112B1 (ja) |
| DE (1) | DE3340919A1 (ja) |
| GB (1) | GB2129984B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS617175U (ja) * | 1984-06-20 | 1986-01-17 | 三洋電機株式会社 | 画像表示装置 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63243989A (ja) * | 1987-03-31 | 1988-10-11 | 株式会社東芝 | メモリ制御装置 |
| US5210851A (en) * | 1988-01-08 | 1993-05-11 | Hewlett-Packard Company | High capacity tape drive transparently writes and reads large packets of blocked data between interblock gaps |
| GB9020596D0 (en) * | 1990-09-21 | 1990-10-31 | Alcatel Business Systems | Data transmission method and apparatus |
| US5584044A (en) * | 1990-09-28 | 1996-12-10 | Fuji Photo Film Co., Ltd. | Integrated circuit memory card for write in/read out capability having plurality of latching means for expandable addressing using counting means for enabling latches thereof |
| US5206935A (en) * | 1991-03-26 | 1993-04-27 | Sinks Rod G | Apparatus and method for fast i/o data transfer in an intelligent cell |
| US5367674A (en) * | 1991-12-13 | 1994-11-22 | International Business Machines Corporation | Data stream optimizer utilizing difference coding between a current state buffer and a next state buffer |
| US5404172A (en) * | 1992-03-02 | 1995-04-04 | Eeg Enterprises, Inc. | Video signal data and composite synchronization extraction circuit for on-screen display |
| US7168084B1 (en) * | 1992-12-09 | 2007-01-23 | Sedna Patent Services, Llc | Method and apparatus for targeting virtual objects |
| US9286294B2 (en) | 1992-12-09 | 2016-03-15 | Comcast Ip Holdings I, Llc | Video and digital multimedia aggregator content suggestion engine |
| CA2445187C (en) | 1992-12-09 | 2007-05-01 | Discovery Communications, Inc. | Set top terminal for cable television delivery systems |
| US5684542A (en) | 1993-12-21 | 1997-11-04 | Sony Corporation | Video subtitle processing system |
| DE4423232A1 (de) * | 1994-07-02 | 1996-01-04 | Thomson Brandt Gmbh | Verfahren zur Minimierung des Speicheraufwandes für Teletextdaten |
| US5677739A (en) * | 1995-03-02 | 1997-10-14 | National Captioning Institute | System and method for providing described television services |
| US5548338A (en) * | 1995-06-07 | 1996-08-20 | News American Publishing, Inc. | Compression of an electronic programming guide |
| US6031577A (en) * | 1997-07-10 | 2000-02-29 | Thomson Consumer Electronics, Inc. | System for forming and processing program specific information containing text data for terrestrial, cable or satellite broadcast |
| US7908628B2 (en) | 2001-08-03 | 2011-03-15 | Comcast Ip Holdings I, Llc | Video and digital multimedia aggregator content coding and formatting |
| US7793326B2 (en) | 2001-08-03 | 2010-09-07 | Comcast Ip Holdings I, Llc | Video and digital multimedia aggregator |
| GB0123410D0 (en) | 2001-09-28 | 2001-11-21 | Memquest Ltd | Memory system for data storage and retrieval |
| US6680738B1 (en) | 2002-02-22 | 2004-01-20 | Neomagic Corp. | Single-block virtual frame buffer translated to multiple physical blocks for multi-block display refresh generator |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3789367A (en) * | 1972-06-29 | 1974-01-29 | Ibm | Memory access device |
| US4043933A (en) * | 1976-06-15 | 1977-08-23 | United Technologies Corporation | Method of fabricating a fuel cell electrode |
| US4054951A (en) * | 1976-06-30 | 1977-10-18 | International Business Machines Corporation | Data expansion apparatus |
| GB1585100A (en) * | 1976-09-06 | 1981-02-25 | Gen Electric Co Ltd | Electronic display apparatus |
| FR2382049A1 (fr) * | 1977-02-23 | 1978-09-22 | Thomson Csf | Processeur pour terminal informatique utilisant un recepteur de television |
| NL7704398A (nl) * | 1977-04-22 | 1978-10-24 | Philips Nv | Inrichting voor het afbeelden van gegevens op een weergeeftoestel. |
| US4394774A (en) * | 1978-12-15 | 1983-07-19 | Compression Labs, Inc. | Digital video compression system and methods utilizing scene adaptive coding with rate buffer feedback |
| US4414645A (en) * | 1979-04-30 | 1983-11-08 | Honeywell Information Systems Inc. | Hardware-firmware CRT display link system |
| JPS6031423B2 (ja) * | 1979-08-17 | 1985-07-22 | 富士通株式会社 | 圧縮デ−タ復元方式 |
| US4249172A (en) * | 1979-09-04 | 1981-02-03 | Honeywell Information Systems Inc. | Row address linking control system for video display terminal |
| US4449145A (en) * | 1980-01-24 | 1984-05-15 | Zenith Radio Corporation | Intelligent teletext decoder |
| US4412252A (en) * | 1981-06-01 | 1983-10-25 | Ncr Corporation | Image reduction system |
| JPS58129876A (ja) * | 1981-12-29 | 1983-08-03 | Fujitsu Ltd | フアクシミリ装置 |
-
1982
- 1982-11-11 JP JP57198206A patent/JPS5987569A/ja active Pending
-
1983
- 1983-11-08 GB GB08329770A patent/GB2129984B/en not_active Expired
- 1983-11-11 DE DE19833340919 patent/DE3340919A1/de active Granted
- 1983-11-11 KR KR1019830005368A patent/KR870001112B1/ko not_active IP Right Cessation
-
1987
- 1987-07-27 US US07/077,944 patent/US4845662A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS617175U (ja) * | 1984-06-20 | 1986-01-17 | 三洋電機株式会社 | 画像表示装置 |
| JPH0215425Y2 (ja) * | 1984-06-20 | 1990-04-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR870001112B1 (ko) | 1987-06-08 |
| DE3340919A1 (de) | 1984-05-17 |
| GB8329770D0 (en) | 1983-12-14 |
| DE3340919C2 (ja) | 1988-04-07 |
| GB2129984A (en) | 1984-05-23 |
| KR840006851A (ko) | 1984-12-03 |
| US4845662A (en) | 1989-07-04 |
| GB2129984B (en) | 1986-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5987569A (ja) | デ−タ自動連続処理回路 | |
| US4104624A (en) | Microprocessor controlled CRT display system | |
| EP0772119A2 (en) | Automatic graphics operation | |
| JPS61125641A (ja) | デ−タ圧縮制御方式 | |
| US5430853A (en) | Update of control parameters of a direct memory access system without use of associated processor | |
| JPH04323755A (ja) | Ｄｍａ装置 | |
| JPS59178487A (ja) | デイスプレイ装置 | |
| JPH0430052B2 (ja) | ||
| JPH0215425Y2 (ja) | ||
| JP3025287B2 (ja) | Ｄｍａ制御方式 | |
| JPS62113193A (ja) | 記憶回路 | |
| JPH0325226Y2 (ja) | ||
| JPS59195271A (ja) | Ｃｒｔデイスプレイ用メモリ装置 | |
| JP2968636B2 (ja) | マイクロコンピュータ | |
| JP3078594B2 (ja) | 画像記憶装置 | |
| JP2588514Y2 (ja) | 通信制御装置 | |
| JPS6090387A (ja) | グラフイツクメモリの書込み読出し制御装置 | |
| JPH01118885A (ja) | ビデオインターフェイス変換方式 | |
| JPS6175382A (ja) | 画像表示装置 | |
| JPS61193190A (ja) | 表示制御装置 | |
| JPS6059385A (ja) | 画像表示装置 | |
| JPS6175388A (ja) | 表示処理装置 | |
| JPH0799518B2 (ja) | デ−タ処理装置 | |
| JPS61229140A (ja) | メモリ制御装置 | |
| JPS62191958A (ja) | ダイレクトメモリアクセス用コントロ−ラ |