KR870001112B1 - 데이타 자동연속 처리회로 - Google Patents

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Abstract

내용 없음.

Description

데이타 자동연속 처리회로
제1도는 본 발명의 회로가 사용되는 개소를 설명하기 위한 개략도
제2도는 본 발명의 한 실시예를 나타내는 구성설명도.
제3도는 제2도의 회로에서 사용되는 신호의 파형도.
제4도는 제2도의 기입액세스 제어회로부를 구체적으로 나타내는 회로도.
제5도는 제4도의 회로의 각부신호파형 및 동작상황을 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
(15) : 기입용 바이트 에드레스겸 카운터
(16) : 기입용 라인 어드레스 레지스터겸 카운터
(17),(21) : 가산모드 설정회로
(18),(22) : 가산절환회로
(23) : 기입용 데이타 레지스터
(25) : 다운카운터
(33) : 기입용 액세스 제어회로
본 발명은 데이타 연속처리회로에 관한 것인 바. 마이크로 컴퓨터의 소프트웨어에 의한 데이타처리부담을 경감하는 것으로서 예를들면 화상데이타 메모리에 대하여 동일 내용의 데이타를 지정된 회수만 지정된 선두 어드레스로부터 순번으로 써넣는 경우에 사용된다.
텔레비젼 수상기에 있어서 마이크로컴퓨터를 이용한 문자데이타 처리시스템을 내장하는 것이 개발되고 있다. 이 문자 데이타 처리시스템을 내장한 경우, 화상 데이타 메모리에 문자 데이타(외부에서 전송되어 온 것)을 격납하는 작업과 격납한 데이타를 읽어내어 표시화면에 표시하기 위한 작업이 필요하다.
이러한 유형의 문자데이타 처리에 있어서, 데이타의 전송효율울 높이기 위해서, 각종의 데이타 압축방법이 시도되고 있다. 그중의 하나로서, 런랭스(runlength)부호화 방식이 있다. 여기서, 런랭스부호화란 동일데이타, 즉“0”또는 “1”이 이어지는 길이의 정보를 코드화한 것이며, 압축패턴 패킷(pattern packet)은 이 방식으로 보내져온다. 또, 색데이타에 관하여서는 전송할 색정보와, 그것이 어느 정도 이어지는가 하는 연속길이를 하나의 단위로 한 것이 보내져온다. 압축색정보 패킷은 이와 같은 방법에 의해서 보내져온다.
따라서 , 상기와 같은 압축데이타를 받았을 경우는 동일 데이타를 지정된 회수만 메모리등에 써넣는 반복처리가 필요하다. 종래의 이와 같은 처리는 소프트웨어로 행해지는 일이 많았다. 즉, 데이타를 메노리등에 전송하면 전송회수가 지정회수에 도달하였는가의 여부를 판정하고, 지정회수에 도달하지 않았으면 메모리의 다음 어드레스에 데이타를 전송하고, 또 전송회수와 지정회수를 비교한다. 그리고, 전송회수와 지정회수가 일치하면 비로소 그 처리 루우틴을 빼내고 다음의 처리부로 옮긴다. 이와같이, 동일 데이타의 반복전송은 소프트웨어에 의해서 행할 수가 있지만, 이 처리 루우틴을 빼내지 않는한 마이크로컴퓨터는 다음의 처리부로 옮길 수가 없으며, 전체적으로는 처리시간이 길어지게 된다는 문제가 있다.
본 발명은 상기한 사정에 대처하고자 안출된 것으로서, 전송할 데이타의 초기 어드레스 데이타를 예를 들면 기입용 어드레스 레지스터겸 카운터에 세트하고 전송할 데이타 및 그 연속길이를 각기 기입용 데이타 레지스터 및 다운 카운터에 세트하는 것으로서, 그후의 구체적인 전송할 데이타의 전송처리는 자동적으로 지정회수만 행할 수 있는 데이타 자동처리회로를 제공하는 것을 목적으로 한다.
본 발명에서는 예를들면 제2도 및 제4도에 도시하는 바와같이 메모리(12)의 어드레스를 자동적으로 인크리멘트(increment)하는 수단(15-22)과, 메모리(12)와 CPU( 13)간의 데이타 중계수단(23,24)과, 메모리(12)의 데이타처리회수 검출수단 (25,26)을 구비함으로써, 액세스 기간의 시작펄스(AGF)와 종료 펄스(AGR) 사이의 시간을 이용하여 각 인크리멘트수단, 데이타 중계수단 및 데이타처리회수 검출수단에 대한 타이밍펄스를 액세스 제어수단(30)으로부터 부여하도록 한 것이다.
이하. 본 발명의 실시예를 도면을 참조하여 설명한다.
제1도는 본 발명이 적용된 데이터처리시스템을 표시하는 것으로서, (10)은 마이크로컴퓨터이며, 중앙처리장치(CPU(이하 CPU라함)를 보유하고, (11)은 자기데이타처리부, (12)는 예컨대 화상데이타를 기억하는 메모리이다.
본 발명에서는 “데이타처리”라는 용어를 사용하는 경우에 있어 프로그램데이타처리와 자기데이타처리를 구별하기로 한다. 프로그램 데이타처리는 마이크로컴퓨터의 프로그램에 의해 처리순서가 상세하게 지정되고 있어 프로그램 변경하면 처리순서를 변경할 수 있는 것과 같은 처리형태를 말하며, 자기데이타처리는 한번 CPU에 의해서 동작개시지령이 행해져서 필요한 데이타가 세트되면 그후에는 자동적으로 데이타처리가 행해지는 것을 말한다. 자기데이타처리를 행하는 부분은 제1도의 자기데이타처리부 (11)이며, 특히 본 발명은 메모리(12)에 데이타를 입출력하는 자기데이타처리 기능에 그 특징이 있고, 이 부분은 마이크로컴퓨터와 더불어 집적회로(IC)화 되어도 좋고 또 독립하여 IC화 되어도 좋다.
제2도는 상기 자기데이타처리부(11)를 상세히 나타낸 것으로서, 제 3도는 이 자기데이타처리부(11)의 액세스 시간과 메모리(12)의 데이타를 표시하기 위해 읽어내는 액세스 시간의 관계를 나타내는 타이밍도이다. 우선 자기데이타처리부(11)의 액세스 시간을 명확하게 하기 위해 제3도의 타이밍도를 참조하여 설명한다.
제3도(a)는 8/5 fsc(fsc : 색부반송파주파수)의 기본클럭이며, 화상표시 데이타의 비트에 대응하고 있다. 따라서, 메모리(12)로부터 읽어내는 8비트 단위의 데이타는 이 기본클럭에 의해 병렬직렬 변환되어 표시된다. 여기서 메모리(12)로부터 읽어내는 데이타를 생각하였을 경우 1회의 판독펄스에 의해서 8비트의 병렬데이타가 읽어내어지고 이것이 8비트의 직렬데이타로 변환되므로, 판독펄스는 직렬데이타의 8비트분의 시간에 1회의 비율로 메모리(12)에 인가하면 좋다.
따라서, 본 발명에서는 제3도(b)에 표시하는 바와 같이 판독기간을 설정, 8/5 fec의 8클럭(8비트)에 1회의 비율로 설정하고, 이 기간에 표시데이타 8비트분을 읽어내는 것이다. 이와같이 설정하면, 메모리(12)에 대하여서, 제3도(e)에 표시하는 것과 같은 자유로운 액세스 기간을 설정할 수가 있다. 본 발명에서는 제3도(e)에 표시하는 액세스 기간을 유효하게 이용하고, 선행자기데이타 처리부(11)가 이 액세스 기간에 메모리(12)에 대하여 동작하도록 하는 것이다.
여기서 액세스 기간(제3도(e)에 표시함)은 메모리(12)에 대한 자동적인 데이타의 기입이라던가, 자동적인 데이타의 판독에 이용된다. 그리고, 상기 액세스 기간의 타이밍을 알려면 액세스 기간의 시작을 나타내는 시작펄스(AGF)와 종료를 나타내는 펄스 (AGR)가 이용된다. 이들의 펄스(AGF) 및 펄스(AGR)는 제3도(d)(e)에 표시하는 바와 같은 타이밍으로 출력된다. 이 액세스 기간에 있어서, CPU(13)는 메모리(12)를 직접 액세스하는 것은 아니며, 단순한 포오트(port) 통과라는 형식으로 메모리(12)에 데이타를 전송할 뿐이다.
또, 클럭 및 각종 펄스를 발생하는 펄스발생수단은 도시하고 있지 않으나 자기 데이타처리부(11)내에 설치되어 있다. 다음에 제2도로 되돌아와서 자기데이타처리부 (11)의 시스템을 설명하고, 메모리(12)에 대하여 동일 데이타가 자동적으로 기입되는 경우를 예로 들어 설명한다.
제2도에 있어서(ADBUS)는 어드레스 데이타 버스로서 CPU(13)에 접속되며, 이 어드레스 데이타 버스((ADBUS)를 통하여 기입용 바이트 어드레스 레지스터겸 카운터( 15), 기입용 라인 어드레스겸 카운터(16), 판독용 바이트 어드레스 레지스터 겸 카운터 (19), 판독용 라인 어드레스 레지스터 겸 카운터(20)는 각기 CPU(13)으로부터 어드레스 데이타를 도입할 수가 있다.
또 어드레스 데이타 버스(ADBUS)는 CPU(13), 기입용 데이타 레지스터(23), 판독용 데이타 레지스터(24)에도 접속되어 CPU(13)으로부터의 기입데이타를 메모리 (12)에 전송하거나 또 메모리(12)로부터의 판독데이타를 CPU(13)에 읽어내는 데에도 이용된다.
또한, CPU(13)에서는 각부의 회로블럭의 데이타가 어드레스 데이타 버스상에 동시에 존재하는 일이 없도록 시퀀스 제어신호도 출력되고 있어, 이것은 어드레스 디코더(29)를 거쳐 각 회로블럭의 타이밍 신호로서 출력된다.
또, 어드레스 데이타 버스(ADBUS)를 통하여 CPU(13)는 다운카운터(25)에 대해서도 계수데이타를 세트할 수가 있다. 이 다운카운터(25)를 설치한 이유는 후에 다시 상세히 설명되겠지만, 이 다운카운터(25)는 OR 회로(26)과 더불어 데이터처리회수 검출수단을 구성하고, 메모리(12)에 대하여 동일 데이타를 어드레스만 변경하면서 번복하여 써넣을 경우에 그 기입회수를 카운트하는 것이다. 즉, 이 다운카운터(25)에 대해서는 데이타처리(기입 또는 판독) 회수에 대응한 계수치가 CPU(13)에서 세트된다. 그리고, 아 다운카운터(25)는 1회의 데이타처리가 종료할 때마다 클럭펄스를 계수하고, 그 입력수가 세트치와 일치하면 OR 회로(26)에 검출신호를 발생시키는 것이다.
다음에, (MABUS)는 메모리 어드레스 버스로서, 메모리(12)의 어드레스 라인에서 상기 기입용 바이트 어드레스 레지스터겸 카운터(15) 및 기입용 라인 어드레스 레지스터겸 카운터(16)에 버퍼회로(36)를 거쳐 접속되고, 또 판독용 바이트 어드레스 레지스터겸 카운터(19) 및 판독용 라인 어드레스 레지스터겸 카운터(20)에 버퍼회로(37)를 거쳐 접속되어 있다.
다음에, 상기 기입용 어드레스 레지스터겸 카운터(15,16), 판독용 어드레스 레지스터겸 카운터(19),(20)에는 각기 어드레스 데이타를 자동적으로 변경할 수 있는 자동인크리멘트 기능이 부가되어 있다. 기입용측에서는 가산모드설정회로(17)와 가산절환회로(18)에 의한 인크리멘트 기능이 설치되고, 판독용측에서는 가산모드설정회로(21 )와 가산절환회로(22)에 의한 인크리멘트 기능이 설치되어있다.
상기 인크리멘트 기능에 대하여, 예를들어 메모리(12)에 대한 기입 어드레스 데이타의 인크리멘트에 대하여 설명한다. 예를들어 화면의 횡(수평라인방향)으로 선을 영출하기 위한 데이타를 메모리(12)에 써넣게 되면 가산모드설정회로(17)에 1이 설정된다. 이 경우에 가산절환회로(18)는 기입용 바이트 어드레스 레지스터겸 카운터(15)의 내용을 메모리(12)로의 데이타 기입이 종료할 때마다 상향계수(+1)한다. 이와같이 기입용 바이트 어드레스 레지스터겸 카운터(15)는 자동적으로 바이트 어드레스가 +1씩 증가한다.
따라서, CPU(13)에서는, 기입용 바이트 어드레스 레지스터겸 카운터(15)에 대해서 초기치의 어드레스 데이타만을 설정하면 되고 그후에는 어드레스 데이타가 자동적으로 변경되도록 한다. 한편, 소위 데이타의 종서(縱書)를 행하는 경우에는 가산모드설정회로(17)에 “0”가 설정되고, 이에 따라 가산절환회로(18)는 기입용 라인 어드레스 레지스터겸 카운의(16)의 내용을 +1씩 증가시킬 수 있다. 이와같이 기입측의 어드레스 레지스터겸 카운터(15, 16)에는 자동인크리멘트 기능이 설비되어, 이것이 동작하고 있을 때 CPU(13)는 소프트웨어적으로는 인크리멘트 동작에 하등 관여할 필요가 없다. 동일하게 판독측의 어드레스 레지스터겸 카운터(19,20)에 대해서도 가산모드설정회로 (21), 가산절환회로 (22)에 의한 자동인크리멘트 기능이 설비되어, 판독용 어드레스 데이타를 순차적으로 변경할 수 있다. 다음에(MDBUS)는 메모리 데이타 버스이며, 이 버스는 상기한 메모리 (12)의 데이타 라인과 기입용 데이타 레지스터(23) 및 판독용 데이타 레지스터(24) 사이를 접속하고 있다.
다음에, (38)은 제2도에서 설명한 시작펄스(AGF), 종료펄스(AGR) 및 리셋트펄스(RESET)가 입력되는 라인이며, 이 라인은 자기데이타처리부(11) 내의 자기처리 시퀀스펄스발생회로(30)에 접속된다. 즉, 라인(38)은 기입용 액세스 제어회로(33) 및 판독용 액세스 제어회로(34)내의 각 플립플롭 회로와 게이트 회로에 접속된다.
자기처리 시퀀스 펄스 발생회로(30)는 상기 시작펄스(AGF), 종료펄스(AGR)의 사이에 있는 자유기간을 이용하여 메모리(12)에 데이타를 차례로 써넣기 위한 타이밍펄스를 자동적으로 발생할 수가 있다. 자기처리 시퀸스 펄스 발생회로(30)은 NOR회로(3 1,32), 기입용 액세스 제어회로(33), 판독용 액세스 제어회로(34), 우선회로(35) 등으로 구성된다. 다운카운터(25)에 데이타가 세트되면, OR 회로(26), AND 회로(27)을 거쳐 NOR 회로(31)에 검지펄스가 입력된다. 또, 1회의 데이타 기입이 끝나면 기입용 액세스 제어회로(33)에서 NAND 회로(28)를 거쳐 다운카운터(25)에 클럭펄스가 입력된다. 다음에, 제2도 시스템의 동작을 개략적으로 설명한다. 예를들어, CPU(13)에서 메모리(12 )에 데이타를 써 넣는 경우에 대하여 설명한다. 우선 기입 선(先)의 어드레스 데이타를 어드레스 레지스터겸 카운터(15) 및 (16)에 전송한다. 다음에, 써넣을 데이타를 기입용 데이타 레지스터(23 )에 전송한다. 이 레지스터(23)에 데이타가 전송되었다는 정보는 라인(40)을 통하여 기입용 액세스 제어회로(33)에 입력된다. 이에 따라. 기입용 액세스 제어회로(33)는 기입용 데이타 레지스터(23)에 데이타가 전송된 것을 인지하고 그 직후의 시작펄스(AGF), 종료펄스(AGR)를 사용하여 액세스 기간을 설정한다. 이와 같이 설정된 액세스 기간에 기입선의 어드레스 데이타는 메모리 어드레스를 통하여, 그리고 기입데이타는 메모리 데이타 버스를 통하여 메모리(12)에 부여된다. 그리고, 메모리(12)로의 데이타 전송후에는 어드레스 인크리멘트를 위한 펄스가 기입용 액세스 제어회로( 33)에서 상기 가산절환회로(13)에 가해진다. 가산절환회로(18)는 가산모드설정회로( 17)의 내용에 따라서 어드레스 인크리멘트를 위한 펄스를 기입용 바이트 어드레스 레지스터겸 카운터(15) 또는 기입용 라인 어드레스 레지스터겸 카운터(16)의 어느 것에 입력될 것인가를 절환설정한다. 즉, 기입선의 어드레스를 +32로 (횡방향)할 것인가 +1로 (종방향)할 것인가를 설정한다. 이와 같이 자동인크리멘트 기능은 어드레스 데이타를 자동적으로 수정하므로 CPU(13)는 어드레스 레지스터겸 카운터에 대해서는 초기 데이타만 세트하면 된다.
상기와 같이 CPU(13)는 메모리(12)에 대하여 직접 액세스하는 것은 아니며 어드레스 레지스터나 데이타 레지스터를 거쳐 메모리(12)의 액세스를 행하게 된다. 더우기 메모리(12)에 대한 자동적인 액세스는 제3도(c)에 표시한 액세스 기간에 항상 행해지는 것이 아니라 데이타가 레지스터에 세트된 직후의 액세스 기간에서 필요한 회수만큼 행해진다. 또, 메모리(12)에서 CPU(13)에 데이타를 읽어내는 경우도 써넣는 경우와 동일한 원리로 행해진다.
다음에 본 발명의 특징 부분인 동일데이타의 연속 기입처리에 대하여 설명한다. 우선, 연속 기입을 행하는 경우의 초기 어드레스 데이타는 기입용 바이트 어드레스 레지스터겸 카운터(15), 기입용 라인 어드레스 레지스터겸 카운터(16)에 CPU(13)으로부터 세트된다. 이어서, 연속 기입을 행하는 회수 데이타가 다운카운터(25)에 세트되고 최후에 써넣을 데이타가 기입용 데이타 레지스터(23)에 세트된다. 이 세트가 행해진 후에는 자동적으로 필요회수만 기입용 액세스기간이 설정되고 데이타가 메모리(12)에 써넣어진다.
이때, 기입 어드레스도 데이타를 메모리에 써넣을 때마다 자동적으로 인크리멘트된다.
상기의 연속 기입처리를 다시 설명하기 위해, 기입용 데이타 레지스터(23), 다운카운터(25), 기입용 액세스 제어회로(33)를 포함하는 부분의 회로에 대한 일예를 제4도에 도시한다. 또, 제5도는 연속길이가 2인 경우의 동일 데이타 기입 타이밍도를 도시하고 있다.
우선, 연속길이 데이타(이 경우는 2)가 다운카운터(25)에 프리세트된다. 따라서, 다운카운터(25)는 연속길이 전송펄스(LD1)가 로드단자에 입력된 때부터 출력이 0에서 2로 변화하고, OR 회로(26)의 출력은 저레벨“L”에서 고레벨 “H”로 변화한다. 다음에 기입 데이타가 기입용 데이타 레지스터(23)에 세트된다. 기입 데이타 전송펄스 (LD2)는 기입용 액세스 제어회로(33)의 D형 플립플롭(331)에 입력되어 이 플립플롭(3 31)의 출력 Q의 상태를 고레벨 “H”로 세트한다. 이에 따라, 다음단의 플립플롭(332)은 OR회로(333)을 통하여 리세트가 해제되고 데이타 입력으로서 “H”가 세트되게 된다. 그리고, 다음에 오는 시작펄스(AGF)에 의해서, 이 플립플롭(332)은 출력Ｑ의 상태가 고레벨“H”로 된다. 이때의 출력은 제2도에 표시한 버퍼회로(36)에 가해져서 기입 어드레스 데이타가 메모리 데이타 버스(MABUS)를 지나서 매모리(12 )의 어드레스 지정을 행할 수 있도록 한다. 또, 플립플롭(332)의 출력은 AND 회로 (334)에도 가해진다. 이때 NAND회로(28 )에서는 시작펄스(AGF)에 동기한 제 5도(h)에 도시한 펄스가 나타나고, 이펄스에 의해서 다운카운터(25)의 상태는「2」에서 「1」로 된다.
또, 플립플롭(332)의 출력 Ｑ에 의해서 기입용 데이타 레지스터(23)의 데이타가 메모리 데이타 버스(MDBUS)를 통하여 써넣어진다. 다음에 종료펄스(AGR)가 입력되면 AND 회로(335)의 출력에 인크리멘트 펄스가 발생하여 이 펄스는 가산절환회로(18)에 가해진다. 이렇게 하여,어드레스 데이타의 자동 인크리멘트가 행해진다.
또 펄스 (AGR)가 입력되었을 때 OR 회로(333) 및 OR회로(336)를 통하여 플립플롭회로(332) 및 (331)가 리세트된다. 그러나, 이때, OR 회로(26)의 출력상태는 아직 고레벨“H”이며, AND회로(27)에서는 펄스(AGR)에 동기한 펄스(제5도 (1)에 도시함)가 얻어진다. 이 때문에 플립플롭(331)은 제 5도(1)에 도시하는 펄스의 하강으로 다시 세트되고 그 출력(Ｑ)이 고레벨로 된다. 따라서 다음에 도래하는 시작펄스(AGF) 및 종료펄스(AGR) 사이에서 상기와 동일한 동작이 다시 행해진다. 그러나 이 경우는 다운카운터(25)의 상태가 「1」에서 「0」으로 되어 있으므로 OR 회로(26)의 출력은 고레벨“H”에서 저레벨 “L”로 되어 종료를 표시하는 검출신호로 된다.
이 결과 펄스(AGR)가 입력된 때에는 AND 회로(335),(27)에서 펄스출력이 얻어지지 않고, 플립플롭(331)이 세트되는 일은 없다.
상기의 각부의 동작상황은 제5도에 도시하는 바와 같으며, 제 5도(a)는 연속길이 전송펄스(LD1), 동도(b)는 다운카운터(25)의 상태, 동도(e)는 OR 회로(26)의 출력, 동도(d)는 액세스 기간의 시작펄스(AGF), 동도(e)는 액세스 기간의 종료펄스(AGR), 동도(f)는 기입 데이타 전송펄스(LD2), 동도(g)는 기입 액세스 게이트 기간, 동도(h) 및 (i)는 각기 NAND 회로(28) 및 AND 회로(27)의 출력이다.
이상의 예에서 알수 있는 바와 같이, 연속길이가 다운 카운터(25)에 세트되어 기입 데이타가 기입용 데이타 레지스터(23)에 세트되면 플립플롭(332)에서 기입용 액세스 게이트 펄스 (제5도 (g)에 도시함)가 연속길이분 만(앞의 예에서는 2개) 액세스 기간에 연속하여 만들여져서, 기입 데이타가 연속길이분 메모리(12)에 써넣어진다. 이때, 자동인크리멘트 기능부는 기입 데이타가 메모리에 써넣어질 때마다 기입선의 어드레스를 자동적으로 인크리멘트한다.
또한, 다운카운터(25) 및 OR 회로(26)에 의한 데이타 처리회수 검출수단은 이외에도 각종의 실시예가 가능한바, 예컨대 레지스터, 업카운터 및 일치검출회로를 사용하여도 좋으나, 앞의 실시예의 경우가 구성이 간단하다.
상기한 바와 같이 본 발명에 의하여 전송할 데이타의 초기 어드레스 데이타를 기입용 어드레스 레지스터겸 카운터에 세트하고, 전송할 데이타 및 그 연속길이를 각기 기입용 데이타 레지스터 및 다운카운터에 세트하면, 그후의 구체적인 전송처리는 자동적으로 지정회수만 행해지는 것이다. 따라서 구체적인 데이타 전송처리를 위한 소프트 웨어를 요하지 않고, 마이크로컴퓨터의 프로그램을 경감할 수가 있다.
또한 어드레스 데이타의 자동인크리멘트 기능도 아울러 가지게 되므로 데이타 전송처리의 시간 단축이 얻어진다. 또한 이 장치는 메모리 데이타를 별도의 목적, 즉 표시라든가 기입을 위해 프로그램에 의해서 취급되고 있는 도중이라도 그 빈 시간을 이용하여서 행할 수 있으므로, 마이크로컴퓨터 기능을 확대하는 데에도 지장이 없이 크게 공헌할 수 있는 회로이다.

Claims (1)

  1. 동일한 데이타를 소정수분만 표시화면상에서 연속하도록 메모리(12)에 기입하는 데이타처리회로에 있어서, 상기 메모리(12)에 기입하기 위한 기입데이타, 초기 어드레스 데이타 및 기입회수 데이타를 출력하는 CPU(13)와, 이 CPU(13)에서 공급되는 상기 기입 데이타를 격납하고 이 격납된 기입데이타를 기입펄스에 응답하여 상기 메모리( 12)에 전송하는 데이타 레지스터 수단(23)과, 상기 CPU(13)에 공급되는 상기 초기 어드레스 데이타를 받아 상기 메모리(12)로의 상기 기입 데이타를 기입할 위치를 그 초기 어드레스 데이타에 의거하여 규정하는 어드레스 발생수단(15,16)과 이 어드레스 발생수단(15,16)이 발생하는 어드레스를 상기 기입데이타의 상기 메모리(12)로의 기입시마다 발생하는 전송펄스에 따라서 표시화면상에서 연속하도록 갱신하여 어드레스 갱신수단(17,18)과 상기 갱신 어드레스를 상기 메모리(12)에 공급하여 동일한 상기 기입 데이타를 기입하기 위하여 상기 어드레스 갱신수단(17,18)으로 전송펄스를 발생하는 동시에 상기 데이타 레지스터 수단 (23)으로 기입펄스를 발생하여 동일한 상기 기입데이타를 상기 갱신 어드레스에 따라 반복하여 상기 메모리(12)에 기입하는 데이타 기입수단 (30)과, 동일 기입데이타를 상기 메모리(12)의 표시화면상 연속한 어드레스에 기입한 회수를 검출하고 이 회수가 상기 CPU(13)에서 공급되는 상기 기입회수 데이타와 일치한 때 상기 기입데이타의 기입을 정지하는 기입회수 검출수단(25,26)을 구비한 것을 특징으로 하는 데이타 자동연속처리회로.
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