SU1751786A1 - Устройство дл управлени считыванием и вводом информации - Google Patents

Abstract

Изобретение относитс  к области автоматики , в частности к устройству дл  управлени  считыванием информации из ЭВМ и вводом в контроллер. Цель изобретени  состоит в повышении быстродействи  устройства . Поставленна  цель достигаетс  путем введени  третьего счетчика, коммутатора второго и третьего элементов И и инвертора 4 ил

Description

Изобретение относитс  к области автоматики , в частности к устройству дл  считы- вани  данных из ЭВМ и ввода их в контроллер.

Цель изобретени  состоит в повышении быстродействи  устройства

На фиг. 1 представлена блок-схема устройства; на фиг. 2 - пример конкретного конструктивного выполнени  контроллера; на фиг. 3 - признаки конструктивного выполнени  блока видеопам ти и блока сдвиговых регистров; на фиг. 4 - пример конструктивного выполнени  ЭВМ.

Устройство (фиг, 1) содержит первый 1 и второй 2 триггеры, первый блок 3 пам ти, шины данных 4, шины адреса 5, первый 6, второй 7 и третий 8 счетчики, второй 9 блок пам ти, выполненный в виде ПЗУ, компаратор 10, коммутатор 11, инвертор 12, генератор 13 импульсов, первый 14, второй 15 и третий 16 элементы И, первый 17 и второй 18 элементы ИЛИ ЭВМ 19, контроллер 20 и элемент 21 задержки.

Контроллер (фиг. 2) содержит блок 22 видеопам ти, блок 23 сдвиговых регистров, видеогенератор 24, содержащий, например,

генератор 25 импульсов, счетчик 26 элементов отображени  по строке, счетчик 27 строк, ПЗУ 28 и формирователь 29 видеосигнала , коммутаторы 30.,.33, три регистра 34...36, дешифратор 37, преобразователь 38 кодов и элементы И 39,..45.

Блок видеопам ти (фиг. 3) содержит четыре видеоОЗУ. каждое из которых выполнено на 4 матричных накопител х 46-49 В видеоОЗУ 46-48 хранитс  информаци  о составе PGB - сигнала, а в видеоОЗУ 49 - о его интенсивности. Одноименные адресные входы и входы чтени -записи всех матричных накопителей объединены между собой и подключены к-соответствующим входам блока.

Блок 23 состоит из 4 сдвиговых регистров 50-53 по числу битов информационного кода. Их входы подключены к выходам соответствующих видеоОЗУ, а выходы - к информационным выходам контроллера.

ЭВМ (фиг. 4) содержит микропроцессор 54, ОЗУ 55, дешифратор 56 кода адреса, контроллер 57 прерываний, одноразр дный буфер 58 и элемент ИЛИ 59. причем микропроцессор в упрощенном виде содержит

(Л

С

х|

01

00

о

арифметическо-логическое устройство 60, аккумул тор 61, устройство управлени  (УУ) 62, дешифратор 63 кода операций, регистр 64 команд, регистры 65 общего назначени , регистр 66 адреса, буфер 67 данных и внутреннюю шину 68 данных. Выход одноразр дного буфера 50 подключен к младшему разр ду шины данных 4,

Дешифратор 56 предназначен дл  формировани  команд обращени  ЭВМ к устройствам внешней пам ти, к которым в данном случае относ тс  ОЗУ 55, блок 2 буферной пам ти и одноразр дный буфер 58. На его входы подключены старшие разр ды шины 5 адреса,

Устройство работает следующим образом ,

В исходном состо нии блок 3 содержит произвольную информацию, счетчики 7, 8 обнулены, пр мой и инверсный выходы триггеров 1, 2 имеют сигналы низкого уровн , элемент И 14 закрыт, а коммутатор 11 установлен в положение 1, в котором выход компаратора 10 оказываетс  соединенным с.синхронизирующим входом триггера 1. На выходах счетчика 6 установлен нулевой адрес, по которому микропрограмма, загруженна  в блок 9, предусматривает формирование сигналов, низкого уровн  (логических нулей) на одних выходах и высокого уровн  - на других выходах. Сигналы высокого уровн  сформированы также на выходах переполнени  счетчиков 7, 8, инверсных выходах элементов И 15,16 и выходе обращени  к внешней пам ти ЭВМ 19.

В контроллере 20 электрические сигналы на управл ющих входах коммутаторов 31-33 отсутствуют и они соедин ют входы регистров 34-36 с шиной данных 4. Эти регистры содержат произвольную информацию . На управл ющий вход коммутатора 30 поступает сигнал высокого уровн  и через его элементы к адресным входам блока 22 подключены выходы регистров 34, 35. На выходах дешифратора 37 и выходе ПЗУ 28 установлены сигналы высокого уровн , которые через элементы И 42 ... 45 транслируютс  на входы выбора кристаллов блока 22. Сигналы высокого уровн  установлены также на входах управлени  чтени  и разрешени  параллельной записи сдвиговых регистров 23.

В ОЗУ 55 загружена программа вывода на экран диспле  новой графической информации и совокупность констант, определ ющих цвет элементов отображени , коды координат и т.п. Одноразр дный буфер 58 закрыт.

В  чейки пам ти блока 22 записана кака -либо графическа  и алфавитно-цифрова  информаци , Вывод ее на экран диспле  осуществл етс  через сдвиговые регистры 50-53, содержимое которых обновл етс  через каждые 8 периодов опорной частоты,

вырабатываемой генератором 25. ПЗУ 28 запрограммирован таким образом, что на одних его выходах электрические сигналы низкого уровн  (О) возбуждаютс  соответственно в начале первого, второго и шестого

0 периодов, а на выходе других - в середине всех четных периодов. Сигнал с выхода ПЗУ поступает в два адреса: на управл ющий вход коммутатора 30 и вторые входы элементов И 42-45. По этой команде коммута5 тор 30 подсоедин ет выходы счетчиков 26, 27 к адресным входам блока 22, а элементы И 42-45 закрываютс , устанавлива  сигналы низкого уровн  на входах всех матричных накопителей 46-49. Вследствие этого

0 на их выходы считываетс  информаци  о цвете и  ркости 4 соседних элементов отображени , имеющих общий код текущего адреса. Импульсный сигнал, возбуждаемый на втором выходе ПЗУ 28, поступает на вхо5 ды разрешени  параллельной записи всех сдвиговых регистров 50-53 и подготавливает их к приему информации, выделенной блоком 22, Считывание ее в регистры 50-53 производитс  по заднему фронту первого

0 же импульса, поступившего в схему с третьего выхода ПЗУ 28. Одновременно часть этой информации, котора  считана из накопителей 46-0, 47-0, 48-0 и 49-0, выводитс  на выходы устройства.

5 По окончании второго периода командные сигналы на первом и втором выходах ПЗУ 28 снимаютс , коммутатор 30 возвращаетс  в исходное состо ние, а на входах блоков 22, 23 вновь устанавливаютс  сигна0 лы высокого уровн . В последующие моменты времени на выходы устройства считываютс  данные о составе PGB - сигнала и его  ркости дл  трех следующих элементов отображени , которые переписаны

5 в регистры 50-53 соответственно из накопителей 46-1 - 49-1,46-2 - 49-2 и 46-3 - 49-3. Далее цикл вывода информации из блока видеопам ти повтор етс .

Формирование кодов адреса счетчика0 ми 26, 27 организовано применительно к прогрессивной развертке луча электроннолучевой трубки диспле . В начале первой (верхней) строки оба счетчика наход тс  в исходном состо нии и на их информацион5 ных выходах установлен нулевой код. В сдвиговые регистры 50-53 считываютс  данные, относ щиес  к первым четырем элементам отображени  этой строки. В дальнейшем код адреса увеличиваетс  на 1 через каждые 8 импульсов опорной частоты и соответственно этому производитс  обновление информауции в сдвиговых регистрах блока 23.

Активна  часть строки завершаетс  формированием на выходах устройства информации , относ щейс  к ее последнему элементу отображени , после чего возбуждение управл ющих сигналов на выходах ПЗУ 28 прекращаетс , а формирователь 29 организует дл  ЭЛТ строчный синхроимпульс и соответственно гас щий импульс напр жени  на врем  обратного хода луча. Последний снимаетс  по окончании полного периода строки практически одновременно с формированием 1 на шестом выходе ПЗУ 28. По этой команде счетчик 26 элементов отображени  возвращаетс  в исходное состо ние, обеспечива  безусловный переход на нулевой адрес микропрограммы ПЗУ 28, а в счетчик 27 числа строк записываетс  перва  1. Затем начинаетс  цикл вывода из блока 22 графической информации дл  элементов отображени  второй строки, который заканчиваетс  повторным включением в работу формировател  29 и увеличением на 1 содержимого счетчика 27. Вывод информации дл  элементов отображени  третьей и последующих строк осуществл етс  аналогичным образом,

По завершении вывода на экран всего информационного кадра формирователь 29 организует кадровый синхроимпульс и гас щий импульс напр жени  на врем  обратного вертикального хода луча. Этот режим работы видеогенератора 24 заканчиваетс  формированием на третьем выходе блока 29 электрического сигнала, соответствующего 1, по которому производитс  обнуление счетчика 27 и полный переход на нулевой адрес микропрограммы блока 29, После этого видеогенератор 24 начинает формирование следующего информационного кадра.

Вывод на экран диспле  новой графической информации осуществл етс  посредством модификации содержимого соответствующих  чеек видеопам ти блока 22.

Вывод из ЭВМ 19 информационного кода сопровождаетс  формированием на ее третьем выходе сигнала активно низкого уровн , который поступает в три адреса: на вход разрешени  записи блока 3, суммирующий вход счетчика 7 импульсов и вход обнулени  триггера 1. По этим командам указанна  информаци  вводитс  в блок 3, причем адреса  чеек пам ти, в которые она записываетс , устанавливаютс  счетчиком 7, переключаемым по задным фронтам сигналов с третьего выхода ЭВМ, Триггер 1 предназначен дл  задействовани  в работу

счетчика б, который совместно с ПЗУ 9 организует пересылку информации из блока 3 в контроллер 20, осуществл емую в такой последовательности . После обнулени  триггера 5 1 на его инверсном выходе устанавливаетс  сигнал высокого уровн  (Г), который открывает элемент И 14. подключа  суммирующий вход счетчика 6 и младший разр д ПЗУ 9 к выходу генератора синхроимпульсов 13

0 Счетчик 6 начинает считывать содержимое ПЗУ 9, рассчитанное на формирование семи управл ющих воздействий. Перва  команда в виде 1, возбуждаема  в первый момент времени через элементы ИЛИ 17, 18 поступает

5 на второй и третий входы элемента И 14 и исключает его закрытие до окончани  пересылки в контроллер 20 данного информационного кадра, Через интервал времени равный одному полупериоду частоты на

0 втором выходе ПЗУ 9 устанавливаетс  сигнал низкого уровн , транслируемый на вход разрешени  считывани  блока 3 и суммирующий вход счетчика 8. По этой команде содержимое  чеек пам ти блока 3, выбранных

5 счетчиком 8, выводитс  на выходные шины и далее на информационные входы контроллера 20 В контроллере 20 первым задейст- вуетс  в работу преобразователь 38, поступающий на его вход код управлени 

0 раскладываетс  в векторную команду, по которой коммутатор 32 подсоедин ет регистр 35 к младшим разр дам шины адреса и подготавливаютс  к открытию элементы И 39, 40. Запись информации в регистры 34,

5 35 в данном случае кодов координат осуществл етс  единичным сигналом, возбуждаемым на третьем выходе ПЗУ 9 в третий момент времени, причем последний сдвинут относительно переднего фронта сигнала

0 на врем , несколько превышающее суммарную задержку срабатывани  схемных элементов 2 38 и 31 ... 33. В четвертый момент времени сигнал обращени  к регистровой пам ти контроллера 20 снимаетс , а на вто5 ром выходе ПЗУ 9 восстанавливаетс  сигнал высокого уровн , по которому содержимое счетчика 8 увеличиваетс  на 1.

Две следующие команды, формируемые

0 на четвертом и п том выходах ПЗУ 9, предназначены дл  записи содержимого регистра 36 в видеопам ть блока 22, а именно команда с четвертого выхода поступает на управл ющий вход дешифратора 37, вслед5 ствие чего на одном из его выходов, определ емом содержанием младших разр дов кода координаты, устанавливаетс  сигнал низкого уровн ; последний адресуетс  на первый вход соответствующего элемента И 42 ... 45 и закрывает его, передава  сигнал

изкого уровн  на один из входов выбора кристалла блока 22; команда, формируема  на п том выходе ПЗУ 9, поступает на вход лока 22 и  вл етс  сигналом дл  записи в. накопители 46-1 -49-1 информации, хран щейс  в регистре 36, причем адрес битов, в которые она заноситс , определ етс  кодом координат X, Y,

Импульсный сигнал, возбуждаемый на последнем выходе ПЗУ 9,  вл етс  командой окончани  пересылки информационного кадра в блок 22 видеопам ти. Он возвращает в исходное положение счетчик б импульсов и обеспечивает полный переход на нулевой адрес микропрограммы ПЗУ 9.

Как правило нова  информаци  поступает в блок 3 неравномерно, интенсивное считывание ее с выходов ЭВМ 19 смен етс  паузами разной длительности, в течение которых микропроцессор 54 выполн ет различные вычислительные процедуры, Эти паузы используютс  дл  полной либо частичной разгрузки буферной пам ти от поступивших дл  этого информационных кадров, причем полна  разгрузка фиксируетс  компаратором 10 по совпадению адресных кодов. Формируемый на его выходе сигнал в виде 1 через коммутатор 11 адресуетс  на синхронизирующий вход триггера 1 и устанавливает его в единичное состо ние . Напр жение с инверсного выхода этого риггера снимаетс , подготавлива  к закрытию элементы ИЛИ, И 17 и 14. Последние выключаютс , останавлива  счетчик 6, по окончании начатой пересылки информационного кадра,

Если нова  информаци , вводима  в буферную пам ть бпока 3, не успевает считыватьс  о контроллер 20, то возможно полное заполнение блока 3 новыми данными с последующими включени ми ЭВМ 19 в режим прерывани  рабочей программы. Заполнение буферной пам ти блока 3 становитс  возможным после очередного обнулени  счетчика 7, когда его содержимое сбрасываетс  до нул , а затем начинает приближатьс  по величине к содержимому счетчика 8. При этом одновременно с переключением счетчика 7 импульсным сигналом активно низкого уровн , возбуждаемым на его выходе переполнени , триггер 2 устанавливаетс  в единичное состо ние, а коммутатор 11 переводитс  во второе положение.

При заполнении буферной пам ти сигнал с выхода компаратора 10 адресуетс  в контроллер 57 ЭВМ 19, задейству  ее в режим прерывани . При этом микропроцессор 54 останавливает программу вывода на экран диспле  новой графической информации и начинает циклический опрос одноразр дного буфера 58, в который введен единичный сигнал; в режиме обработки прерывани  ЭВМ 19 находитс  до тех пор,

пока не сводитс  хот  бы одна  чейка пам ти блока 3 и не будет сн т сигнал с выхода компаратора 10, а соответственно и с буфера 58; после выключени  компаратора 10 микропроцессор 54 продолжает выполнение программы с той команды, перед которой пришло прерывание.

По заполнении счетчика 8 производитс  его обнуление и возврат в исходное состо ние триггера 2 с коммутатором 11, Выход

блока 10 вновь подключаетс  к синхронизирующему входу триггера 1,

Claims (1)

1. Формула изобретени  Устройство дл  управлени  считыванием и вводом информации, содержащее первый блок пам ти, первый и второй информационные входы которого  вл ютс  информационными входами устройства, а выходы - первым и вторым выходами устройства , первый элемент И, один вход которого соединен с генератором импульсов, а выход подключен к счетному входу первого счетчика, выходы которого соединены с одними адресными входами второго блока пам ти , второй счетчик, выход которого подключен к одному информационному входу компаратора, первь й и второй триггеры, первый и второй элементы ИЛИ и элемент задержки, отличающеес  тем, что, с

   целью повышени  быстродействи  устройства , оно содержит третий счетчик, счетный вход которого соединен с вторым выходом второго блока пам ти, а выход подключен к другому информационному входу компаратора , первый выход второго блока пам ти соединен с одним входом первого элемента ИЛИ, другой вход которого подключен к инверсному выходу первого триггера, а выход соединен с вторым входом первого элемента И, третий вход которого подключен к выходу второго элемента ИЛИ, один вход которого соединен с первым выходом второго блока пам ти, а другой  вл етс  первым тактирующим входом устройства,

   коммутатор, информационный вход которого соединен с выходом компаратора, управл ющий вход подключен к выходу второго триггера, а первый выход соединен с синхронизирующим входом первого триггера,

   установочный вход которого  вл етс  первым синхронизирующим входом устройства , второй элемент И, один вход которого соединен с шестым выходом второго блока пам ти, другой подключен к выходу элемента задержки, вход которого  вл етс  вторым

   тактирующим входом устройства, инвертор, вход которого соединен с выходом переполнени  второго счетчика, а выход подключен к синхронизирующему входу второго триггера , установочный вход которого соединен с выходом переполнени  третьего счетчика, и третий элеменгИ, входы которого подключены к седьмому выходу второго блока пам ти и выходу второго элемента И, а выход - к установочному входу первого счетчика, при этом счетный вход второго счетчика соединен с первым синхронизирующим входом устройства, подключенным к первому

   0

   управл ющему входу первого блока пам ти, второй управл ющий вход которого соединен с вторым выходом второго блока пам ти , третий - п тый выходы которого  вл ютс  третьим - п тым выходами устройства , второй выход коммутатора  вл етс  седьмым выходом устройства, а выход первого элемента И соединен с соответствующим адресным входом второго блока пам ти , при этом входы адресов записи и считывани  первого блока пам ти подключены к выходам второго и третьего счетчиков соответственно.

   Фиг.1

   9Ш911

   22.

   23

   Фиг. з

   4кг. 4