RU1786489C - Устройство дл синхронизации обмена микропроцессора с пам тью отображени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в микропроцессорных вычислительных системах дл  быстрого программного заполнени  пам ти отображени . Цель изобретени  - расширение области применени  устройства за счет обеспечени  возможности разделени  во времени режимов записи и считывани  пам ти отображени . Устройство содержит 2 элемента И-НЕ, 2 дешифратора , 8 триггеров, элемент ИЛИ-НЕ, входы и выходы дл  подключени  к шинам управлени , адреса и данных микропроцессора и к входу разрешени  записи пам ти отображени . Разделение во времени режимов записи и считывани  обеспечиваетс  организацией тактированного построени  выборки из пам ти отображени  очередного байта элемента разложени  изображени  в первой фазе такта с возможностью записи во второй фазе по адресу, выставл емому микропроцессором,3 ил. -г Ё

Description

Изобретение относитс  к вычислительной технике и может быть использовано в вычислительных системах на основе микро- ЭВМ дл  быстрого заполнени  пам ти отображени .

Известно устройство дл  адресации пам ти отображени  -см. Егоров В.П., Процак A.M., Семенов П.А. Цветна  графика в мик- роЭВМ Электроника 60 и Электроника ЕЦ-80 Микропроцессорные средства и системы, 1987 г., № 4, с. 47-54, рис. 1, содержащее регистр адреса, блок управлени  и позвол ющее в тех интервалах времени,- когда пам ть отображени  свободна от регенерации изображени / осуществл ть к ней поступ о-т микропроцессорами осуществл ть обмен, адресу  содержимое пам ти отображени  посредством регистра адреса. При обращении к каждой  чейке пам ти

микропроцессор предварительно выставл ет ее адрес на регистре. Следовательно, учи- тыва  соизмеримость времени установки .адреса и самого обращени , така  организаци  существенно уменьшает быстродействие устройства.

Известно также устройство по авт.св. № 1160409, G 06 F 9/36, 1985, содержащее кубы пам ти объемом 64 кбайт каждый, шины адреса данных управлени , дешифратор адреса, причем выход дешифратора подключен к синхровходу первого регистра, дешифратор команд с последовательно подключенной к нему цепочкой из элемента И, триггера, элемента задержки и второго элемента И, выход которого подключен к синхровходу второго регистра, последовательно соединенного с первым, причем второй регистр выбирает требуемый куб при

VI

00

Ј

00 Ч)

помощи коммутатора Номер требуемого куба пам ти предварительно перезаписываетс  из аккумул тора процессора в первый регистр, а затем следует переход в требуемую  чейку заданного куба, адрес которого заноситс  во второй регистр. При этом устройствоне . позвол ет осуществл ть быструю пересылку информации из одного куба ,& другой пр и программном нахождении в одном и том же кубе пам ти, что снижает быстродействие устройства.

Ближайшим к за вл емому по своей технической сущности  вл етс  устройство по авт.св. СССР № 1238072, G 06 F 9/36, 1986 г. Оно осуществл ет адресацию в микропроцессорных системах с большим объемом пам ти и содержит шины информации, адреса и управлени , дешифраторы команд и адреса, три регистра, два триггера, элемент задержки, формирователь и блоки пам ти . Доступ к желаемому кубу пам ти, как .к хран щимс  в нем данным, так и к самой программе, осуществл етс  за счет предварительной установки номера куба на регистрах , азатем после аппаратной дешифрации заданного набора команд следует выборка- запись а заданный куб данных, либо переход программного счетчика в область данного куба. Така  структура позвол ет осуществл ть быструю пересылку информации из одного куба пам ти в другой, сохран   при . этом программное нахождение в одном и том же кубе пам ти. ..

Недостатком известных устройств  вл етс  их жестка  установка на стандартное врем  чтени -записи всех кубов пам ти. Их организаци  не предусматривает возмож- ности согласовани , например, цикла записи от микропроцессора, при запоминании пам ти отображени , с ее циклами выборки дл  отобра кейИ5Гочёрёднь1х элементов разложени  изображени  (ПЭЛ). что, пpй:пoдo- . бном обмен ёГ преК тстеуе достижению 7 максимальной скорости заполнени  пам ти

отображени .

, Цель изобретени  - расширение области применени  устройства за счет обеспе- .. ченй  возможности разделени  во времени J ре жйм6в записй и считывани  пам ти ото бражени . . ..:.

ПоставЛё ййай цень достигаетс  тем, что в устройство, содержащее элементы И-НЕ и ИЛИ-НЕ, два дешифратора и три триггера, вход устройства дли подключени  к выходу сброса ШйнУ уггр авпени  микропроцессора Соединен с первым входом сброса первого триггера, инверсный выход которого соединен с первым входом элемента ИЛИ-НЕ, выход которого -выход устройства дл  подключени  к входу признака блокировки шины управлени , вход устройства дл  подключени  к шине данных подключен ко вхэ- ду первого дешифратора, к первому разр ду шины данных - к пр мому входу элемента

И-НЕ, выход которого соединен с входам сброса второго триггера, выход которого с;о- . единен с информационным входом третьего , пр мой выход которого соединен Со вводом установки второго, а вход синхронизаций подключен ко входу дл  подключени  кТлетэвому выходу синхронизации шины управлени , входы дл  подключени  к выходам строба состо ни  и записи которой подключены соответственно к инверсному

входу элемента И-НЕ и к стробирующейу

входу второго дешифратора, информаций нный вход которого подключен ко входу уЈтройства , дли подключени  к шине адреса,

- .вход устройства дл  подключени  к выходу

записи шины управлени  подключен ко в|о- рому входу сброса первого триггера и второму входу элемента ИЛИ-НЕ, введены второй элемент И-НЕ и четвертый - восьмой триггеры, инверсный выход третьего триг|-ера Соединен с первым входом второго эЛе- мента И-НЕ, выход которого соединён) с информационным входом п того триггера, выход которого соединен со входом ycjra- новки первого, выход сброса шины управрени  соединен со входом сброса четвертого, .выход которого соединен со вторым вхофм второго элемента И-НЕ, выходы первогб и второго дешифраторов подключены со от- ветственно к третьему входу второго элемента Й-НЕ и синхровходу четв.ертбго

триггера, синхровход которого подключен

ко входу устройства дл  подключени  ко

второму разр ду шины данных, первый Јы ход синхронизации шины управлени  Соединен с синхровходом п того, выход элемента ИЛИ-НЕ - со входом сброса Ыес- того триггера, пр мой и инверсный выходы которого подключены соответственно к ры- ходу устройства дл  подключени  к вхЬду

признака готовности шины управлени ми к информационному входу седьмого трите- ра, выход которого подключен к Выходу устройства дл  подключени  к входу разрешени  записи пам ти отображен и

к информационному входу и входу сброса восьмого, выход которого соединён со ихо- дом сброса седьмого и установки шестого триггера, второй выход синхронизации шины управлени  подключён к синхровходам

седьмого и восьмого триггеров...

Учитыва , что обеспечивающий загэуз- ку пам ти отображени  серийно выпуссае- мый графический контроллер цл  микроЭВМ Электроника 60 и Элёктроника НЦ-80 не отвечает требованием должного максимального быстродействи  обмена, а прочие известные устройства характеризуютс  отсутствием возможности согласовани  цикла записи с быстродействием конкретного куба пам ти, что ведет, при стандартном выполнении чтени -записи, к недостижимости максимально возможного быстродействи , причем основным показателем обмена с пам тью отображени   вл етс  скорость выполнени  этой операции, введение в устройство таких новых существенных признаков, как п ть триггеров, второй элемент И-НЕ и нова  организаци  взаимодействи  между элементами устройства , позвол ет расширить область применени  устройства за счет обеспечени  возможности разделени  во времени режимов записи и чтени  при организации циклической выборки очередного ПЭЛ, совмещенного с возможностью записи ПЭЛ от микропроцессора по адресу, указанному командой пересылки заданного ПЭЛ. Достижение максимальной скорости программного заполнени  пам ти без прерывани  отображени  состоит в организации тактированного построени  выборки очередного ПЭЛ из пам ти отображени  первой фазе такта с возможностью записи ПЭЛ во второй фазе по адресу, выставл емому микропроцессором в команде пересылки заданного ПЭЛ. За счет такой организации учитыва  при этом исключение предварительной записи адреса в буферный регистр, длительность обмена с пам тью отображени  сокращаетс  почти вдвое.

На фиг.1 представлена функциональна  схема предлагаемого устройства; на фиг.2 раскрыта функциональна  схема пам ти отображени ; на фиг.З приведены временные диаграммы работы устройства.

Устройство содержит (фиг.1) первый элемент И-НЕ 1, первый 2 и второй 3 дешиф- раторы, элемент ИЛИ-НЕ 4, первый-третий триггеры 5-7, второй элемент И-НЕ 8, чет- вертый-восьмой триггеры 9-13, вход 14 дл  подключени  к выходу сброса шины управлени  микропроцессора (ШУ), входы 15, 16 дл  подключени  к шинам, соответственно, данных (ШД) и адреса (ТА) микропроцессора , входы 17, 18 дл  подключени , соответственно , к первому и второму разр дам ШД, входы 19, 20 дл  подключени , соответственно , к выходам строба состо ни  и записи во внешнее устройство ШУ, входы 21,22 дл  подключени , соответственно, к первому и второму выходам синхронизации ШУ, вход 23 дл  подключени  к выходу записи в пам ть ШУ, выходы 24, 25 дл  подключени  ко входам признаков соответственно блокировки и готовности ШУ. выход 26 дл  подключени  ко входу разрешени  записи пам ти отображени  и блок 27 пам ти отображени .

Пр мой выход первого элемента И-НЕ 1 подключен ко входу 17 устройства дл  подключени  к первому разр ду ШД, инверсный - ко входу 19 устройства дл  подключени  к выходу строба состо ни  ШУ, а выход - ко входу сброса второго триггера 6. Информа0 ционные входы первого 2 и второго 3 дешифраторов подключены ко входам 15, 16 устройства дл  подключени , соответственно , к ШД, ША, а выходы - к третьему входу второго элемента И-НЕ 8 и синхровходу чет5 вертого триггера 9. Стробирующий вход дешифратора 3 подключен ко входу 20 устройства дл  подключени  к выходу записи во внешнее устройство ШУ. Выход элемента ИЛИ-НЕ 4 подключен к выходу 24

0 устройства дл  подключени  ко входу признака блокировки ШУ, и входу сброса шестого триггера 11, а входы, соответственно, первый - к выходу первого триггера 5, второй - ко входу 23 дл  подключени  к выходу

5 записи в пам ть ШУ и второму входу сброса триггера 5, первый вход сброса которого соединен со входом сброса триггера 9 и входом 14 устройства дл  подключени  к выходу сброса ШУ, а вход установки - с

0 выходом п того триггера 10. Вход установки и выход триггера 6 подключены, соответственно , к вы-ходу и информационному входу третьего триггера 7, синхровход которого подключен к синхровходу триггера 10 и вхо5 ду 21 устройства дл  подключени  к первому выходу синхронизации ШУ, а выход - к первому входу элемента ИЛИ-НЕ 8, выход которого соединен с информационным входом триггера 10, а второй вход - с выходом

0 триггера 9, информационный вход которого подключен ко входу 18 устройства дл  под- ключени  ко второму разр ду ШД. Пр мой выход триггера 11 подключен к выходу 25 устройства дл  подключени  ко входу при5 знака готовности ШУ, вход установки - ко входу сброса-седьмого 12 и выходу восьмого 13 триггера, а инверсный выход - к информационному входу триггера 12, синхровход которого подключен ксинхровходамтригге0 ра 13, блока 27 пам ти отображени  и входу 22 устройства дл  подключени  ко второму выходу синхронизации ШУ, а выход - к информационному входу и оходу сброса триггера 13 и к выходу 26 устройства дл 

5 подключени  ко входу разрешени  записи в блок 27. ..--.--.

Блок 27 пам ти отображени  содержит . (фиг.2) элемент ИЛИ 28, счетчики горизонтальной 29 и вертикальной 30 развертки, первый 31 и второй 32 одновибраторы, первый 33 и второй 34 адресные коммутаторы, накопитель 35, сдвиговый регистр 36, входы строчного 37 и кадрового 38 гашени , выход 39. Информационный вход накопител  35 подключен к ШД 15, первые информационные входы коммутаторов 34, 35 - к ША 16, управл ющие входы коммутаторов объединены и подключены к суммирующему входу счетчика 25, синхровходу регистра 36 и второму выходу 22 синхронизации ШУ, а вход одновибратора31 -квыходу 26 разрешени  записи устройства..

На фиг.З обозначены: а - машинные циклы: б-такты операций; в-сигналы такта Ф2 на входе 21 устройства; г - адреса А15- АО, поступающие по ША 16;. д - данные, поступающие по разр дам D7-DO ШД 15; е

- сигнал строба состо ни  на входе 19; ж - выход триггера 9; з - выход триггера 6; и - инверсный выход триггера и7; к - выход триггера 5; л - сигнал записи на входе 23; м

- сигнал блокировки системной пам ти на выходе 24; н - сигнал готовности на выходе 25: о - синхросигнал на входе 22; и - сигнал разрешени  записи на выходе 26; р - пр мой выход триггера 13.

Состо ние 1 на входе 22 соответствует участку возможности записи в пам ть отображени  и подключение к адресным входам этой пам ти шины адреса процессора . Состо ние О - участку выборки из пам ти отображени , к адресным входам этой пам ти подключен выход ее счетчика регенерации изображени ,.

Реализованный вариант за вл емого устройства предназначен дл  организации загрузки пам ти отображени  объемом 256x256 ПЭЛ по программе процессора. В ШД и ШУ используютс  по 8 разр дов. Микропроцессор (на фиг. 1 не показан) содержит синхрогенератор КР580ГФ24, центральный процессорный элемент КР580ВМ80А и контроллер системной шины KP58QBK28. Про-чие элементы устройства выполнены на основе серии К555.

Устройство работает следующим образом ,-.; .;.. .,,....-...

При включении микропроцессора производитс  системный сброс, поступающий по входу 14, в результате чего микропроцессор адресует исключительно свою системную пам ть. Триггер 9 блокирует прохождение сигнала через элемент И-НЕ 8 по совпадению состо ний триггера 7 и дешифратора 2. При этом триггер 10 устанавливаетс  в 1, и состо ние О триггера 5 через элемент ИЛ И-НЕ 4 снимает блокировку системной пам ти на выходе 24. Дешифратор 2 выде- л ет из данных, поступающих по ШУ 15, команды пересылки в пам ть. Дешифратор

3 определ ет адрес выборки, по которому микропроцессор обращаетс  к пам ти отображени , как к внешнему устройству. Дл  организации записи очередногр

файла в пам ть отображени  микропроце0сор предварительно устанавливает триггер

9, чем устройство взводитс  в режим запо/jнени  пам ти отображени .. ;

В цикле М1 (фиг.З а) процессора устрой0 ством при помощи элементов И-НЕ 18, дешифратора 2 и триггера 5-7, 10 вы вл етс  наличие этого цикла и запускаетс  процес с записи в пам ть. По сигналу с элемента сбрасываетс  триггер 6 (фиг.З з). Затем по

5 переднему фронту фазы Ф2 (фиг.З в) триггер 7 устанавливаетс  в 1 (фиг.З и) и разрешЈ- ет, в момент выделени  дешифратором 2 команды, формирование состо ни  О на выходе элемента И-НЕ 8, Это состо ние з а0 носитс  по переднему фронту фазы Ф2.в триггер 10. Затем устанавливаетс  триггер 5 (фиг.З к) и на выходе элемента ИЛИ-НЕ| 4 формируетс  сигнал записи в пам ть от процессора , блокиру  обращение к системной

5 пам ти процессора. Одновременно по no/jo- жительному фронту этого сигнала сбрасываетс  триггер 11 (фиг.З н) и по выходу 25 процессору выдаетс  сигнал его перевода в состо ние ожидани  и пропуска тактов

0 (фиг.З б), что необходимо дл  согласовани  быстродействи  процессора и элементов системы. По истечении времени, выделенного дл  записи в пам ть отображени , устройству по входу 22 поступает сигнал такта

5 записи в пам ть (фиг.2 а). В результате триггер 12 формирует на выходе 26 сигнал раз- : решени  записи в пам ть отображени  (фиг.2 п). По сбросу такта устанавливаетс  триггер 13, после чего происходит сброс

0 триггеров 11 и 12, и по последующему такту сбрасываетс  триггер 13. В результате заданный процессором ПЭЛ записываетс  в пам ть отображени . Состо ние 1 на выходе триггера 11 указывает процессору на

5 выход из такта записи и завершение коман- ды. ..

По завершении пересылок всех требуемых ПЭЛ триггер 9 сбрасываетс  и пам ть отображени  становитс  недоступной про0 цессору.

Доступ к пам ти отображени  осуществл етс  следующим образом.

На первые информационные входы коммутаторов 33, 34 блока 27 с ША 16 поступа5 ют, соответственно, младший и старший байты адреса. Цепочка одновибраторов 31, 32 формирует сигнал записи в накопитель 35 из сигнала разрешени  записи на выходе 26 устройства. Организаци  пам ти отображени  - двухпортова : ко вторым информационным входам коммутаторов 33, 34 подключены выходы счетчиков 29, 30. Счетчики обнул ютс  по сигналам, соответственно, строчного и кадрового гашени  на входах 37, 38 и инкрементируютс  по сигналам тактов записи в пам ть на выходе 22 ШУ. Указанные такты задают периодические кванты времени, соизмеримые с машинным тактом процессора и отвод щиес  ему дл  обращени  к пам ти отображени . Врем , отводимое дл  отображени  содержимого одной  чейки накопител  35, соответствует периоду сигналов такта, нулевое значение которых соответствует выборке очередной  чейки, а единичное - возможности процессору обращатьс  к пам ти отображени . В соответствии с этим управл ютс  и коммутаторы 33, 34, Информаци , считываема  из  чеек накопител  35, поступает на выход 39, через сдвиговый регистр 36.

Таким образом осуществл етс  оперативное программное заполнение пам ти отображени  без прерывани  отображени  за счет тактированного построени  выборки из пам ти очередного ПЭЛ в первой фазе такта и записи во второй фазе по адресу, выставл емому процессором.

Така  организаци  позвол ет достигнуть оптимального соотношени  времени заполнени  пам ти и объема оборудовани .

Организаци  прототипа не позвол ет осуществл ть состо ние ожидани  готовности пам ти отображени  дл  заполнени  от процессора. Поэтому дл  выполнени  прототипом этой задачи следует л ибо загружать пам ть отображени  во времени кадрового гашени , что заведомо увеличивает длительность обмена,либо увеличить врем  обращени  к системной пам ти до времени обращени  к пам ти отображени , что влечет за собой снижение производительности . Например, при организации пам ти отображени  на К565РУ5, учитыва  буферизацию информации и врем  захвата, дл  адресации ПЭЛ требуетс , как минимум, 1600 не при минимальном времени обращени  к  чейке пам ти 640 не.

В за вл емом же устройстве, благодар  двухпортовой организации пам ти отображени , процессор способен работать с системной пам тью с минимально возможным временем выборки, а с пам тью отображени  - со временем, ограниченным лишь минимальной длительностью выборки ПЭЛ в указанные 640 не, что и составл ет выигрыш в быстродействии более чем в два раза.

Claims (1)

1. Формула изобретени  Устройство дл  синхронизации обмена микропроцессора с пам тью отображени ,

   содержащее первый элемент И-НЕ, первый и второй дешифраторы, элемент ИЛИ-НЕ. с первого по третий триггеры, причем вход устройства дл  подключени  к выходу сбро- са шины управлени  микропроцессора соединен с первым входом установки в О первого триггера, инверсный выход которого соединен с первым входом элемента УШИ-HE, выход которого  вл етс  выходом

   0 устройства дл  подключени  к входу признака блокировки шины управлени  микропроцессора , вход устройства дл  подключени  к шине данных микропроцессора подключен к входу первого дешифра5 тора, вход устройства дл  подключени  к первому разр ду шины данных микропроцессора подключен к пр мому входу первого элемента И-НЕ, выход которого соединен с входом установки в О второго триггера,

   0 выход которого соединен с информационным входом третьего триггера, пр мой выход которого соединен с входом установки в 1 второго триггера, вход устройства дл  подключени  к первому выходу синхрониза5 ции шины управлени  микропроцессора подключен к входу синхронизации третьего триггера, входы устройства дл  подключени  к выходам строба состо ни  и записи во внешнее устройство шины управлени  мик0 ропроцессора подключены соответственно к инверсному входу первого элемента И-НЕ и к стробирующему входу второго дешифратора , информационный вход которого подключен к входу устройства дл  подключени 

   5 к шине адреса микропроцессора, вход устройства дл  подключени  к выходу записи в пам ть шины управлени  микропроцессора подключен к второму входу установки в О первого триггера и к второму входу элемен0 та ИЛИ-НЕ, о тли чающеес  тем, что, с целью расширени  области применени  за счет обеспечени  возможности разделени  во времени режимов записи и считывани  пам ти отображени , устройство

   5 дополнительно содержит второй элемент И- НЕ, с четвертого по восьмой триггеры, причем , инверсный выход третьего триггера соединен с первым входом второго элемента И-НЕ, выход которого соединен с инфор0 мационным входом п того триггера, выход которого соединен с входом установки в 1 первого триггера, вход устройства дл  подключени  к выходу сброса шины управлени  микропроцессора соединен с входом уста5 новки в О четвертого триггера, выход которого соединен с вторым входом второго элемента И-НЕ, выходы первого и второго . дешифраторов соединены соответственно с третьим входом второго элемента И-НЕ и с входом синхронизации четвертого триггера.

   информационный вход которого подключен к входу устройсте а д7г  подключени  к его- рому tfflti данных микропроцессо- ра, первый вход устройства дл  подключени  к первому выходу синхронизации шины управлени  микропроцессора Соединен с входом синхронизации п того триггера, выход элемента ИЛЙ-НЕ соединен с входом установки в О шестого триггера, пр мой и инверсный выходы которого подключены соответственно к выходу устройства дл  подключени  к входу признака готовности шины управлени  микропроцессора и к ин0

   формационному входу седьмого триггера, выход которого подключен к выходу устройства дл  подключени  к входу разрешени  записи пам ти отображени  и к информационному входу и входу установки в О восьмого триггера, инверсный выход которого соединен с входом установки в О седьмого триггера и с входом установки в 1 шестого триггера, вход устройства дл  подключени  к второму выходу синхронизации шины управлени  микропроцессора подключен к входам синхронизации седьмого и восьмого триггеров.

   J

   Фиг. 2