JP2002055873A

JP2002055873A - メモリ統合装置

Info

Publication number: JP2002055873A
Application number: JP2000239993A
Authority: JP
Inventors: Kazuhiro Uchida; 和弘内田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2000-08-08
Filing date: 2000-08-08
Publication date: 2002-02-20

Abstract

(57)【要約】【課題】複数の外部メモリを１個に置き換える。【解決手段】処理系（図示せず）からの処理要求等の
信号と書き込みデータ及びリフレッシュ要求が処理受付
／予約ブロック１に供給され、先着順及び優先順位に従
って蓄積されて予約が行われる。この予約された信号と
書き込みデータがメモリ駆動信号発生／読み出しデータ
バッファブロック２に供給されて所定のメモリ駆動信号
が発生される。またこのブロック２からの次作業情報入
力要求信号がブロック１に供給される。さらにブロック
２からのメモリ駆動信号が１個のメモリ（図示せず）に
供給され、書き込みデータ／読み出しデータの交換が行
われる。そしてブロック２の読み出しデータバッファの
出力及び読み出し処理終了通知とブロック１から要求受
付信号が読み出しデータレジスタブロック３に供給され
て、要求の受け付けられた処理系に向けて読み出しデー
タが出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばビデオカセ
ットレコーダー（ＶＣＲ）一体型カメラのような機器に
使用して好適なメモリ統合装置に関する。詳しくは、リ
アルタイム処理される複数の処理系でそれぞれ形成され
るデータを統合して１個のメモリに記憶させるようにし
たものである。

【０００２】

【従来の技術】例えばビデオカセットレコーダー（ＶＣ
Ｒ）一体型カメラとして図１８に示すような機器が実施
されている。すなわち図１８において、例えば撮像素子
としての電荷転送素子（ＣＣＤ）５１からの映像信号が
アナログ／デジタル（Ａ／Ｄ）変換回路５２でデジタル
データに変換されてカメラ信号処理系５３に供給され
る。このカメラ信号処理系５３には、例えばプログレッ
シブ処理を行うために１フレーム分のデータが必要とさ
れ、そのためのフレームメモリとして、例えばＳＤラン
ダムアクセスメモリ（ＳＤＲＡＭ）５４が設けられてい
る。

【０００３】さらにこのカメラ信号処理系５３で処理さ
れた映像信号がビデオ信号処理系５５に供給される。こ
のビデオ信号処理系５５にも信号処理を行う際に用いら
れるフィールドメモリ５６や管面表示用の画像メモリ５
７等が設けられる。そしてこれらのフィールドメモリ５
６や画像メモリ５７等を用いてビデオ信号処理系５５で
処理された映像信号が、デジタル／アナログ（Ｄ／Ａ）
変換回路５８でアナログ信号に変換されて出力端子５９
に取り出される。

【０００４】またこのような機器において、例えばメモ
リーカードのような外部記憶装置６０を用いて圧縮した
静止画像を保存することが行われている。そこでそのよ
うな場合には、この外部記憶装置６０とカメラ信号処理
系５３との間のデータの受け渡しを行う静止画像用処理
系６１に、例えば圧縮処理前の画像のキャプチャーのた
めに１フレーム分のデータが記憶される。そこでそのよ
うな記憶を行うためのフレームメモリとして、例えばＳ
Ｄランダムアクセスメモリ（ＳＤＲＡＭ）６２が設けら
れている。

【０００５】すなわちこのような機器において、各処理
系ごとにＳＤＲＡＭ５４、フィールドメモリ５６、画像
メモリ５７、ＳＤＲＡＭ６２等のメモリが設けられる。
そしてこれらの複数のメモリに対して、それぞれの処理
系でリアルタイム処理されるデータが記憶されているも
のである。従ってこのようなメモリに記憶を行う場合に
は、それぞれの処理系ごとに書き込み読み出しの行われ
るメモリ空間がそれぞれ独立して設けられる必要があ
る。このため従来の装置では、各処理系ごとに独立して
メモリが設けられているものである。

【０００６】すなわち図１９において、例えば信号処理
系５Ａ〜５Ｄに対してそれぞれメモリ６Ａ〜６Ｄが設け
られる。そして信号処理系５Ａ〜５Ｄで処理されたデー
タをメモリ６Ａ〜６Ｄに記憶させる場合には、それぞれ
データの語長を変換したり、メモリ６Ａ〜６Ｄを駆動す
るための信号の発生などを行うメモリドライバ７Ａ〜７
Ｄをそれぞれ独立に設けることによって、それぞれの信
号処理系５Ａ〜５Ｄとメモリ６Ａ〜６Ｄとの間でそれぞ
れ独立してデータの書き込み読み出しが行われるように
されている。

【０００７】従ってこのようなシステムにおいて、例え
ば上述の各処理系ごとに設けられるＳＤＲＡＭ５４、フ
ィールドメモリ５６、画像メモリ５７、ＳＤＲＡＭ６２
に対して、それぞれ独立に設けられるメモリドライバ
（図示せず）を通じて処理系とメモリ間でのデータの書
き込み読み出し等が行われる。また、これらのメモリド
ライバには、例えばＤＲＡＭに記憶されたデータの保持
のためのリフレッシュ動作を行う「リフレッシュ要求」
が信号処理を行わない期間に供給され、まとめてリフレ
ッシュ動作が行われるものである。

【０００８】

【発明が解決しようとする課題】ところが上述のように
複数のメモリを用いている場合に、これらのメモリにそ
れぞれ１個の集積回路（ＩＣ）を設けると機器内に設け
られる集積回路の数が増加して、例えばコストの上昇や
機器の小型化の障害となるものである。また、例えば上
述の複数の信号処理系を１個の大規模集積回路（ＬＳ
Ｉ）にまとめた場合には、外部に設けられる複数のメモ
リを接続するための接続ピン数が極めて多数必要になる
などの問題を生ずるものである。

【０００９】この出願はこのような点に鑑みて成された
ものであって、解決しようとする問題点は、従来の装置
では、複数のメモリにそれぞれ１個の集積回路を設ける
と、機器内に設けられる集積回路の数が増加してコスト
の上昇や機器の小型化の障害となり、また複数の信号処
理系を１個の集積回路にまとめた場合には複数のメモリ
を接続するために接続ピン数が極めて増加してしまうと
いうものである。

【００１０】

【課題を解決するための手段】このため本発明において
は、処理系からの処理要求を受け付けて予約を行い、予
約された処理要求を状況に応じてメモリ駆動手段が取り
込んでメモリ駆動信号を発生するようにしたものであっ
て、これによれば、メモリの駆動が各処理系からの処理
要求ごとにそれぞれ独立して行われ、１個のメモリに対
して複数の処理系からの書き込み読み出しを良好にし
て、複数のメモリを１個に置き換えることができる。

【００１１】

【発明の実施の形態】すなわち本発明は、リアルタイム
処理される複数の処理系のデータを１個のメモリに記憶
させるためのメモリ統合装置であって、処理系からの処
理要求を受け付けて予約を行う受け付け予約手段と、受
け付け予約手段に予約された処理系からの処理要求に従
ってメモリ駆動信号を発生すると共に発生されるメモリ
駆動信号の状況に応じて受け付け予約手段に予約された
処理系からの処理要求の取り込みを行うメモリ駆動手段
とを有してなるものである。

【００１２】以下、図面を参照して本発明の一実施形態
について説明するに、まず図１には本発明によるメモリ
統合装置を用いたシステムの全体の構成を示す。図１に
おいて、例えば信号処理系５Ａ〜５Ｄからの処理要求、
書き込み／読み出しの選択、アドレス等の信号が統合化
回路７００に供給される。また処理系５Ａ〜５Ｄと統合
化回路７００との間で書き込みデータ／読み出しデータ
の交換が行われる。さらに例えばＤＲＡＭに記憶された
データの保持のためのリフレッシュ動作を行う「リフレ
ッシュ要求」が統合化回路７００に対して行われる。

【００１３】そして統合化回路７００では、上述の処理
系５Ａ〜５Ｄからの処理要求、及び「リフレッシュ要
求」が先着順及び予め定められた優先順位に従って受け
付けられ、その処理要求に従って所定のメモリ駆動信号
（ＣＬＫ／ＸＣＳ／ＸＲＡＳ／ＸＣＡＳ／ＸＷＥ／ＡＤ
ＤＲＥＳＳ）の発生が行われると共に、上述の処理系５
Ａ〜５Ｄと統合化回路７００との間で交換される書き込
みデータ／読み出しデータのバッファリングが行われ
る。

【００１４】さらに統合化回路７００で発生されたメモ
リ駆動信号が、ＳＤＲＡＭ等で形成される１個のメモリ
集積回路（ＩＣ）６００に供給される。そしてこの統合
化回路７００で発生されたメモリ駆動信号に従って、統
合化回路７００とメモリ集積回路６００との間で、統合
化回路７００にバッファリングされる書き込みデータ／
読み出しデータの交換が行われる。このようにして、複
数の処理系のデータの書き込み読み出しを１個のメモリ
に統合して行うことができる。

【００１５】次に、統合化回路７００の具体的な構成の
一実施形態を図２に示す。図２において、上述の処理系
５Ａ〜５Ｄ（図示せず）からの処理要求、書き込み／読
み出しの選択、アドレス等の信号と、書き込み時のデー
タ、さらに「リフレッシュ要求」等が処理受付／予約ブ
ロック１に供給される。これによってこの処理受付／予
約ブロック１では、通常は受け付けた順番に上述の処理
要求等が蓄積されて予約が行われるものである。

【００１６】これに対して複数の処理要求が同時に供給
された場合には、予め定めた優先順位に従って受け付け
の順番が決定される。そのための回路の一実施形態を図
３に示す。すなわち図３において、例えば上述の「リフ
レッシュ要求」と、各処理系５Ａ〜５Ｄ（図示せず）か
らの処理要求Ａ〜Ｄとが、各信号のエッジを検出するエ
ッジ検出回路１ｒ及び１ａ〜１ｄに供給されて、検出さ
れた各信号のエッジの信号がフリップフロップ２ｒ及び
２ａ〜２ｄのセット（ＳＥＴ）端子に供給される。

【００１７】そして例えば「リフレッシュ要求」の処理
要求が供給されると、フリップフロップ２ｒのＱ出力が
エッジ検出回路３ｒに供給され、Ｑ出力のエッジが検出
されて「リフレッシュ要求」の受け付け信号として取り
出される。さらにこの「リフレッシュ要求」の受け付け
信号がフリップフロップ２ｒのリセット（ＲＥＳＥＴ）
端子に供給される。これによって、上述の「リフレッシ
ュ要求」が受け付けられた後でフリップフロップ２ｒが
初期状態にリセットされる。

【００１８】また、処理要求Ａの処理要求が供給される
と、フリップフロップ２ａのＱ出力がアンド回路４ａに
供給される。ここでこのアンド回路４ａには上述のフリ
ップフロップ２ｒのＱ出力が反転で供給されていて、フ
リップフロップ２ｒのＱ出力が無し＝“０”のときにフ
リップフロップ２ａのＱ出力がアンド回路４ａを通じて
取り出される。従ってこの場合に、処理要求Ａの優先順
位は「リフレッシュ要求」の後にされている。

【００１９】さらにこのアンド回路４ａの出力がエッジ
検出回路３ａに供給され、検出されるアンド出力のエッ
ジがアンド回路５ａに供給される。そしてこのアンド回
路５ａに処理系５Ａからの読み出しの選択信号が供給さ
れていると、このアンド回路５ａの出力が、処理系５Ａ
の読み出し要求の受け付け信号として取り出される。さ
らにアンド回路５ａの出力がフリップフロップ２ａのリ
セット端子に供給される。これによって、上述の処理系
５Ａからの処理要求が検出された後でフリップフロップ
２ａが初期状態にリセットされる。

【００２０】また、処理要求Ｂの処理要求が供給される
と、フリップフロップ２ｂのＱ出力がアンド回路４ｂに
供給される。ここでこのアンド回路４ｂには上述のフリ
ップフロップ２ｒ及び２ａのＱ出力が反転で供給されて
いて、フリップフロップ２ｒ及び２ａのＱ出力が無し＝
“０”のときにフリップフロップ２ｂのＱ出力がアンド
回路４ｂを通じて取り出される。従ってこの場合に、処
理要求Ｂの優先順位は「リフレッシュ要求」及び処理要
求Ａの後にされている。

【００２１】さらにこのアンド回路４ｂの出力がエッジ
検出回路３ｂに供給され、検出されるアンド出力のエッ
ジがアンド回路５ｂに供給される。そしてこのアンド回
路５ｂに処理系５Ｂからの読み出しの選択信号が供給さ
れていると、このアンド回路５ｂの出力が、処理系５Ｂ
の読み出し要求の受け付け信号として取り出される。さ
らにアンド回路５ｂの出力がフリップフロップ２ｂのリ
セット端子に供給される。これによって、上述の処理系
５Ａからの処理要求が検出された後でフリップフロップ
２ｂが初期状態にリセットされる。

【００２２】また、処理系５Ｃからの処理要求Ｃの優先
順位は「リフレッシュ要求」、処理要求Ａ及びＢの後に
されて、処理系５Ｃからの読み出しの選択信号が供給さ
れているときにその受け付け信号が取り出される。さら
に処理系５Ｄからの処理要求Ｄの優先順位は「リフレッ
シュ要求」、処理要求Ａ〜Ｃの後にされて、処理系５Ｄ
からの読み出しの選択信号が供給されているときにその
受け付け信号が取り出される。このようにして、処理要
求が同時に発生したときに予め定められた優先順位に従
って受け付けの順番が決定される。

【００２３】このようにして決定された順番に従って、
上述の処理受付／予約ブロック１に例えば上述の「リフ
レッシュ要求」と、各処理系５Ａ〜５Ｄ（図示せず）か
らの処理要求Ａ〜Ｄとが受け付けられる。そしてこのよ
うにして受け付けられた書き込み／読み出しの選択、ア
ドレス等の信号と、書き込み時のデータが、メモリ駆動
信号発生／読み出しデータバッファブロック２に供給さ
れる。また、このメモリ駆動信号発生／読み出しデータ
バッファブロック２からの次作業情報入力要求信号が処
理受付／予約ブロック１に供給される。

【００２４】そしてメモリ駆動信号発生／読み出しデー
タバッファブロック２では、上述の書き込み／読み出し
の選択、アドレス等の信号から所定のメモリ駆動信号
（ＣＬＫ／ＸＣＳ／ＸＲＡＳ／ＸＣＡＳ／ＸＷＥ／ＡＤ
ＤＲＥＳＳ）が発生され、これらのメモリ駆動信号が１
個のメモリ（図示せず）に供給されると共に、このメモ
リ駆動信号発生／読み出しデータバッファブロック２を
通じてそのメモリ（図示せず）との間で書き込みデータ
／読み出しデータの交換が行われる。

【００２５】さらにデータ読み出し時には、メモリ駆動
信号発生／読み出しデータバッファブロック２の読み出
しデータバッファの出力と読み出し処理終了通知が読み
出しデータレジスタブロック３に供給される。またこの
読み出しデータレジスタブロック３には処理受付／予約
ブロック１から要求受付信号が供給される。これによっ
て、処理受付／予約ブロック１で要求の受け付けられた
処理系に向けて、読み出しデータレジスタブロック３か
ら読み出しデータの出力が行われる。

【００２６】以下、さらに各部の回路ブロックについて
詳細に説明する。まず図４は、処理受付／予約ブロック
１の一実施形態の詳細な構成を示す。図４において、例
えば各処理系５Ａ〜５Ｄ（図示せず）からの処理要求信
号及び作業情報（要求元、アドレス、書き込み／読み出
し選択、書き込みデータ）と、リフレッシュ要求の要求
信号及び作業情報がそれぞれ端子１１Ａ〜１１Ｄ及び１
１Ｒに供給される。これらの端子１１Ａ〜１１Ｄ及び１
１Ｒに供給される作業情報が、切り換えスイッチ１２の
各固定接点Ａ〜Ｄ及びＲに供給される。

【００２７】また端子１１Ａ〜１１Ｄ及び１１Ｒに供給
される要求信号が要求受付優先順位決定及び受付パルス
発生手段１３に供給され、ここで決定された優先順位に
従ってスイッチ１２の可動接点Ｘが切り換えられる。そ
してこのスイッチ１２の可動接点Ｘからの信号が、切り
換えスイッチ１４の可動接点Ｘに供給される。また、要
求受付優先順位決定及び受付パルス発生手段１３で発生
される受付パルスが入力位置指定カウンタ１５に供給さ
れ、このカウント値に従ってスイッチ１４の可動接点Ｘ
が切り換えられる。

【００２８】すなわち、要求受付優先順位決定及び受付
パルス発生手段１３での要求信号の受け付けごと、順繰
りに切り換えスイッチ１４の可動接点Ｘが固定接点Ａ、
Ｂ、Ｃ・・・に接続される。そしてこの可動接点Ｘの接
続された固定接点Ａ、Ｂ、Ｃ・・・から取り出される作
業情報が作業情報レジスタ１６Ａ、１６Ｂ、１６Ｃ・・
・に順番に供給され、同時に入力位置指定カウンタ１５
からのラッチパルスが作業情報レジスタ１６Ａ、１６
Ｂ、１６Ｃ・・・に供給されて、作業情報が作業情報レ
ジスタ１６Ａ、１６Ｂ、１６Ｃ・・・に記憶される。

【００２９】さらにこれらの作業情報レジスタ１６Ａ、
１６Ｂ、１６Ｃ・・・に記憶された作業情報が、切り換
えスイッチ１７の固定接点Ａ、Ｂ、Ｃ・・・に供給され
る。また、メモリ駆動信号発生／読み出しデータバッフ
ァブロック２（図示せず）からの次作業情報入力要求信
号が出力位置指定カウンタ１８に供給され、このカウン
ト値に従って上述の切り換えスイッチ１７の可動接点Ｘ
が切り換えられる。すなわち次作業情報入力要求信号ご
とに、順繰りに切り換えスイッチ１７の可動接点Ｘが固
定接点Ａ、Ｂ、Ｃ・・・に接続される。

【００３０】これによって、作業情報レジスタ１６Ａ、
１６Ｂ、１６Ｃ・・・に記憶された作業情報が、メモリ
駆動信号発生／読み出しデータバッファブロック２（図
示せず）からの次作業情報入力要求信号ごとに、順繰り
に切り換えスイッチ１７の可動接点Ｘから取り出され
る。また、出力位置指定カウンタ１８からのクリアパル
スが作業情報レジスタ１６Ａ、１６Ｂ、１６Ｃ・・・に
供給されて、上述の作業情報の取り出された後の作業情
報レジスタ１６Ａ、１６Ｂ、１６Ｃ・・・の記憶が消去
される。

【００３１】このようにして上述の処理受付／予約ブロ
ック１では、例えば各処理系からの処理要求信号及び作
業情報（要求元、アドレス、書き込み／読み出し選択、
書き込みデータ）とリフレッシュ要求の処理要求信号及
び作業情報が、先着順及び予め定められた優先順位に従
って受け付けられて予約される。そしてこの予約された
処理要求信号及び作業情報が、次段のメモリ駆動信号発
生／読み出しデータバッファブロック２（図示せず）か
らの次作業情報入力要求信号ごとに、上述の予約された
順番に取り出される。

【００３２】なお、上述の処理受付／予約ブロック１に
おいて、処理速度が充分に速いか、処理要求頻度が低く
て、一つの信号処理系が出す処理要求が次に処理要求を
出すまでに前に要求した処理が必ず終了していることが
保証され、且つ信号処理側で要求を出している間はアド
レスや書き込みデータが出力され続ける構成となってい
る場合には、上述の図４の構成に代えて例えば図５に示
すような構成を用いることができる。なお、図５の説明
において図４と対応する部分には同一の符号を附して重
複の説明を省略する。

【００３３】すなわち図５において、端子１１Ａ〜１１
Ｄ及び１１Ｒに供給される処理要求信号が要求受付優先
順位決定及び受付パルス発生手段１３に供給されると共
に、端子１１Ａ〜１１Ｄ及び１１Ｒに供給される作業情
報の内のアドレス、書き込み／読み出し選択、書き込み
データの情報が切り換えスイッチ１９の各固定接点Ａ〜
Ｄ及びＲに供給される。また、端子１１Ａ〜１１Ｄ及び
１１Ｒに供給される作業情報の内の要求元の情報のみ
が、切り換えスイッチ１２、１４を通じて作業情報レジ
スタ１６Ａ、１６Ｂ、１６Ｃ・・・に記憶される。

【００３４】そしてスイッチ１２、１４及び１７が上述
と同様に、要求受付優先順位決定及び受付パルス発生手
段１３、入力位置指定カウンタ１５及び出力位置指定カ
ウンタ１８からの優先順位及びカウント値によって切り
換えられると共に、スイッチ１９がスイッチ１７から取
り出される要求元の情報に従って切り換えられる。さら
にこのスイッチ１９から取り出されるアドレス、書き込
み／読み出し選択、書き込みデータの作業情報と、スイ
ッチ１７からの要求元の情報が一緒にされて、作業情報
出力が取り出される。

【００３５】従ってこの回路においては、例えば各処理
系とリフレッシュ要求の要求元の情報が、先着順及び予
め定められた優先順位に従って受け付けられて作業情報
レジスタ１６Ａ、１６Ｂ、１６Ｃ・・・予約される。そ
してこの予約された要求元の情報が、次段のメモリ駆動
信号発生／読み出しデータバッファブロック２（図示せ
ず）からの次作業情報入力要求信号ごとに、上述の予約
された順番に取り出されると共に、この取り出される要
求元の情報に従って、その他の作業情報が取り出されて
作業情報出力が取り出される。

【００３６】このようにしてこの回路においても、例え
ば各処理系からの処理要求信号及び作業情報とリフレッ
シュ要求の処理要求信号及び作業情報が、先着順及び予
め定められた優先順位に従って受け付けられて予約さ
れ、次段のメモリ駆動信号発生／読み出しデータバッフ
ァブロック２（図示せず）からの次作業情報入力要求信
号ごとに、予約された順番に取り出される。そしてこの
場合に、作業情報レジスタ１６Ａ、１６Ｂ、１６Ｃ・・
・には要求元を示す情報のみが記憶されるので、これら
のレジスタを小規模にすることができるものである。

【００３７】さらに図６には、メモリ駆動信号発生／読
み出しデータバッファブロック２の一実施形態の詳細な
構成を示す。図６において、処理受付／予約ブロック１
から供給される作業情報の内のアドレス情報がエンコー
ダ２１に供給される。また、作業情報の内の処理要求元
を示す情報が処理Ａ〜Ｄ及びリフレッシュ処理に対応す
る処理ステップシフトレジスタ２２Ａ〜２２Ｄ及び２２
Ｒに供給される。さらに任意のリセット信号が初期設定
信号発生回路２３に供給され、発生された初期設定信号
が初期化処理ステップシフトレジスタ２２Ｓに供給され
る。

【００３８】また、作業情報の内の書き込み／読み出し
選択信号が書き込み処理ステップシフトレジスタ２４Ｗ
に供給されると共に、書き込み／読み出し選択信号がイ
ンバータ２５を通じて読み出し処理ステップシフトレジ
スタ２４Ｒに供給される。さらに作業情報の内の処理要
求元を示す情報と書き込み／読み出し選択信号が処理開
始許可回路２６に供給される。そしてこの許可回路２６
からの処理開始パルスが上述の処理ステップシフトレジ
スタ２２Ａ〜２２Ｄ、２２Ｒ及び２４Ｗ、２４Ｒに供給
される。

【００３９】これによって、処理受付／予約ブロック１
から供給される作業情報の内の処理要求元に応じた処理
ステップシフトレジスタ２２Ａ〜２２Ｄ、２２Ｒと、書
き込み／読み出しの処理に応じた処理ステップシフトレ
ジスタ２４Ｗ、２４Ｒが起動される。そしてこれらの処
理ステップシフトレジスタ２２Ａ〜２２Ｄ、２２Ｒ及び
２４Ｗ、２４Ｒがそれぞれのクロック信号ごとに１ステ
ップずつシフトされて、それぞれの処理要求元、及び書
き込み／読み出しの選択に応じた処理経過タイミング信
号が取り出される。

【００４０】さらにこの処理経過タイミング信号がエン
コーダ２１に供給されて、所定のメモリ駆動信号（ＣＬ
Ｋ／ＸＣＳ／ＸＲＡＳ／ＸＣＡＳ／ＸＷＥ／ＡＤＤＲＥ
ＳＳ）が発生される。また、処理経過タイミング信号が
処理開始許可回路２６に供給されて、上述の処理受付／
予約ブロック１に供給される次作業情報入力要求信号が
形成される。そしてこの処理開始許可回路２６では、次
作業情報入力要求信号によって処理受付／予約ブロック
１から供給された次の作業情報と処理中の作業情報とを
判断して、上述の処理開始パルスが形成される。

【００４１】また、上述の処理受付／予約ブロック１か
ら供給される作業情報の内の書き込みデータが、書き込
みデータバッファ２７Ｗに供給される。そして書き込み
／読み出し処理ステップシフトレジスタ２４Ｗ、２４Ｒ
からの書き込み／読み出しタイミングがこの書き込みデ
ータバッファ２７Ｗ及び読み出しデータバッファ２７Ｒ
に供給される。これによって、書き込みデータバッファ
２７Ｗには、処理受付／予約ブロック１から供給される
作業情報の内の書き込みデータが記憶され、この書き込
みデータがその書き込み処理が行われている期間中保持
される。

【００４２】さらにこの書き込みデータバッファ２７Ｗ
に保持された書き込みデータが、３ステートバッファ２
８を通じてメモリ（図示せず）に供給される。また、メ
モリ（図示せず）からの読み出しデータが読み出しデー
タバッファ２７Ｒに供給される。そして書き込み時に
は、書き込み処理ステップシフトレジスタ２４Ｗからの
タイミング信号により３ステートバッファ２８が導通さ
れ、書き込みデータバッファ２７Ｗに保存されたデータ
が、例えばメモリ（図示せず）を構成する集積回路のバ
ス幅に合わせてビットが選択されて出力される。

【００４３】また読み出し時には、メモリ（図示せず）
から読み出された読み出しデータが入力され、この読み
出しデータが読み出し処理ステップシフトレジスタ２４
Ｒからのタイミング信号により読み出しデータバッファ
２７Ｒの内の、例えばメモリ（図示せず）を構成する集
積回路のバス幅に合ったビットにストアされる。さらに
この読み出し処理が終了すると、読み出し処理ステップ
シフトレジスタ２４Ｒから、どの処理要求元からの要求
による読み出し手段が終了したかを示す読み出し処理終
了通知信号が取り出される。

【００４４】そして図７には、上述のメモリ駆動信号発
生／読み出しデータバッファブロック２からの読み出し
データバッファ２７Ｒの出力と読み出し処理終了通知の
供給される読み出しデータレジスタブロック３の一実施
形態の詳細な構成を示す。なおこの読み出しデータレジ
スタブロック３は、実際の装置を形成する場合には、デ
ータの読み出しを要求する処理系ごとに設けられるもの
であるが、ここでは説明の都合で例えば各処理系５Ａに
対応する１系統の回路についてのみ示している。ただし
他の系統についても全く同じ構成とするものである。

【００４５】この図７において、メモリ駆動信号発生／
読み出しデータバッファブロック２からの読み出しデー
タバッファ２７Ｒの出力が切り換えスイッチ３１の可動
接点Ｘに供給される。さらにこのスイッチ３１の固定接
点Ａ、Ｂ、Ｃにはそれぞれ読み出しデータレジスタ３２
Ａ、３２Ｂ、３２Ｃが接続される。また、メモリ駆動信
号発生／読み出しデータバッファブロック２からの読み
出し処理終了通知が入力位置指定カウンタ３３に供給さ
れる。そしてこの入力位置指定カウンタ３３のカウント
値に従ってスイッチ３１の可動接点Ｘが切り換えられ
る。

【００４６】すなわち、メモリ駆動信号発生／読み出し
データバッファブロック２からの読み出し処理終了通知
が供給されるごと、順繰りに切り換えスイッチ３１の可
動接点Ｘが固定接点Ａ、Ｂ、Ｃに接続される。そしてこ
の可動接点Ｘの接続された固定接点Ａ、Ｂ、Ｃから取り
出される読み出しデータバッファ２７Ｒの出力が読み出
しデータレジスタ３２Ａ、３２Ｂ、３２Ｃに順番に供給
され、同時に入力位置指定カウンタ３３からのラッチパ
ルスが供給されて、読み出しデータが各読み出しデータ
レジスタ３２Ａ、３２Ｂ、３２Ｃに記憶される。

【００４７】さらにこれらの読み出しデータレジスタ３
２Ａ、３２Ｂ、３２Ｃに記憶された読み出しデータが、
切り換えスイッチ３４の固定接点Ａ、Ｂ、Ｃに供給され
る。また上述の処理受付／予約ブロック１（図示せず）
から要求受付信号が、読み出しが要求されてからメモリ
からのデータの読み出しが完了するまでに掛かる時間の
最大値に相当する固定遅延回路３５を通じて出力位置指
定カウンタ３６に供給される。そしてこのカウント値に
従って上述の切り換えスイッチ３４の可動接点Ｘが切り
換えられる。

【００４８】これによって、読み出しデータレジスタ３
２Ａ、３２Ｂ、３２Ｃに記憶された読み出しデータが、
処理受付／予約ブロック１（図示せず）から要求受付信
号を遅延した信号に応じて、順繰りに切り換えスイッチ
３４の可動接点Ｘから取り出される。なお、入力位置指
定カウンタ３３及び出力位置指定カウンタ３６には、例
えば対応する処理系からの読み出し要求が行われていな
いときにそれぞれ初期状態設定信号が供給されて、入力
位置指定カウンタ３３及び出力位置指定カウンタ３６の
カウント値のリセットが行われる。

【００４９】このようにして、処理受付／予約ブロック
１に供給された各処理系からの処理要求信号に応じて選
択された系の読み出しデータレジスタブロック３におい
て、メモリ駆動信号発生／読み出しデータバッファブロ
ック２の読み出しデータバッファ２７Ｒから取り出され
た読み出しデータが対応する信号処理系に出力される。
なお読み出しデータレジスタの数は、処理速度が充分に
速いか、処理要求頻度が低くて、一つの信号処理系が出
す処理要求が次に処理要求を出すまでに前に要求した処
理が必ず終了していることが保証されている場合には一
つでもよい。

【００５０】さらに図８には、上述の実施形態におい
て、信号処理系Ａから書き込み要求があった場合の動作
のタイミングチャート図を示す。すなわち図８におい
て、例えば信号処理系Ａからは、Ａ処理要求、Ａ処理書
き込み、Ａ処理アドレスと、例えば６４ビットのＡ処理
書き込みデータの各信号が同時に供給される。そして処
理受付／予約ブロック１では、これらの信号に対して受
け付けパルスが発生されて入力位置指定カウンタ１５の
値がインクリメントされ、指定されたレジスタ１６にＡ
処理の作業情報が記憶されて予約される。

【００５１】また、この処理受付／予約ブロック１にメ
モリ駆動信号発生／読み出しデータバッファブロック２
からの次作業情報入力要求信号が供給されると、出力位
置指定カウンタ１８の値がインクリメントされ、指定さ
れたレジスタ１６に書き込まれたＡ処理の作業情報が取
り出される。このようにして処理受付／予約ブロック１
に例えば信号処理系Ａから供給された書き込みのＡ処理
の作業情報が予約される。さらにこの予約された作業情
報が、メモリ駆動信号発生／読み出しデータバッファブ
ロック２からの次作業情報入力要求信号によって読み出
される。

【００５２】そしてメモリ駆動信号発生／読み出しデー
タバッファブロック２では、処理ステップシフトレジス
タの駆動によって例えば次作業情報入力が可となったと
きに上述の次作業情報入力要求信号が発生される。さら
に処理開始許可回路２６からの処理開始パルスが供給さ
れることによって、上述の予約された作業情報に従って
メモリ駆動信号（ＣＬＫ／ＸＣＳ／ＸＲＡＳ／ＸＣＡＳ
／ＸＷＥ／ＡＤＤＲＥＳＳ）が発生される。なお図示の
例は、６４ＭのＳＤＲＡＭで、ＢＳ＝４、ＣＬ＝２の場
合である。

【００５３】これによって、例えば６４ビットの書き込
みデータバッファ２７ＷにＡ処理書き込みデータが記憶
される。さらにこの記憶されたＡ処理書き込みデータ
が、メモリを構成する集積回路のバス幅の例えば１６ビ
ットずつビットが選択されて出力される。このようにし
て、例えば信号処理系Ａから書き込み要求があった場合
のメモリへの書き込みの処理が行われる。なお上述の動
作で、処理開始許可回路２６からの処理開始パルスの供
給は、例えば前の処理が終わっていない場合には遅れて
開始可になる場合がある。

【００５４】また図９及び図１０には、上述の実施形態
において、信号処理系Ａから読み出し要求があった場合
の動作のタイミングチャート図を示す。すなわち図９に
おいて、例えば信号処理系Ａからは、Ａ処理要求、Ａ処
理書き込み、Ａ処理アドレスと、例えば６４ビットのＡ
処理書き込みデータの各信号が同時に供給される。そし
て処理受付／予約ブロック１では、これらの信号に対し
て受け付けパルスが発生されて入力位置指定カウンタ１
５の値がインクリメントされ、指定されたレジスタ１６
にＡ処理の作業情報が記憶されて予約される。

【００５５】また、この処理受付／予約ブロック１にメ
モリ駆動信号発生／読み出しデータバッファブロック２
からの次作業情報入力要求信号が供給されると、出力位
置指定カウンタ１８の値がインクリメントされ、指定さ
れたレジスタ１６に書き込まれたＡ処理の作業情報が取
り出される。このようにして処理受付／予約ブロック１
に例えば信号処理系Ａから供給された読み出しのＡ処理
の作業情報が予約される。さらにこの予約された作業情
報が、メモリ駆動信号発生／読み出しデータバッファブ
ロック２からの次作業情報入力要求信号によって読み出
される。

【００５６】そしてメモリ駆動信号発生／読み出しデー
タバッファブロック２では、処理ステップシフトレジス
タの駆動によって例えば次作業情報入力が可となったと
きに上述の次作業情報入力要求信号が発生される。さら
に処理開始許可回路２６からの処理開始パルスが供給さ
れることによって、上述の予約された作業情報に従って
メモリ駆動信号（ＣＬＫ／ＸＣＳ／ＸＲＡＳ／ＸＣＡＳ
／ＸＷＥ／ＡＤＤＲＥＳＳ）が発生される。なお図示の
例は、６４ＭのＳＤＲＡＭでＢＳ＝４、ＣＬ＝２の場合
である。また読み出し処理終了通知信号が図示のように
形成される。

【００５７】これによって、メモリに書き込まれた例え
ば６４ビットのＡ処理読み出しデータが、メモリを構成
する集積回路のバス幅の例えば１６ビットずつ取り出さ
れて読み出しデータバッファ２７Ｒに記憶される。さら
に読み出しデータレジスタブロック３では、図１０に示
すように読み出しデータバッファ２７ＲからのＡ処理読
み出しデータが入力位置指定カウンタ３３のカウント値
で指定されたレジスタ３２に記憶される。そして上述の
読み出し処理終了通知信号の時点で例えば６４ビットの
Ａ処理読み出しデータが、指定されたレジスタ３２に形
成される。

【００５８】さらにこの形成された例えば６４ビットの
Ａ処理読み出しデータが、図示のようにＡ読み出し要求
受付信号の固定遅延された信号によってインクリメント
される出力位置指定カウンタ３６のカウント値で指定さ
れたレジスタ３２から出力される。このようにして、例
えば信号処理系Ａから読み出し要求があった場合のメモ
リからの読み出しの処理が行われる。なお上述の動作
で、処理開始許可回路２６からの処理開始パルスの供給
は、例えば前の処理が終わっていない場合には遅れて開
始可になる場合がある。

【００５９】また、以下には上述の各処理ステップシフ
トレジスタとエンコーダ２１の関係について説明する。
なお以下の説明では、メモリとしてＳＤＲＡＭ６４Ｍ
（１Ｍワード×１６ビット×４バンク）を用い、ＣＬ＝
２、ＢＬ＝４で動作させるときの処理ステップレジスタ
の動作について説明する。またこの例では、各処理系の
レートに鑑みて、書き込み及び読み出し時には、始めに
ＡＣＴＶコマンドを発行し、ＷＲＩＴＡ、ＲＥＡＤＡの
オートプリチャージで動作させ、リフレッシュ時はオー
トリフレッシュモードで使用することとしたものであ
る。

【００６０】そこでまずリセット解除時には、初期設定
信号発生回路２３で１クロック幅のパルスが発生され、
この初期設定信号パルスが例えば図１１に示すような例
えば５段構成の初期化処理ステップシフトレジスタ２２
Ｓに入力される。さらにこの入力されたパルスが、この
初期化処理ステップシフトレジスタ２２Ｓの中でクロッ
クごとに後段に伝達される。そしてこの初期化処理ステ
ップシフトレジスタ２２Ｓの各段ｉｎ１ｄ〜ｉｎ５ｄの
出力信号によって、ＳＤＲＡＭに対してモードレジスタ
の設定をするための次のような信号が作成される。

【００６１】すなわち、まずＰＡＬＬコマンドを発行す
る必要があるため、段ｉｎ１ｄの出力によりエンコーダ
２１は、メモリ駆動信号（ＸＣＳ＝Ｌ、ＸＲＡＳ＝Ｌ、
ＸＣＡＳ＝Ｈ、ＸＷＥ＝Ｌ、Ａ１０＝Ｈ、その他のＡＤ
ＤＲＥＳＳは不問）を作成する。このＰＡＬＬコマンド
の発行からモードレジスタのセットまでにＳＤＲＡＭ固
有の時間ｔＲＣ分が必要であるが、この場合に１クロッ
ク待てばそれが満たされるものとすると、段ｉｎ２ｄの
出力でエンコーダ２１は、メモリ駆動信号（ＸＣＳ＝
Ｈ、その他の制御線は不問）を作成する。

【００６２】さらに段ｉｎ３ｄの出力からエンコーダ２
１は、ＭＲＳコマンド（ＣＬ＝２、ＢＬ＝４）とメモリ
駆動信号（ＸＣＳ＝Ｌ、ＸＲＡＳ＝Ｌ、ＸＣＡＳ＝Ｌ、
ＸＷＥ＝Ｌ、Ａ８＝Ｌ、Ａ９＝Ｌ、Ａ１０＝Ｌ、Ａ１１
＝Ｌ、Ａ１２＝Ｌ、Ａ１３＝Ｌ、〔Ａ７：Ａ０〕＝２
１）を作成する。また、段ｉｎ４ｄ、段ｉｎ５ｄの出力
で、メモリ駆動信号（ＸＣＳ＝Ｈ、その他の制御線は不
問）を作成し、段ｉｎ５ｄの出力で処理開始許可回路２
６内にある初期化処理が終了したことを示すレジスタｉ
ｎｉｔ−ｒｅｇをセットする。このようにして初期化処
理が行われる。

【００６３】なおこの場合に、処理開始許可回路２６の
動作は次のように行われる。まず上述の初期設定信号パ
ルスが入力されると、処理開始許可回路２６内にある初
期化処理以外の処理が終了していることを示すレジスタ
ｅｎｄ−ｒｅｇがセットされる。そこでこのレジスタｅ
ｎｄ−ｒｅｇと上述のレジスタｉｎｉｔ−ｒｅｇの両方
がセットされていて、且つ何らかの作業情報が入力され
たときに、この処理開始許可回路２６では以下のような
動作が行われる。

【００６４】すなわち入力された作業情報が通常のＡ〜
Ｄ処理の場合には、そのバンクをアクティブにしても良
くなったとき、さらに書き込み動作ならばそれが可能に
なったとき、あるいはリフレッシュ処理の場合には、全
てのバンクがアクティブでなくなったときに、処理開始
信号ｊｏｂ−ｓｔａｒｔが出力される。ここで、各処理
ごとにバンクが割り当てられている場合には、アドレス
をデコードする必要はない。そして以下の説明は、初期
化終了後、処理要求が入力された時点から説明を行う。
この場合に処理開始信号ｊｏｂ−ｓｔａｒｔは直ちに出
力される。

【００６５】ここでＡ〜Ｄ書き込み／読み出し処理時の
処理ステップシフトレジスタの構造を図１２及び図１３
に示す。すなわちこれらの処理ステップシフトレジスタ
は例えば図１２に示すように構成される。さらにこの処
理ステップシフトレジスタに例えば処理開始信号ｊｏｂ
−ｓｔａｒｔが入力され、この入力されたパルスがこの
処理ステップシフトレジスタの中でクロックごとに後段
に伝達される。そしてこの処理ステップシフトレジスタ
の各段ｊｓ２ｄ〜ｊｓ４ｄの出力によって、処理に必要
な各種の信号が作成されるものである。

【００６６】そこで図１３には、Ａ処理ステップシフト
レジスタ、リフレッシュ処理ステップシフトレジスタ、
書き込み処理ステップシフトレジスタ、読み出し処理ス
テップシフトレジスタ、バンク０処理ステップシフトレ
ジスタ、バンク１処理ステップシフトレジスタ、バンク
２処理ステップシフトレジスタ、バンク３処理ステップ
シフトレジスタの全体の構成を示している。ここでＢ〜
Ｄ処理ステップシフトレジスタの構造はＡ処理ステップ
シフトレジスタと同じであるので、Ａ処理ステップシフ
トレジスタのみを示している。

【００６７】すなわちこの場合に、上述の処理開始信号
ｊｏｂ−ｓｔａｒｔは、Ａ処理及びリフレッシュ処理要
求信号の供給されるアンドゲートａｓ１ｄ及びｒｓ１ｄ
を通じてＡ処理及びリフレッシュ処理ステップシフトレ
ジスタに供給される。また、処理開始信号ｊｏｂ−ｓｔ
ａｒｔはリフレッシュ処理要求信号がインバータを介し
て供給されるアンドゲート４１に入力され、このゲート
信号が、書き込み処理及び読み出し処理要求信号の供給
されるアンドゲートｗｒ１ｄ及びｒｄ１ｄを通じて書き
込み処理及び読み出し処理ステップシフトレジスタに供
給される。

【００６８】さらにアドレス信号が対応するバンク０〜
３を判別する判別回路４２〜４５に供給される。そして
上述のアンドゲート４１からの信号が、それぞれ判別回
路４２〜４５からの信号の供給されるアンドゲートｂ０
１ｄ〜ｂ３１ｄを通じてバンク０〜３処理ステップシフ
トレジスタに供給される。なお、バンク０〜３処理ステ
ップシフトレジスタは、各バンクがアイドル状態になる
ことを検出するためのもので、同じバンクに続けて処理
がされようとする場合に時間を空けるためのものであ
る。

【００６９】そしてこのような処理ステップシフトレジ
スタを用いる装置において、例えばＡ書き込み処理時の
エンコーダ２１の動作は、例えば図１４に示すように行
われる。なお図１４は、書き込み動作でＳＤＲＡＭをＣ
Ｌ＝２、ＢＬ＝４とした場合の各駆動信号を示したもの
である。また図１４において、Ａの処理はバンク０で行
われるものとする。さらに、図１４中に表記されている
値ａ０〜ａ１９は入力作業情報のアドレスを示してお
り、また値ｄ０〜ｄ６３は書き込まれるデータを示した
ものである。

【００７０】すなわちこの図１４において、取り決めた
とおりまず先にＡＣＴＶコマンドを発行し、２クロック
後にＷＲＩＴＡコマンドを発行する。そして次のコマン
ドの発行は、使用するＳＤＲＡＭの仕様により、別バン
クへのアクセスの場合は図１４中のｓｔｅｐ５から、同
一バンクへの書き込み／読み出し及びリフレッシュの場
合はｓｔｅｐ９から可能となる。このようにしてエンコ
ーダ２１において、例えばＡ書き込み処理を行うための
各コマンドの発行を行うことができる。

【００７１】また、このような処理ステップシフトレジ
スタを用いる装置において、例えばＡ読み出し処理時の
エンコーダ２１の動作は、例えば図１５に示すように行
われる。なお図１５は、書き込み動作でＳＤＲＡＭをＣ
Ｌ＝２、ＢＬ＝４とした場合の各駆動信号を示したもの
である。また図１５において、Ａの処理はバンク０で行
われるものとする。さらに、図１５中に表記されている
値ａ０〜ａ１９は入力作業情報のアドレスを示してお
り、また値ｄ０〜ｄ６３は読み出されたデータを示した
ものである。

【００７２】すなわちこの図１５において、取り決めた
とおりまず先にＡＣＴＶコマンドを発行し、２クロック
後にＲＥＡＤＡコマンドを発行する。そして次のコマン
ドの発行は、使用するＳＤＲＡＭの仕様により、別バン
クへの読み出しの場合は図１５中のｓｔｅｐ５から、別
バンクへの書き込みの場合はｓｔｅｐ７から、同一バン
クへの書き込み／読み出し及びリフレッシュの場合はｓ
ｔｅｐ９から可能となる。このようにしてエンコーダ２
１において、例えばＡ読み出し処理を行うための各コマ
ンドの発行を行うことができる。

【００７３】さらにリフレッシュ処理時のエンコーダ２
１の動作は、例えば図１６に示すように行われる。なお
図１６は、書き込み動作でＳＤＲＡＭをＣＬ＝２、ＢＬ
＝４とした場合の各駆動信号を示したものである。また
図１６において、Ａの処理はバンク０で行われるものと
する。この図１６において、リフレッシュコマンドを発
行した後、次のコマンドの発行は、使用するＳＤＲＡＭ
の仕様により、図１６中のｓｔｅｐ７から可能となる。
このようにしてエンコーダ２１において、リフレッシュ
処理を行うための各コマンドの発行を行うことができ
る。

【００７４】なお、上述のエンコーダ２１の動作をまと
めると、 XCS = ! ( js1d ｜(js3d & !ref job) ｜in1d｜1n3d) XRAS= ! ( js1d ｜in1d｜1n3d ) XCAS= ! ( js3d & !ref job｜js1d & ref job｜1n3d) XWE = ! ( wr3d ｜in1d｜in3d) となる。

【００７５】またアドレスは、 dradr = (xinh i)? 22'h002222 : ((xinh a｜xinh b｜x
inh c｜xinh d)?adr :20'hfffff) とおいて、 A13= dradr[21] A12= dradr[20] A11= dradr[19] A10= (in1d ｜js3d)? 1'b1 : dradr[18] A9 = (js1d ｜in3d)? dradr[17] : 1'b1 A8 = (js1d ｜in3d)? dradr[16] : 1'b1 A7 = (js1d ｜in1d)? dradr[15] : ((js3d ｜in3d)? dr
adr[7] : 1'b1) A6 = (js1d ｜in1d)? dradr[14] : ((js3d ｜in3d)? dr
adr[6] : 1'b1) A5 = (js1d ｜in1d)? dradr[13] : ((js3d ｜in3d)? dr
adr[5] : 1'b1) A4 = (js1d ｜in1d)? dradr[12] : ((js3d ｜in3d)? dr
adr[4] : 1'b1) A3 = (js1d ｜in1d)? dradr[11] : ((js3d ｜in3d)? dr
adr[3] : 1'b1) A2 = (js1d ｜in1d)? dradr[10] : ((js3d ｜in3d)? dr
adr[2] : 1'b1) A1 = (js1d ｜in1d)? dradr[9] : ((js3d｜in3d)? drad
r[1] : 1'b1) A0 = (js1d ｜in1d)? dradr[8] : ((js3d｜in3d)? drad
r[0] : 1'b1) となる。

【００７６】さらに書き込み時のデータは、３ステート
バッファの入力をdro とし、書き込みデータバッファを
wdata buffとすると、 dro= (wr3d)? wdata buff[15:0]: ( (wr4d)? wdata buff[31:16]: ( (wr5d)? wdata buff[47:32]: ( (wr6d)? wdata buff[63:48]: 16'hffff))); となり、３ステートバッファのイネーブル信号をdbus e
n とすると、 dbus en =wr3d｜wr4d｜wr5d｜wr6d となる。

【００７７】また、読み出し時のデータを読み出しデー
タバッファに入力するとき、入力されたデータをdri と
し、読み出しデータバッファをrdata buffとすると、 if(rd5d) rdata buff[15:0]<=dri if(rd6d) rdata buff[31:16]<=dri if(rd7d) rdata buff[47:32]<=dri if(rd8d) rdata buff[63:48]<=dri として簡単に実現することができる。

【００７８】なお以上の値は一例であって、例えば使用
される信号処理系のデータ幅や、処理要求の頻度などに
よって最適になるように、モードレジスタの設定やコマ
ンドの出し方を選ぶことが必要であり、その場合には上
記のシフトレジスタのタップの位置を変えてやることで
容易に対応することができる。また、上述の実施形態の
シミュレーションによる動作例を図１７に示す。ただし
この例では、優先順位はＡ＞Ｂ＞Ｃ＞Ｄ＞リフレッシュ
の順である。

【００７９】従ってこの実施形態において、処理系から
の処理要求を受け付けて予約を行い、予約された処理要
求を状況に応じてメモリ駆動手段が取り込んでメモリ駆
動信号を発生するようにしたことによって、メモリの駆
動が各処理系からの処理要求ごとにそれぞれ独立して行
われ、１個のメモリに対して複数の処理系からの書き込
み読み出しを良好にして、複数のメモリを１個に置き換
えることができる。

【００８０】これによって、従来の装置では、複数のメ
モリにそれぞれ１個の集積回路を設けると、機器内に設
けられる集積回路の数が増加してコストの上昇や機器の
小型化の障害となり、また複数の信号処理系を１個の集
積回路にまとめた場合には複数のメモリを接続するため
に接続ピン数が極めて増加してしまっていたものを、本
発明によればこれらの問題点を容易に解消することがで
きるものである。

【００８１】こうして上述のメモリ統合装置によれば、
リアルタイム処理される複数の処理系のデータを１個の
メモリに記憶させるためのメモリ統合装置であって、処
理系からの処理要求を受け付けて予約を行う受け付け予
約手段と、受け付け予約手段に予約された処理系からの
処理要求に従ってメモリ駆動信号を発生すると共に発生
されるメモリ駆動信号の状況に応じて受け付け予約手段
に予約された処理系からの処理要求の取り込みを行うメ
モリ駆動手段とを有することにより、メモリの駆動が各
処理系からの処理要求ごとにそれぞれ独立して行われ、
１個のメモリに対して複数の処理系からの書き込み読み
出しを良好にして、複数のメモリを１個に置き換えるこ
とができるものである。

【００８２】なお本発明は、上述の説明した実施の形態
に限定されるものではなく、本発明の精神を逸脱するこ
となく種々の変形が可能とされるものである。

【００８３】

【発明の効果】従って請求項１の発明によれば、処理系
からの処理要求を受け付けて予約を行い、予約された処
理要求を状況に応じてメモリ駆動手段が取り込んでメモ
リ駆動信号を発生するようにしたことによって、メモリ
の駆動が各処理系からの処理要求ごとにそれぞれ独立し
て行われ、１個のメモリに対して複数の処理系からの書
き込み読み出しを良好にして、複数のメモリを１個に置
き換えることができるものである。

【００８４】また、請求項２の発明によれば、受け付け
予約手段では、処理系からの処理要求を先着順及び予め
定められた優先順位に従って受け付けて予約を行うこと
によって、複数の処理系からの処理要求を効率よく予約
し、１個のメモリに対して複数の処理系からの書き込み
読み出しを良好にして、複数のメモリを１個に置き換え
ることができるものである。

【００８５】さらに請求項３の発明によれば、受け付け
予約手段には複数の情報レジスタが設けられ、処理系か
らの処理要求を先着順及び予め定められた優先順位に従
って複数の情報レジスタに順番に保存すると共に、メモ
リ駆動手段から指示に従って複数の情報レジスタに保存
された情報を保存された順番に取り出すことによって、
予約された処理要求を必要に応じて取り出し、１個のメ
モリに対して複数の処理系からの書き込み読み出しを良
好にして、複数のメモリを１個に置き換えることができ
るものである。

【００８６】また、請求項４の発明によれば、メモリ駆
動手段には複数の処理ステップシフトレジスタが設けら
れ、受け付け予約手段に予約された処理要求に従って処
理系及びその処理要求内容に応じた処理ステップシフト
レジスタを起動し、処理ステップシフトレジスタからの
信号に従ってメモリ駆動信号を発生することによって、
メモリ駆動信号を発生を良好に行い、１個のメモリに対
して複数の処理系からの書き込み読み出しを良好にし
て、複数のメモリを１個に置き換えることができるもの
である。

【００８７】また、請求項５の発明によれば、メモリ駆
動手段には、処理系からの処理要求と共に供給されるデ
ータを一時保存する書き込みデータバッファと、処理系
からの処理要求によってメモリから取り出されるデータ
を一時保存する書き込みデータバッファとが設けられる
ことによって、データの書き込み読み出しを良好に行
い、１個のメモリに対して複数の処理系からの書き込み
読み出しを良好にして、複数のメモリを１個に置き換え
ることができるものである。

【００８８】これによって、従来の装置では、複数のメ
モリにそれぞれ１個の集積回路を設けると、機器内に設
けられる集積回路の数が増加してコストの上昇や機器の
小型化の障害となり、また複数の信号処理系を１個の集
積回路にまとめた場合には複数のメモリを接続するため
に接続ピン数が極めて増加してしまっていたものを、本
発明によればこれらの問題点を容易に解消することがで
きるものである。

【図面の簡単な説明】

【図１】本発明によるメモリ統合装置を用いたシステム
の全体の一実施形態の構成図である。

【図２】メモリ統合化回路の具体的な構成の一実施形態
を示すブロック図である。

【図３】優先順位を決定するための回路の一実施形態を
示す構成図である。

【図４】処理受付／予約ブロックの一実施形態の詳細な
構成図である。

【図５】処理受付／予約ブロックの他の実施形態の詳細
な構成図である。

【図６】メモリ駆動信号発生／読み出しデータバッファ
ブロックの一実施形態の詳細な構成図である。

【図７】読み出しデータレジスタブロックの一実施形態
の詳細な構成図である。

【図８】書き込み要求があった場合の動作のタイミング
チャート図である。

【図９】読み出し要求があった場合の動作のタイミング
チャート図である。

【図１０】読み出し要求があった場合の動作のタイミン
グチャート図である。

【図１１】初期化処理ステップシフトレジスタの構造図
である。

【図１２】処理ステップシフトレジスタの構造図であ
る。

【図１３】書き込み／読み出し処理ステップシフトレジ
スタの構造図である。

【図１４】書き込み処理時のエンコーダの動作の説明の
ための図である。

【図１５】読み出し処理時のエンコーダの動作の説明の
ための図である。

【図１６】リフレッシュ処理時のエンコーダの動作の説
明のための図である。

【図１７】実施形態のシミュレーションによる動作例を
示す図である。

【図１８】ビデオカセットレコーダー一体型カメラの説
明のための図である。

【図１９】従来の装置の説明のための図である。

【符号の説明】

１…処理受付／予約ブロック、２…メモリ駆動信号発生
／読み出しデータバッファブロック、３…読み出しデー
タレジスタブロック

Claims

【特許請求の範囲】

【請求項１】リアルタイム処理される複数の処理系の
データを１個のメモリに記憶させるためのメモリ統合装
置であって、前記処理系からの処理要求を受け付けて予約を行う受け
付け予約手段と、前記受け付け予約手段に予約された前記処理系からの処
理要求に従ってメモリ駆動信号を発生すると共に発生さ
れるメモリ駆動信号の状況に応じて前記受け付け予約手
段に予約された前記処理系からの処理要求の取り込みを
行うメモリ駆動手段とを有することを特徴とするメモリ
統合装置。
【請求項２】前記受け付け予約手段では、前記処理系
からの処理要求を先着順及び予め定められた優先順位に
従って受け付けて予約を行うことを特徴とする請求項１
に記載のメモリ統合装置。
【請求項３】前記受け付け予約手段には複数の情報レ
ジスタが設けられ、前記処理系からの処理要求を先着順及び予め定められた
優先順位に従って前記複数の情報レジスタに順番に保存
すると共に、前記メモリ駆動手段から指示に従って前記複数の情報レ
ジスタに保存された情報を前記保存された順番に取り出
すことを特徴とする請求項２に記載のメモリ統合装置。
【請求項４】前記メモリ駆動手段には複数の処理ステ
ップシフトレジスタが設けられ、前記受け付け予約手段に予約された処理要求に従って前
記処理系及びその処理要求内容に応じた前記処理ステッ
プシフトレジスタを起動し、前記処理ステップシフトレジスタからの信号に従って前
記メモリ駆動信号を発生することを特徴とする請求項１
に記載のメモリ統合装置。
【請求項５】前記メモリ駆動手段には、前記処理系か
らの処理要求と共に供給されるデータを一時保存する書
き込みデータバッファと、前記処理系からの処理要求に
よってメモリから取り出されるデータを一時保存する書
き込みデータバッファとが設けられることを特徴とする
請求項１に記載のメモリ統合装置。