JPH11212532A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11212532A JPH11212532A JP10016901A JP1690198A JPH11212532A JP H11212532 A JPH11212532 A JP H11212532A JP 10016901 A JP10016901 A JP 10016901A JP 1690198 A JP1690198 A JP 1690198A JP H11212532 A JPH11212532 A JP H11212532A
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Abstract
(57)【要約】
【課題】 汎用の半導体メモリを用いてフレームメモリ
を構成する従来の画像データ記憶方式においては、展開
する画像データのフォーマットが異なるごとに専用の画
像フレーム制御部を必要とするため、新しい画像処理装
置を開発する度に制御回路を設計しなければならず設計
負担が大きく開発期間も長くなるという問題点があっ
た。 【解決手段】 汎用のＤＲＡＭと同様な構成を有するメ
モリに、周辺回路として画像の１フレームを構成するラ
イン数および１ラインの画素数、データ転送順序、メモ
リアレイ内のフレーム格納領域等の画像データのフォー
マットに関する情報を設定可能な例えばレジスタのよう
な設定手段（２１）と、設定された内容に応じたタイミ
ングで制御信号やアドレスを生成するタイミング発生回
路（２２）およびアドレス生成回路（２０）とからなる
画像フレーム制御部（２０）を設けるようにした。
を構成する従来の画像データ記憶方式においては、展開
する画像データのフォーマットが異なるごとに専用の画
像フレーム制御部を必要とするため、新しい画像処理装
置を開発する度に制御回路を設計しなければならず設計
負担が大きく開発期間も長くなるという問題点があっ
た。 【解決手段】 汎用のＤＲＡＭと同様な構成を有するメ
モリに、周辺回路として画像の１フレームを構成するラ
イン数および１ラインの画素数、データ転送順序、メモ
リアレイ内のフレーム格納領域等の画像データのフォー
マットに関する情報を設定可能な例えばレジスタのよう
な設定手段（２１）と、設定された内容に応じたタイミ
ングで制御信号やアドレスを生成するタイミング発生回
路（２２）およびアドレス生成回路（２０）とからなる
画像フレーム制御部（２０）を設けるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶技術さ
らには画像データを記憶するフレームメモリに適用して
有効な技術に関し、特に異なる複数のフォーマットの画
像データを記憶する半導体メモリに利用して有効な技術
に関する。
らには画像データを記憶するフレームメモリに適用して
有効な技術に関し、特に異なる複数のフォーマットの画
像データを記憶する半導体メモリに利用して有効な技術
に関する。
【０００２】
【従来の技術】従来、画像データを記憶するフレームメ
モリとしては、一般に汎用のＤＲＡＭ（ダイナミックＲ
ＡＭ）やＳＲＡＭ（スタティックＲＡＭ）が使用されて
いた。従って、マイクロプロセッサやＣＲＴコントロー
ラ等の画像処理デバイスが画像データを処理してフレー
ム（１画面）単位やブロック単位で画像データを展開す
るには、展開する画像データのフォーマットに応じた固
有の順序でデータ転送を行なう必要があり、フレームメ
モリから画像データを読み出したり書き込んだりするた
めの専用の画像フレーム制御部（アドレス発生回路およ
びデータ転送制御回路）を画像処理デバイスとフレーム
メモリとの間に設けていた。
モリとしては、一般に汎用のＤＲＡＭ（ダイナミックＲ
ＡＭ）やＳＲＡＭ（スタティックＲＡＭ）が使用されて
いた。従って、マイクロプロセッサやＣＲＴコントロー
ラ等の画像処理デバイスが画像データを処理してフレー
ム（１画面）単位やブロック単位で画像データを展開す
るには、展開する画像データのフォーマットに応じた固
有の順序でデータ転送を行なう必要があり、フレームメ
モリから画像データを読み出したり書き込んだりするた
めの専用の画像フレーム制御部（アドレス発生回路およ
びデータ転送制御回路）を画像処理デバイスとフレーム
メモリとの間に設けていた。
【０００３】
【発明が解決しようとする課題】汎用の半導体メモリを
用いてフレームメモリを構成する従来の画像データ記憶
方式においては、展開する画像データのフォーマットが
異なるごとに専用の画像フレーム制御部を必要とするた
め、新しい画像処理装置を開発する度に制御回路を設計
しなければならず設計負担が大きく開発期間も長くなる
という問題点があった。
用いてフレームメモリを構成する従来の画像データ記憶
方式においては、展開する画像データのフォーマットが
異なるごとに専用の画像フレーム制御部を必要とするた
め、新しい画像処理装置を開発する度に制御回路を設計
しなければならず設計負担が大きく開発期間も長くなる
という問題点があった。
【０００４】この発明の目的は、画像データのフォーマ
ットが異なる画像処理装置ごとに画像フレーム制御部を
設計する必要がなく、これによって画像処理装置のコス
トダウンを図るとともに開発期間を短縮することが可能
な画像データ記憶用半導体メモリを提供することにあ
る。
ットが異なる画像処理装置ごとに画像フレーム制御部を
設計する必要がなく、これによって画像処理装置のコス
トダウンを図るとともに開発期間を短縮することが可能
な画像データ記憶用半導体メモリを提供することにあ
る。
【０００５】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【０００７】すなわち、汎用のＤＲＡＭと同様な構成を
有するメモリに、周辺回路として画像の１フレームを構
成するライン数および１ラインの画素数、データ転送順
序、メモリアレイ内のフレーム格納領域等の画像データ
のフォーマットに関する情報を設定可能な例えばレジス
タのような設定手段と、設定された内容に応じたタイミ
ングで制御信号を発生するタイミング発生回路およびア
ドレス信号を生成するアドレス生成回路とからなる画像
フレーム制御部を設けるようにした。
有するメモリに、周辺回路として画像の１フレームを構
成するライン数および１ラインの画素数、データ転送順
序、メモリアレイ内のフレーム格納領域等の画像データ
のフォーマットに関する情報を設定可能な例えばレジス
タのような設定手段と、設定された内容に応じたタイミ
ングで制御信号を発生するタイミング発生回路およびア
ドレス信号を生成するアドレス生成回路とからなる画像
フレーム制御部を設けるようにした。
【０００８】上記した手段によれば、１フレームを構成
するライン数および１ラインの画素数、データ転送順
序、フレーム領域等の画像フォーマットに関する情報を
任意に設定可能な設定手段（レジスタ）を備えているた
め、画像データのフォーマットが異なる画像処理装置ご
とに画像フレーム制御部を設計する必要がなくこれによ
って開発期間を短縮することができるとともに、アドレ
ス生成回路を備えているためリード・ライトの際に毎回
外部からアドレスを与える必要がないので、メモリ自身
にアドレス端子（ピン）を設ける必要がなく、これによ
って端子数を減らすことができるようになる。
するライン数および１ラインの画素数、データ転送順
序、フレーム領域等の画像フォーマットに関する情報を
任意に設定可能な設定手段（レジスタ）を備えているた
め、画像データのフォーマットが異なる画像処理装置ご
とに画像フレーム制御部を設計する必要がなくこれによ
って開発期間を短縮することができるとともに、アドレ
ス生成回路を備えているためリード・ライトの際に毎回
外部からアドレスを与える必要がないので、メモリ自身
にアドレス端子（ピン）を設ける必要がなく、これによ
って端子数を減らすことができるようになる。
【０００９】また、上記設定手段への画像データのフォ
ーマットに関する情報の設定は、外部から供給される所
定のコマンドコードに従って実行されるように構成する
と良い。これによって、外部から供給される制御信号に
基づいて情報の設定を行なう方式に比べて端子数を少な
くすることができる。
ーマットに関する情報の設定は、外部から供給される所
定のコマンドコードに従って実行されるように構成する
と良い。これによって、外部から供給される制御信号に
基づいて情報の設定を行なう方式に比べて端子数を少な
くすることができる。
【００１０】さらに、上記コマンドコードおよび画像デ
ータは共通の端子より入力されるように構成され、かつ
上記コマンドコードの入力か画像データの入力かを示す
信号が入力されるように構成する。これによって、コマ
ンドコードが入力されたことを直ちに認識して対応する
処理を速やかに実行することができ、応答速度の速い半
導体メモリが得られる。
ータは共通の端子より入力されるように構成され、かつ
上記コマンドコードの入力か画像データの入力かを示す
信号が入力されるように構成する。これによって、コマ
ンドコードが入力されたことを直ちに認識して対応する
処理を速やかに実行することができ、応答速度の速い半
導体メモリが得られる。
【００１１】また、上記メモリ部より読み出された画像
データを外部へ出力する際に画像データの出力用端子の
信号が有効か否かを示す信号を外部へ出力するように構
成する。これによって、外部の装置は出力された画像デ
ータを迅速かつ正確に取り込むことができる。
データを外部へ出力する際に画像データの出力用端子の
信号が有効か否かを示す信号を外部へ出力するように構
成する。これによって、外部の装置は出力された画像デ
ータを迅速かつ正確に取り込むことができる。
【００１２】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。図１は本発明を適用した画像デ
ータ格納用のフレームメモリの一実施例を示すブロック
である。
面に基づいて説明する。図１は本発明を適用した画像デ
ータ格納用のフレームメモリの一実施例を示すブロック
である。
【００１３】図１において、１０は汎用のＤＲＡＭとほ
ぼ同様な構成を有するＤＲＡＭ部で、このＤＲＡＭ部１
０は、各々が情報電荷蓄積用の容量素子と選択スイッチ
素子とからなる複数のメモリセルがマトリックス状に配
置されたメモリアレイ１１、ロウアドレス信号をデコー
ドして上記メモリアレイ１１内の対応するワード線を選
択するロウデコーダ回路１２、カラムアドレス信号をデ
コードして上記メモリアレイ１１内の対応するデータ線
を選択するカラムデコーダ回路１３、ロウデコーダ回路
１２にロウアドレス信号を供給するロウアドレスバッフ
ァ１４、カラムデコーダ回路１３にカラムアドレス信号
を供給するカラムアドレスバッファ１５、メモリアレイ
１１から読み出された信号を増幅したり、書込みデータ
に従ってデータ線のレベルを与えるセンスアンプ＆Ｉ／
Ｏバス１６、センスアンプに書込みデータ信号を供給す
るデータ入力バッファ１７、センスアンプにより増幅さ
れたリード信号を出力する出力バッファ１８、ＲＡＳ，
ＣＡＳ，ＷＥ，ＯＥなどの入力制御信号に基づいて上記
デコーダやバッファに対する制御信号を生成するメモリ
制御回路１９等から構成されている。
ぼ同様な構成を有するＤＲＡＭ部で、このＤＲＡＭ部１
０は、各々が情報電荷蓄積用の容量素子と選択スイッチ
素子とからなる複数のメモリセルがマトリックス状に配
置されたメモリアレイ１１、ロウアドレス信号をデコー
ドして上記メモリアレイ１１内の対応するワード線を選
択するロウデコーダ回路１２、カラムアドレス信号をデ
コードして上記メモリアレイ１１内の対応するデータ線
を選択するカラムデコーダ回路１３、ロウデコーダ回路
１２にロウアドレス信号を供給するロウアドレスバッフ
ァ１４、カラムデコーダ回路１３にカラムアドレス信号
を供給するカラムアドレスバッファ１５、メモリアレイ
１１から読み出された信号を増幅したり、書込みデータ
に従ってデータ線のレベルを与えるセンスアンプ＆Ｉ／
Ｏバス１６、センスアンプに書込みデータ信号を供給す
るデータ入力バッファ１７、センスアンプにより増幅さ
れたリード信号を出力する出力バッファ１８、ＲＡＳ，
ＣＡＳ，ＷＥ，ＯＥなどの入力制御信号に基づいて上記
デコーダやバッファに対する制御信号を生成するメモリ
制御回路１９等から構成されている。
【００１４】この実施例のフレームメモリでは、上記Ｄ
ＲＡＭ部１０の周辺回路として画像の１フレームを構成
するライン数および１ラインの画素数、データ転送順
序、フレーム領域等を任意に設定可能なレジスタを備え
外部から入力されるコマンドに基づいて制御信号を形成
するレジスタ＆制御回路２１と、設定された内容に応じ
たタイミングで制御信号を生成するタイミング発生回路
２２および設定されたデータ転送順序およびフレーム領
域に基づいて上記ＤＲＡＭ部に対して供給するアドレス
信号を生成するカウンタ等からなるアドレス生成回路２
３と、上記レジスタ＆制御回路２１へのデータ入力また
はＤＲＡＭ部１０に対する画像データ入力の切換えを行
なう切換えスイッチ２４とからなる画像フレーム制御部
２０が設けられている。
ＲＡＭ部１０の周辺回路として画像の１フレームを構成
するライン数および１ラインの画素数、データ転送順
序、フレーム領域等を任意に設定可能なレジスタを備え
外部から入力されるコマンドに基づいて制御信号を形成
するレジスタ＆制御回路２１と、設定された内容に応じ
たタイミングで制御信号を生成するタイミング発生回路
２２および設定されたデータ転送順序およびフレーム領
域に基づいて上記ＤＲＡＭ部に対して供給するアドレス
信号を生成するカウンタ等からなるアドレス生成回路２
３と、上記レジスタ＆制御回路２１へのデータ入力また
はＤＲＡＭ部１０に対する画像データ入力の切換えを行
なう切換えスイッチ２４とからなる画像フレーム制御部
２０が設けられている。
【００１５】上記レジスタ＆制御回路２１内のレジスタ
に設定されるフォーマット値としては、１フレームを構
成するライン数および１ラインの画素数、フレーム領域
の先頭アドレス（Ｘ，Ｙ）、書込みまたは読出しの順序
（ライン方向もしくは垂直方向）、１回当たりの転送画
素データ数等があり、外部から入力されるコマンドとし
ては画像フォーマットの初期設定を要求する初期化コマ
ンド、データの書込みを要求する書込みコマンドおよび
データの読出しを要求する読出しコマンド等がある。
に設定されるフォーマット値としては、１フレームを構
成するライン数および１ラインの画素数、フレーム領域
の先頭アドレス（Ｘ，Ｙ）、書込みまたは読出しの順序
（ライン方向もしくは垂直方向）、１回当たりの転送画
素データ数等があり、外部から入力されるコマンドとし
ては画像フォーマットの初期設定を要求する初期化コマ
ンド、データの書込みを要求する書込みコマンドおよび
データの読出しを要求する読出しコマンド等がある。
【００１６】１フレームを構成するライン数および１ラ
インの画素数並びにフレーム領域の先頭アドレス（Ｘ，
Ｙ）を設定することにより、図２に示すように、フレー
ムメモリＦ−ＭＥＭ内の任意の領域に所望の大きさの画
像フレーム領域ＦＡ１，ＦＡ２，ＦＡ３‥‥を形成する
ことができる。画像データの書込みまたは読出しの順序
は、通常動作では図２のフレーム領域ＦＡ１に示されて
いるようにライン方向であるが、メモリの検査（テステ
ィング）の際に垂直方向に書込みおよび読出しを行なう
ことでライン方向の書込み読出し動作では検出できない
欠陥を検出することができる。
インの画素数並びにフレーム領域の先頭アドレス（Ｘ，
Ｙ）を設定することにより、図２に示すように、フレー
ムメモリＦ−ＭＥＭ内の任意の領域に所望の大きさの画
像フレーム領域ＦＡ１，ＦＡ２，ＦＡ３‥‥を形成する
ことができる。画像データの書込みまたは読出しの順序
は、通常動作では図２のフレーム領域ＦＡ１に示されて
いるようにライン方向であるが、メモリの検査（テステ
ィング）の際に垂直方向に書込みおよび読出しを行なう
ことでライン方向の書込み読出し動作では検出できない
欠陥を検出することができる。
【００１７】また、上記画像フレーム制御部２０には、
例えば８ビットのようなデータ入出力端子Ｉ／Ｏと、ク
ロック信号ＭＣＬＫの入力端子と、外部のマイクロプロ
セッサ等からリセット信号ＲＳＴや初期化コマンド・ス
トローブ信号ＩＮＩＴ、転送要求信号ＭＲＥＱ等の制御
信号が入力される端子と、上記ＤＲＡＭ部１０からデー
タ入出力端子Ｉ／Ｏへ転送されるが有効か否か示すデー
タストローブ信号ＳＴＲＢを出力する端子が結合されて
いる。
例えば８ビットのようなデータ入出力端子Ｉ／Ｏと、ク
ロック信号ＭＣＬＫの入力端子と、外部のマイクロプロ
セッサ等からリセット信号ＲＳＴや初期化コマンド・ス
トローブ信号ＩＮＩＴ、転送要求信号ＭＲＥＱ等の制御
信号が入力される端子と、上記ＤＲＡＭ部１０からデー
タ入出力端子Ｉ／Ｏへ転送されるが有効か否か示すデー
タストローブ信号ＳＴＲＢを出力する端子が結合されて
いる。
【００１８】さらに、上記レジスタ＆制御回路２１内に
は外部から入力されたコマンドコードを保持するレジス
タが設けられ、このレジスタに保持されたコマンドをデ
コードして上記タイミング発生回路２２およびアドレス
生成回路２３に対する制御信号を形成するデコーダ回路
もしくはコマンドコードに基づいて制御信号を出力する
ランダムロジック回路等からなる制御回路が設けられて
いる。
は外部から入力されたコマンドコードを保持するレジス
タが設けられ、このレジスタに保持されたコマンドをデ
コードして上記タイミング発生回路２２およびアドレス
生成回路２３に対する制御信号を形成するデコーダ回路
もしくはコマンドコードに基づいて制御信号を出力する
ランダムロジック回路等からなる制御回路が設けられて
いる。
【００１９】次に、上記画像フレーム制御部２０のレジ
スタ＆制御回路２１によるフレームメモリの制御手順を
図３のフローチャートおよび図４のタイミングチャート
を用いて説明する。
スタ＆制御回路２１によるフレームメモリの制御手順を
図３のフローチャートおよび図４のタイミングチャート
を用いて説明する。
【００２０】先ず、システムの立ち上がり時やリセット
時に外部のマイクロプロセッサ等の画像処理装置は処理
する画像データのフォーマットに応じて設定値を生成す
る。そして、画像処理装置は、初期化コマンド・ストロ
ーブ信号ＩＮＩＴをロウレベルにアサートしてから、初
期化コマンドＦ＿ｓｅｔおよび生成した画像フォーマッ
ト設定値ＴＰ＿ｓｅｔ，ＦＭ＿ｓｅｔ，Ｔ＿ｔｙｐｅ，
ＢＳＴ＿ｓｅｔ等を実施例のフレームメモリに供給する
（図４の期間Ｔ１参照）。
時に外部のマイクロプロセッサ等の画像処理装置は処理
する画像データのフォーマットに応じて設定値を生成す
る。そして、画像処理装置は、初期化コマンド・ストロ
ーブ信号ＩＮＩＴをロウレベルにアサートしてから、初
期化コマンドＦ＿ｓｅｔおよび生成した画像フォーマッ
ト設定値ＴＰ＿ｓｅｔ，ＦＭ＿ｓｅｔ，Ｔ＿ｔｙｐｅ，
ＢＳＴ＿ｓｅｔ等を実施例のフレームメモリに供給する
（図４の期間Ｔ１参照）。
【００２１】すると、フレームメモリ内では、上記初期
化コマンド・ストローブ信号ＩＮＩＴによって切換えス
イッチ２４がレジスタ＆制御回路２１側に接続されるた
め、画像処理装置から出力された上記初期化コマンドお
よび画像フォーマット設定値はレジスタ＆制御回路２１
へ供給される。これによって、レジスタ＆制御回路２１
は、初期化コマンドを解読してそれに続くデータを初期
設定値と判断して対応するレジスタに設定を行なう（図
３のステップＳ１→Ｓ２）。
化コマンド・ストローブ信号ＩＮＩＴによって切換えス
イッチ２４がレジスタ＆制御回路２１側に接続されるた
め、画像処理装置から出力された上記初期化コマンドお
よび画像フォーマット設定値はレジスタ＆制御回路２１
へ供給される。これによって、レジスタ＆制御回路２１
は、初期化コマンドを解読してそれに続くデータを初期
設定値と判断して対応するレジスタに設定を行なう（図
３のステップＳ１→Ｓ２）。
【００２２】上記初期設定が終了する画像処理装置は、
初期化コマンド・ストローブ信号ＩＮＩＴをハイレベル
にネゲートし、転送要求信号ＭＲＥＱをロウレベルにア
サートして読出しコマンドまたは書込みコマンドをフレ
ームメモリへ出力する。すると、フレームメモリのレジ
スタ＆制御回路２１は入力されたコマンドを解読し（ス
テップＳ３）、レジスタに設定されているフォーマット
値に応じてタイミング発生回路２２およびアドレス生成
回路２３に対する制御信号を出力する（ステップＳ
４）。これによって、タイミング発生回路２２およびア
ドレス生成回路２３から上記ＤＲＡＭ部１０に対して所
定の制御信号が供給され、入出力端子Ｉ／Ｏへ入力され
た画像データをメモリアレイ１１に書き込んだりメモリ
アレイから画像データを読み出して入出力端子Ｉ／Ｏへ
の画像データの転送を実行する（ステップＳ５）。
初期化コマンド・ストローブ信号ＩＮＩＴをハイレベル
にネゲートし、転送要求信号ＭＲＥＱをロウレベルにア
サートして読出しコマンドまたは書込みコマンドをフレ
ームメモリへ出力する。すると、フレームメモリのレジ
スタ＆制御回路２１は入力されたコマンドを解読し（ス
テップＳ３）、レジスタに設定されているフォーマット
値に応じてタイミング発生回路２２およびアドレス生成
回路２３に対する制御信号を出力する（ステップＳ
４）。これによって、タイミング発生回路２２およびア
ドレス生成回路２３から上記ＤＲＡＭ部１０に対して所
定の制御信号が供給され、入出力端子Ｉ／Ｏへ入力され
た画像データをメモリアレイ１１に書き込んだりメモリ
アレイから画像データを読み出して入出力端子Ｉ／Ｏへ
の画像データの転送を実行する（ステップＳ５）。
【００２３】図４の期間Ｔ２には、読出しコマンドＣＤ
（ＲＥＡＤ）が入力されたときの動作波形が示されてい
る。同図に示されている“ＤＡＴＡ”はメモリアレイか
ら読み出されて入出力端子Ｉ／Ｏに転送された画像デー
タであり、この画像データの出力と同期してタイミング
発生回路２２からはデータ入出力端子Ｉ／Ｏのデータが
有効であることを示す信号ＳＴＲＢ（ロウレベル）が出
力される。出力される画像データはクロック信号ＭＣＬ
Ｋに同期して出力される。
（ＲＥＡＤ）が入力されたときの動作波形が示されてい
る。同図に示されている“ＤＡＴＡ”はメモリアレイか
ら読み出されて入出力端子Ｉ／Ｏに転送された画像デー
タであり、この画像データの出力と同期してタイミング
発生回路２２からはデータ入出力端子Ｉ／Ｏのデータが
有効であることを示す信号ＳＴＲＢ（ロウレベル）が出
力される。出力される画像データはクロック信号ＭＣＬ
Ｋに同期して出力される。
【００２４】以上、主として画像処理システムの評価装
置に好適なフレームメモリについて説明したが、本発明
はＤＶＤ（ディジタル・ビデオ・ディスク）装置などの
製品レベルの画像処理システムにも適用することができ
る。その場合、上記レジスタ＆制御回路２１内のレジス
タはＥＰＲＯＭなどの不揮発性メモリで構成して、出荷
時にシステムの仕様に応じて画像データのフォーマット
値を書き込んでおくようにすれば良い。
置に好適なフレームメモリについて説明したが、本発明
はＤＶＤ（ディジタル・ビデオ・ディスク）装置などの
製品レベルの画像処理システムにも適用することができ
る。その場合、上記レジスタ＆制御回路２１内のレジス
タはＥＰＲＯＭなどの不揮発性メモリで構成して、出荷
時にシステムの仕様に応じて画像データのフォーマット
値を書き込んでおくようにすれば良い。
【００２５】さらに、上記レジスタ＆制御回路２１内の
レジスタに予めＮＴＳＣ，ＰＡＬ，ＭＰＥＧ（Motion P
icture Experts Group)など複数の映像方式の画像フォ
ーマット値を設定しておいて、画像データの読出し書込
みの際にいずれの方式の画像を処理するかを指定するコ
ードが入力されるとフレームメモリがそのコードを判定
して対応する設定値を用いて自動的に指定された方式の
画像フォーマットで画像データの読出しおよび書込みを
行なうように構成することも可能である。図５にはＭＰ
ＥＧ方式の画像処理におけるＳＩＦ（Source Input For
mat）フォーマットの１画素の構造を示す。図におい
て、Ｙは輝度信号、Ｃｂは青色信号、Ｃｒは赤色信号を
表している。
レジスタに予めＮＴＳＣ，ＰＡＬ，ＭＰＥＧ（Motion P
icture Experts Group)など複数の映像方式の画像フォ
ーマット値を設定しておいて、画像データの読出し書込
みの際にいずれの方式の画像を処理するかを指定するコ
ードが入力されるとフレームメモリがそのコードを判定
して対応する設定値を用いて自動的に指定された方式の
画像フォーマットで画像データの読出しおよび書込みを
行なうように構成することも可能である。図５にはＭＰ
ＥＧ方式の画像処理におけるＳＩＦ（Source Input For
mat）フォーマットの１画素の構造を示す。図におい
て、Ｙは輝度信号、Ｃｂは青色信号、Ｃｒは赤色信号を
表している。
【００２６】図６には、上記レジスタ＆制御回路２１内
のレジスタに予めＮＴＳＣ，ＰＡＬ，ＭＰＥＧなど複数
の映像方式の画像フォーマット値が設定されているフレ
ームメモリにおいて、一例としてＭＰＥＧ方式に従った
画像データの読出しを行なう場合のタイミングが示され
ている。
のレジスタに予めＮＴＳＣ，ＰＡＬ，ＭＰＥＧなど複数
の映像方式の画像フォーマット値が設定されているフレ
ームメモリにおいて、一例としてＭＰＥＧ方式に従った
画像データの読出しを行なう場合のタイミングが示され
ている。
【００２７】先ず、フレームメモリには、マイクロプロ
セッサ等からＭＰＥＧ方式の画像処理であることを示す
コマンド“ＭＰＥＧ”が入力される。続いて、初期設定
値としてＭＰＥＧ方式に固有の動き補償モードでの動き
ベクトルＭＣと１回のアクセスで転送される画素の数Ｗ
ＲＤが入力される。すると、フレームメモリ内のレジス
タ＆制御回路２１は入力されたコマンド“ＭＰＥＧ”に
よってＭＰＥＧ方式の画像データ処理であることを認識
し、続いて入力される上記設定値ＭＣ，ＷＲＤ等をレジ
スタに保持するとともに、既に設定されているＭＰＥＧ
方式の画像フォーマット値に基づいてタイミング発生回
路２２やアドレス生成回路２３を制御してＤＲＡＭ部１
０より画像データを読み出して出力する。
セッサ等からＭＰＥＧ方式の画像処理であることを示す
コマンド“ＭＰＥＧ”が入力される。続いて、初期設定
値としてＭＰＥＧ方式に固有の動き補償モードでの動き
ベクトルＭＣと１回のアクセスで転送される画素の数Ｗ
ＲＤが入力される。すると、フレームメモリ内のレジス
タ＆制御回路２１は入力されたコマンド“ＭＰＥＧ”に
よってＭＰＥＧ方式の画像データ処理であることを認識
し、続いて入力される上記設定値ＭＣ，ＷＲＤ等をレジ
スタに保持するとともに、既に設定されているＭＰＥＧ
方式の画像フォーマット値に基づいてタイミング発生回
路２２やアドレス生成回路２３を制御してＤＲＡＭ部１
０より画像データを読み出して出力する。
【００２８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、前
記実施例においては、メモリアレイを汎用ＤＲＡＭと同
様なメモリセルで構成したものについて説明したが、こ
の発明はそれに限定されるものでなく、ＳＲＡＭを構成
するメモリセルと同様なメモリセルとしてもよい。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、前
記実施例においては、メモリアレイを汎用ＤＲＡＭと同
様なメモリセルで構成したものについて説明したが、こ
の発明はそれに限定されるものでなく、ＳＲＡＭを構成
するメモリセルと同様なメモリセルとしてもよい。
【００２９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である画像デ
ータ記憶用のフレームメモリに適用した場合について説
明したが、この発明はそれに限定されるものでなく通信
用データを記憶する半導体メモリ等規則性のあるアクセ
スの行われる半導体メモリに広く利用することができ
る。
なされた発明をその背景となった利用分野である画像デ
ータ記憶用のフレームメモリに適用した場合について説
明したが、この発明はそれに限定されるものでなく通信
用データを記憶する半導体メモリ等規則性のあるアクセ
スの行われる半導体メモリに広く利用することができ
る。
【００３０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００３１】すなわち、画像データのフォーマットが異
なる画像処理装置ごとに画像フレーム制御部を設計する
必要がなく、画像処理装置のコストダウンを図るととも
に開発期間を短縮することが可能な画像データ記憶用半
導体メモリを実現することができる。
なる画像処理装置ごとに画像フレーム制御部を設計する
必要がなく、画像処理装置のコストダウンを図るととも
に開発期間を短縮することが可能な画像データ記憶用半
導体メモリを実現することができる。
【図１】本発明に係る画像データ記憶用半導体記憶装置
の一例としてのフレームメモリの一実施例を示すブロッ
ク図である。
の一例としてのフレームメモリの一実施例を示すブロッ
ク図である。
【図２】フレームメモリ内のフレーム領域の構成を概念
的に示す説明図である。
的に示す説明図である。
【図３】実施例のフレームメモリにおける制御手順の一
例を示すフローチャートである。
例を示すフローチャートである。
【図４】実施例のフレームメモリにおけるフォーマット
値の設定および画像データの読出し時の動作タイミング
を示すタイミングチャートである。
値の設定および画像データの読出し時の動作タイミング
を示すタイミングチャートである。
【図５】実施例のフレームメモリにおいて設定可能なＭ
ＰＥＧ方式の画像データの構成を示す説明図である。
ＰＥＧ方式の画像データの構成を示す説明図である。
【図６】実施例のフレームメモリにおいてＭＰＥＧ方式
の画像データの処理を行なう際のフォーマット値の設定
および画像データの読出し時の動作タイミングを示すタ
イミングチャートである。
の画像データの処理を行なう際のフォーマット値の設定
および画像データの読出し時の動作タイミングを示すタ
イミングチャートである。
１０ ＤＲＡＭ部 １１ メモリアレイ １２ ロウデコーダ回路 １３ カラムデコーダ回路 １４ ロウアドレスバッファ １５ カラムアドレスバッファ １６ センスアンプ＆Ｉ／Ｏバス １７ データ入力バッファ １８ データ出力バッファ １９ メモリ制御回路 ２０ 画像フレーム制御部 ２１ レジスタ＆制御回路 ２２ タイミング発生回路 ２３ アドレス生成回路 Ｉ／Ｏ データ入出力端子 ＲＳＴ リセット信号 ＭＣＬＫ クロック信号 ＩＮＩＴ 初期化コマンド・ストローブ信号 ＭＲＥＱ 転送要求信号 ＳＴＲＢ データストローブ信号
Claims (3)
- 【請求項１】 メモリアレイおよびアドレス信号をデコ
ードして前記メモリアレイ内の対応するメモリセルを選
択するための信号を形成するデコーダ回路と、選択され
たメモリセルから読み出された信号を増幅する読出し回
路とを備えたメモリ部と、 画像データのフォーマットに関する情報を設定可能な設
定手段と、設定された内容に応じたタイミングで制御信
号を発生するタイミング発生回路およびアドレス信号を
生成するアドレス生成回路とからなる画像フレーム制御
部と、を具備し、上記設定手段への画像データのフォー
マットに関する情報の設定は、外部から供給される所定
のコマンドコードに従って実行されるように構成されて
いるとともに、上記コマンドコードおよび画像データは
共通の端子より入力されるように構成され、かつ上記コ
マンドコードの入力か画像データの入力かを示す信号が
入力されるように構成されてなることを特徴とする半導
体記憶装置。 - 【請求項２】 上記設定手段はレジスタにより構成さ
れ、電源投入時もしくはリセット時に画像データのフォ
ーマットに関する情報が設定されるように構成されてい
ることを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】 上記メモリ部より読み出された画像デー
タを外部へ出力する際に、画像データが出力される端子
の信号が有効か否かを示す信号を外部へ出力するように
構成されていることを特徴とする請求項１または２に記
載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10016901A JPH11212532A (ja) | 1998-01-29 | 1998-01-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10016901A JPH11212532A (ja) | 1998-01-29 | 1998-01-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11212532A true JPH11212532A (ja) | 1999-08-06 |
Family
ID=11929056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10016901A Withdrawn JPH11212532A (ja) | 1998-01-29 | 1998-01-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11212532A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003085038A (ja) * | 2001-09-06 | 2003-03-20 | Sony Corp | 画像処理装置 |
| JP2010134463A (ja) * | 2008-11-26 | 2010-06-17 | Samsung Electronics Co Ltd | データストリームを利用した送受信システムのインターフェース方法 |
-
1998
- 1998-01-29 JP JP10016901A patent/JPH11212532A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003085038A (ja) * | 2001-09-06 | 2003-03-20 | Sony Corp | 画像処理装置 |
| JP2010134463A (ja) * | 2008-11-26 | 2010-06-17 | Samsung Electronics Co Ltd | データストリームを利用した送受信システムのインターフェース方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050405 |