JP2003085038A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＲＡＭなどの記憶回路へのアクセスの高速
化を図れる画像処理装置を提供することを目的とする。 【解決手段】 それぞれ１ページを単位とした画像デー
タを記憶する複数のバッファから構成されるＤＲＡＭ１
４７と、制御信号Ｓ４１０に基づいて、ＤＲＡＭ１４７
にアクセスするときに用いられるサイズの画像データ全
体が単数の前記バッファに書き込まれるように、前記画
像データの論理アドレスからＤＲＡＭ１４７の物理アド
レスを生成し、前記画像データを、ＤＲＡＭ１４７内の
前記生成された物理アドレスに書き込むメモリＩ／Ｆ回
路１４４とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像処理装置に関
し、ＤＲＡＭなどの記憶回路へのアクセスに特徴を有す
る画像処理装置に関するものである。

【０００２】

【従来の技術】種々のＣＡＤ(Computer Aided Design)
システムや、アミューズメント装置などにおいて、コン
ピュータグラフィックスがしばしば用いられている。特
に、近年の画像処理技術の進展に伴い、３次元コンピュ
ータグラフィックスを用いたシステムが急速に普及して
いる。このような３次元コンピュータグラフィックス
は、膨大な画像データをリアルタムに処理するため、Ｄ
ＲＡＭなどの記憶回路に頻繁にアクセスを行う。従来で
は、ＤＲＡＭへのアクセスは、固定したサイズのページ
を基に行われている。

【０００３】

【発明が解決しようとする課題】しかしながら、例え
ば、グラフィック処理において、まとめて処理が行われ
る画像データのサイズが複数ある場合に、ＤＲＡＭへの
アクセスを固定したサイズのページを基に行うと、まと
めて処理される画像データが複数のページに跨がってＤ
ＲＡＭ内に格納されることがあり、ページブレイクが生
じてＤＲＡＭへのアクセス時間が長くなるという問題が
ある。また、ＤＲＡＭ内の限られた記憶領域を効率的に
使用することも重要である。

【０００４】本発明は上述した従来技術の問題点に鑑み
てなされ、多様なサイズの画像データを扱う場合に、従
来に比べてＤＲＡＭへのアクセス時間を短縮することが
できる画像処理装置を提供することを目的とする。

【０００５】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
第１の発明の画像処理装置は、それぞれ１ページを単位
とした画像データを記憶する複数のバッファから構成さ
れる記憶回路と、制御信号に基づいて、前記記憶回路に
アクセスするときに用いられるサイズの画像データ全体
が単数の前記バッファに書き込まれるように、前記画像
データの論理アドレスから前記記憶回路内の物理アドレ
スを生成するアドレス生成回路と、前記画像データを、
前記記憶領域内の前記生成された前記物理アドレスに書
き込む書き込み回路とを有する。

【０００６】第１の発明の画像処理装置の作用は以下の
ようになる。記憶回路にアクセスする際に、アドレス生
成回路において、制御信号に基づいて、前記記憶回路に
アクセスするときに用いられるサイズの画像データ全体
が単数の前記バッファに書き込まれるように、前記画像
データの論理アドレスから前記記憶回路内の物理アドレ
スが生成される。そして、書き込み回路が、前記画像デ
ータを、前記記憶領域内の前記生成された前記物理アド
レスに書き込む。このように、第１の画像処理装置で
は、アドレス生成回路において、制御信号に基づいて、
前記記憶回路にアクセスするときに用いられるサイズの
画像データ全体が単数の前記バッファに書き込まれるよ
うに、前記画像データの論理アドレスから前記記憶回路
内の物理アドレスを生成することから、画像データのサ
イズに応じて、画像データを記憶回路に記憶する形態を
柔軟に制御できる。そのため、ページブレイクの発生数
を削減し、記憶回路へのアクセス時間を短縮できる。

【０００７】また、第１の発明の画像処理装置は、好ま
しくは、前記アドレス生成回路は、前記画像処理装置の
外部から入力された前記制御信号に基づいて、前記物理
アドレスを生成する。また、第１の発明の画像処理装置
は、好ましくは、前記記憶回路は、マトリクス状に配置
された複数の画素の色をそれぞれ示す複数の画素データ
をを同時に書き込み可能であり、前記画像処理装置は、
前記記憶回路に同時に書き込まれる複数の画素データの
それぞれに対応した複数の前記アドレス生成回路を有
し、前記アドレス生成回路は、対応する前記画素データ
を書き込む前記記憶回路の記憶領域内のアドレスを示す
前記物理アドレスを生成し、前記書き込み回路は、前記
複数の画素データを、前記記憶領域内の前記物理アドレ
スにそれぞれ書き込む。

【０００８】また、第１の発明の画像処理装置は、好ま
しくは、前記画素データは、前記色を示す色データと、
対応する画素の２次元上のｘ方向およびｙ方向の位置を
それぞれ示す第１の位置データおよび第２の位置データ
とを含み、前記アドレス生成回路は、前記第２の位置デ
ータと、前記記憶領域のｘ方向の幅に応じた幅データと
を乗算する乗算回路と、前記第１の位置データと、前記
乗算回路の乗算結果とを加算して前記書き込みアドレス
を生成する加算回路とを有する。

【０００９】また、第２の発明の画像処理装置は、好ま
しくは、立体モデルを複数の単位図形を組み合わせて表
現し、表示装置のマトリクス状に配置された画素毎に色
を示す画素データを生成する画像処理装置において、前
記単位図形の頂点について、Ｒ（赤），Ｇ（緑），Ｂ
（青）データを含むポリゴンレンダリングデータを生成
するポリゴンレンダリングデータ生成回路と、前記単位
図形の頂点のポリゴンレンダリングデータを補間して、
前記単位図形内に位置する画素の画素データを生成する
データ補間回路と、それぞれ１ページを単位として複数
の画素データを記憶する複数のバッファから構成され、
複数の前記画素データの前記Ｒ，Ｇ，Ｂデータを同時に
書き込み可能な記憶回路と、制御信号に基づいて、前記
記憶回路にアクセスするときに用いられるサイズの画像
データ全体が単数の前記バッファに書き込まれるよう
に、前記画素データの論理アドレスから前記記憶回路内
の物理アドレスを生成するアドレス生成回路と、前記画
素データを、前記記憶領域内の前記生成された前記物理
アドレスに書き込む書き込み回路とを有する。

【００１０】

【発明の実施の形態】以下、任意の３次元物体モデルに
対する所望の３次元画像をＣＲＴ(Cathode Ray Tube)な
どのディスプレイ上に高速に表示する３次元コンピュー
タグラフィックスシステムについて説明する。

【００１１】図１は、本実施形態の３次元コンピュータ
グラフィックスシステム１０のシステム構成図である。
３次元コンピュータグラフィックスシステム１０は、立
体モデルを単位図形である三角形（ポリゴン）の組み合
わせとして表現し、このポリゴンを描画することで表示
画面の各画素の色を決定し、ディスプレイに表示するポ
リゴンレンダリング処理を行うシステムである。また、
３次元コンピュータグラフィックスシステム１０では、
平面上の位置を表現する（ｘ，ｙ）座標の他に、奥行き
を表すｚ座標を用いて３次元物体を表し、この（ｘ，
ｙ，ｚ）の３つの座標で３次元空間の任意の一点を特定
する。

【００１２】図１に示すように、３次元コンピュータグ
ラフィックスシステム１０は、メインプロセッサ１１、
メインメモリ１２、Ｉ／Ｏインタフェース回路１３、お
よびレンダリング回路１４が、メインバス１５を介して
接続されている。ここで、３次元コンピュータグラフィ
ックスシステム１０が第２の発明の画像処理装置に対応
し、レンダリング回路１４が第１の発明の画像処理装置
に対応している。また、メインプロセッサ１１が第２の
発明の制御回路に対応している。以下、各構成要素の機
能について説明する。

【００１３】メインプロセッサ１１は、たとえば、アプ
リケーションの進行状況などに応じて、メインメモリ１
２から必要なグラフィックデータを読み出し、このグラ
フィックデータに対してクリッピング(Clipping)処理、
ライティング(Lighting)処理などのジオメトリ(Geometr
y)処理などを行い、ポリゴンレンダリングデータを生成
する。メインプロセッサ１１は、ポリゴンレンダリング
データＳ１１を、メインバス１５を介してレンダリング
回路１４に出力する。また、メインプロセッサ１１は、
レンダリング回路１４における画像処理を制御し、レン
ダリング回路１４の画像処理内容においてメモリＩ／Ｆ
回路１４４がＤＲＡＭ１４７にアクセスするときに用い
る画像データのサイズに応じて、メモリＩ／Ｆ回路１４
４がＤＲＡＭ１４７にアクセスするときに用いる物理ア
ドレスの生成処理を制御するための制御信号Ｓ４１０を
生成し、制御信号Ｓ４１０をメモリＩ／Ｆ回路１４４に
出力する。

【００１４】Ｉ／Ｏインタフェース回路１３は、必要に
応じて、外部から動きの制御情報またはポリゴンレンダ
リングデータなどを入力し、これをメインバス１５を介
してレンダリング回路１４に出力する。

【００１５】ここで、ポリゴンレンダリングデータは、
ポリゴンの各３頂点の（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，α，
ｓ，ｔ，ｑ）のデータを含んでいる。ここで、（ｘ，
ｙ，ｚ）データは、ポリゴンの頂点の３次元座標を示
し、（Ｒ，Ｇ，Ｂ，α）データは、それぞれ当該３次元
座標における赤、緑、青の輝度値、並びにαブレンディ
ング処理を行う際の混合値を示している。（ｓ，ｔ，
ｑ）データのうち、（ｓ，ｔ）は、対応するテクスチャ
の同次座標を示しており、ｑは同次項を示している。こ
こで、「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクス
チャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じてテクス
チャ座標データ（ｕ，ｖ）が得られる。テクスチャバッ
ファ１４７ａに記憶されたテクスチャデータへのアクセ
スは、テクスチャ座標データ（ｕ，ｖ）を用いて行われ
る。すなわち、ポリゴンレンダリングデータは、三角形
の各頂点の物理座標値と、それぞれの頂点の色とテクス
チャデータである。

【００１６】以下、レンダリング回路１４について詳細
に説明する。図１に示すように、レンダリング回路１４
は、ＤＤＡ(Digital DifferentialAnarizer) セットア
ップ回路１４１、トライアングルＤＤＡ回路１４２、テ
クスチャエンジン回路１４３、メモリインタフェース
（Ｉ／Ｆ）回路１４４、ＣＲＴコントロール回路１４
５、ＲＡＭＤＡＣ回路１４６、ＤＲＡＭ１４７およびＳ
ＲＡＭ(Static RAM)１４８を有する。本実施形態におけ
るレンダリング回路１４は、一つの半導体チップ内にロ
ジック回路と少なくとも表示データとテクスチャデータ
とを記憶するＤＲＡＭ１４７とが混載されている。ここ
で、メインプロセッサ１１が第２の発明のポリゴンレン
ダリングデータ生成回路に対応し、トライアングルＤＤ
Ａ回路１４２が第２の発明のデータ補間回路に対応し、
メモリＩ／Ｆ回路１４４が本発明のアドレス生成回路お
よび書き込み回路に対応し、ＤＲＡＭ１４７が本発明の
記憶回路に対応している。

【００１７】ＤＲＡＭ１４７ ＤＲＡＭ１４７は、テクスチャバッファ１４７ａ、ディ
スプレイバッファ１４７ｂ、ｚバッファ１４７ｃおよび
テクスチャＣＬＵＴ(Color Look Up Table) バッファ１
４７ｄとして機能する。

【００１８】また、ＤＲＡＭ１４７には、より多くのテ
クスチャデータを格納するために、インデックスカラー
におけるインデックスと、そのためのカラールックアッ
プテーブル値が、テクスチャＣＬＵＴバッファ１４７ｄ
に格納されている。インデックスおよびカラールックア
ップテーブル値は、テクスチャ処理に使われる。すなわ
ち、通常はＲ，Ｇ，Ｂそれぞれ８ビットの合計２４ビッ
トでテクスチャ要素を表現するが、それではデータ量が
膨らむため、あらかじめ選んでおいたたとえば２５６色
等の中から一つの色を選んで、そのデータをテクスチャ
処理に使う。このことで２５６色であればそれぞれのテ
クスチャ要素は８ビットで表現できることになる。イン
デックスから実際のカラーへの変換テーブルは必要にな
るが、テクスチャの解像度が高くなるほど、よりコンパ
クトなテクスチャデータとすることが可能となる。これ
により、テクスチャデータの圧縮が可能となり、内蔵Ｄ
ＲＡＭの効率良い利用が可能となる。

【００１９】さらにＤＲＡＭ１４７には、描画と同時並
行的に隠れ面処理を行うため、描画しようとしている物
体の奥行き情報が格納されている。なお、表示データと
奥行きデータおよびテクスチャデータの格納方法として
は、メモリブロックの先頭から連続して表示データが格
納され、次に奥行きデータが格納され、残りの空いた領
域に、テクスチャの種類毎に連続したアドレス空間でテ
クスチャデータが格納される。これにより、テクスチャ
データを効率よく格納できることになる。

【００２０】図２は、ＤＲＡＭ１４７、ＳＲＡＭ１４
８、並びに、ＤＲＡＭ１４７およびＳＲＡＭ１４８へア
クセスするメモリＩ／Ｆ回路１４４の具体的な構成例を
示すブロック図である。

【００２１】図２に示すように、図１に示すＤＲＡＭ１
４７およびＳＲＡＭ１４８は、４個のメモリモジュール
２００，２１０，２２０，２３０に分割されている。

【００２２】メモリモジュール２００は、メモリ２０
１，２０２を有する。メモリ２０１は、ＤＲＡＭ１４７
の一部を構成するバンク２０１Ａ，２０１Ｂと、ＳＲＡ
Ｍ１４８の一部を構成するバンク２０１Ｃ，２０１Ｄと
を有する。また、メモリ２０２は、ＤＲＡＭ１４７の一
部を構成するバンク２０２Ａ，２０２Ｂと、ＳＲＡＭ１
４８の一部を構成するバンク２０２Ｃ，２０２Ｄとを有
する。なお、ＳＲＡＭ１４８を構成するバンク２０１
Ｃ，２０１Ｄ，２０２Ｃ，２０２Ｄに対しては同時アク
セスが可能である。

【００２３】メモリモジュール２１０は、メモリ２１
１，２１２を有する。メモリ２１１は、ＤＲＡＭ１４７
の一部を構成するバンク２１１Ａ，２１１Ｂと、ＳＲＡ
Ｍ１４８の一部を構成するバンク２１１Ｃ，２１１Ｄと
を有する。また、メモリ２１２は、ＤＲＡＭ１４７の一
部を構成するバンク２１２Ａ，２１２Ｂと、ＳＲＡＭ１
４８の一部を構成するバンク２１２Ｃ，２１２Ｄとを有
する。なお、ＳＲＡＭ１４８を構成するバンク２１１
Ｃ，２１１Ｄ，２１２Ｃ，２１２Ｄに対しては同時アク
セスが可能である。

【００２４】メモリモジュール２２０は、メモリ２２
１，２２２を有する。メモリ２２１は、ＤＲＡＭ１４７
の一部を構成するバンク２２１Ａ，２２１Ｂと、ＳＲＡ
Ｍ１４８の一部を構成するバンク２２１Ｃ，２２１Ｄと
を有する。また、メモリ２２２は、ＤＲＡＭ１４７の一
部を構成するバンク２２２Ａ，２２２Ｂと、ＳＲＡＭ１
４８の一部を構成するバンク２２２Ｃ，２２２Ｄとを有
する。なお、ＳＲＡＭ１４８を構成するバンク２２１
Ｃ，２２１Ｄ，２２２Ｃ，２２２Ｄに対しては同時アク
セスが可能である。

【００２５】メモリモジュール２３０は、メモリ２３
１，２３２を有する。メモリ２３１は、ＤＲＡＭ１４７
の一部を構成するバンク２３１Ａ，２３１Ｂと、ＳＲＡ
Ｍ１４８の一部を構成するバンク２３１Ｃ，２３１Ｄと
を有する。また、メモリ２３２は、ＤＲＡＭ１４７の一
部を構成するバンク２３２Ａ，２３２Ｂと、ＳＲＡＭ１
４８の一部を構成するバンク２３２Ｃ，２３２Ｄとを有
する。なお、ＳＲＡＭ１４８を構成するバンク２３１
Ｃ，２３１Ｄ，２３２Ｃ，２３２Ｄに対しては同時アク
セスが可能である。

【００２６】ここで、メモリモジュール２００，２１
０，２２０，２３０の各々は、図１に示すテクスチャバ
ッファ１４７ａ、ディスプレイバッファ１４７ｂ、ｚバ
ッファ１４７ｃおよびテクスチャＣＬＵＴバッファ１４
７ｄの全ての機能を持つ。すなわち、メモリモジュール
２００，２１０，２２０，２３０の各々は、対応する画
素のテクスチャデータ、描画データ（（Ｒ，Ｇ，Ｂ，
α）データ）、ｚデータおよびテクスチャカラールック
アップテーブルデータの全てを記憶する。ただし、メモ
リモジュール２００，２１０，２２０，２３０は、相互
で異なる画素についてのデータを記憶する。ここで、同
時に処理される１６画素についてのテクスチャデータ、
描画データ、ｚデータおよびテクスチャカラールックア
ップテーブルデータが、相互に異なるバンク２０１Ａ，
２０１Ｂ，２０２Ａ，２０２Ｂ，２１１Ａ，２１１Ｂ，
２１２Ａ，２１２Ｂ，２２１Ａ，２２１Ｂ，２２２Ａ，
２２２Ｂ，２３１Ａ，２３１Ｂ，２３２Ａ，２３２Ｂに
記憶される。これにより、Ｉ／Ｆ回路１４４は、ＤＲＡ
Ｍ１４７に対して、たとえば２×８画素の１６画素につ
いてのデータが同時にアクセス可能になる。なお、Ｉ／
Ｆ回路１４４は、後述するように、いわゆる所定のイン
ターリーブ方式のアドレッシングに基づいてＤＲＡＭ１
４７へのアクセス（書き込み）を行う。

【００２７】なお、バンク２０１Ｃ，２０１Ｄ，２０２
Ｃ，２０２Ｄ，２１１Ｃ，２１１Ｄ，２１２Ｃ，２１２
Ｄ，２２１Ｃ，２２１Ｄ，２２２Ｃ，２２２Ｄ，２３１
Ｃ，２３１Ｄ，２３２Ｃ，２３２Ｄには、それぞれバン
ク２０１Ａ，２０１Ｂ，２０２Ａ，２０２Ｂ，２１１
Ａ，２１１Ｂ，２１２Ａ，２１２Ｂ，２２１Ａ，２２１
Ｂ，２２２Ａ，２２２Ｂ，２３１Ａ，２３１Ｂ，２３２
Ａ，２３２Ｂに記憶されているテクスチャデータが記憶
される。

【００２８】テクスチャバッファ１４７ａには、同時に
アクセスが行われる画素データからなる単位ブロック
が、一次元のアドレス空間で連続したアドレスを持つよ
うに記憶される。

【００２９】以下、ＤＲＡＭ１４７の機能を説明する。
ＤＲＡＭ１４７の記憶領域は、例えば、１Ｍワード（１
ワード＝３２ビット）の記憶容量を持ち、図３に示すよ
うに、ディスプレイバッファ１４７ｂ、ｚバッファ１４
７ｃ、テクスチャバッファ１４７ａとして使用される。
なお、ＤＲＡＭ１４７には、図示はしないが、テクスチ
ャカラーのモードがインダイレクトモードのときに使用
されるカラールックアップテーブル（ＣＬＵＴ）のデー
タを記憶できる。

【００３０】また、ＤＲＡＭ１４７は、図４に示すよう
に、それぞれ２ｋワードのページ（ロウ）と呼ばれる５
１２個の領域から構成される。さらに、１ページは、６
４ワードのブロックと呼ばれる領域を３２個集めて構成
され、ディスプレイバッファ１４７ａやｚバッファ１４
７ｃはページ単位でバッファを構成するのに対して、テ
クスチャバッファ１４７ｂはさらに細かいブロック単位
でバッファを構成できる。従って、ペースポインタは、
ディスプレイバッファ１４７ａおよびｚバッファ１４７
ｃは２ｋワードのページ単位で設定するのに対して、テ
クスチャバッファ１４７ａは６４ワードのブロック単位
で設定できる。

【００３１】以下、ページ、ブロックおよびカラムの概
念についてメモリモジュール２００を用いて説明する。
本実施形態では、レンダリング回路１４の処理内容に応
じて、メモリＩ／Ｆ回路１４４からＤＲＡＭ１４７への
アクセスにおいて、２つの形式のページ（ロウ）および
カラムを選択的に使用する。 〔第１の形式〕第１の形式では、図５，図６および図７
に示すように、ＤＲＡＭ１４７の記憶領域において、２
×８画素（ピクセル）の領域でアクセスされたデータ
は、ページ（ロウ）、ブロックおよびカラムと呼ばれる
領域に格納される。各ロウＲＯＷ０〜ＲＯＷn+1 は、図
５に示すように、ｘ方向に６４ワード、ｙ方向に３２ワ
ードの領域を有し、それぞれｘ方向に３２ワード、ｙ方
向に１６ワードの４個の領域Ｍ０Ａ，Ｍ０Ｂ，Ｍ１Ａ，
Ｍ１Ｂに区分けされている。領域Ｍ０Ａ，Ｍ０Ｂは、例
えば、それぞれ図２に示すメモリモジュール２００のメ
モリチップ２０１のバンク２０１Ａ，２０１Ｂの記憶領
域に対応している。領域Ｍ１Ａ，Ｍ１Ｂは、例えば、そ
れぞれ図２に示すメモリモジュール２００のメモリチッ
プ２０２のバンク２０２Ａ，２０２Ｂの記憶領域に対応
している。

【００３２】そして、ｘ方向について８画素毎のバウン
ダリ、かつｙ方向について偶数のバウンダリでの領域で
アクセス（書き込み、読み出し）が行われる。これによ
り、たとえばロウＲＯＷ０とロウＲＯＷ１をまたぐよう
な領域へのアクセスが行われることがなく、いわゆるペ
ージ違反が発生することがない。

【００３３】また、領域Ｍ０Ａ，Ｍ０Ｂ，Ｍ１Ａ，Ｍ１
Ｂは、図６に示すように、それぞれｘ方向に８ワード、
ｙ方向に８ワードのブロックに区分けされている。ま
た、３２ピクセル格納モードでは、図７に示すように、
領域Ｍ０Ａ，Ｍ０Ｂ，Ｍ１Ａ，Ｍ１Ｂは、それぞれｘ方
向に８ワード、ｙ方向に２ワードの３２個のカラムから
構成される。

【００３４】〔第２の形式〕第２の形式では、図８およ
び図９に示すように、ＤＲＡＭ１４７の記憶領域におい
て、２×８画素（ピクセル）の領域でアクセスされたデ
ータは、ページ（ロウ）、ブロックおよびカラムと呼ば
れる領域に格納される。各ロウＲＯＷ０〜ＲＯＷn+1
は、図８に示すように、ｘ方向に３２ワード、ｙ方向に
６４ワードの領域を有し、それぞれｘ方向に１６ワー
ド、ｙ方向に３２ワードの４個の領域Ｍ０Ａ，Ｍ０Ｂ，
Ｍ１Ａ，Ｍ１Ｂに区分けされている。領域Ｍ０Ａ，Ｍ０
Ｂは、例えば、それぞれ図２に示すメモリモジュール２
００のメモリチップ２０１のバンク２０１Ａ，２０１Ｂ
の記憶領域に対応している。領域Ｍ１Ａ，Ｍ１Ｂは、例
えば、それぞれ図２に示すメモリモジュール２００のメ
モリチップ２０２のバンク２０２Ａ，２０２Ｂの記憶領
域に対応している。

【００３５】そして、ｘ方向について８画素毎のバウン
ダリ、かつｙ方向について偶数のバウンダリでの領域で
アクセス（書き込み、読み出し）が行われる。これによ
り、たとえばロウＲＯＷ０とロウＲＯＷ１をまたぐよう
な領域へのアクセスが行われることがなく、いわゆるペ
ージ違反が発生することがない。

【００３６】また、３２ピクセル格納モードでは、図９
に示すように、領域Ｍ０Ａ，Ｍ０Ｂ，Ｍ１Ａ，Ｍ１Ｂ
は、それぞれｘ方向に８ワード、ｙ方向に２ワードの３
２個のカラムから構成される。すなわち、領域Ｍ０Ａ，
Ｍ０Ｂ，Ｍ１Ａ，Ｍ１Ｂでは、それぞれカラムが２個
（ｘ方向）×１６個（ｙ方向）にマトリクス状に配列さ
れている。

【００３７】ＤＤＡセットアップ回路１４１ ＤＤＡセットアップ回路１４１は、後段のトライアング
ルＤＤＡ回路１４２において物理座標系上の三角形の各
頂点の値を線形補間して、三角形の内部の各画素の色と
深さ情報を求めるに先立ち、ポリゴンレンダリングデー
タＳ１１が示す（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）デ
ータについて、三角形の辺と水平方向の差分などを求め
るセットアップ演算を行う。このセットアップ演算は、
具体的には、開始点の値と終点の値と、開始点と終点と
の距離を用いて、単位長さ移動した場合における、求め
ようとしている値の変分を算出する。ＤＤＡセットアッ
プ回路１４１は、算出した変分データＳ１４１をトライ
アングルＤＤＡ回路１４２に出力する。

【００３８】トライアングルＤＤＡ回路１４２ トライアングルＤＤＡ回路１４２は、ＤＤＡセットアッ
プ回路１４１から入力した変分データＳ１４１を用い
て、三角形内部の各画素における線形補間された（ｚ，
Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データを算出する。トラ
イアングルＤＤＡ回路１１は、各画素の（ｘ，ｙ）デー
タと、当該（ｘ，ｙ）座標における（ｚ，Ｒ，Ｇ，Ｂ，
α，ｓ，ｔ，ｑ）データとを、ＤＤＡデータ（補間デー
タ）Ｓ１４２としてテクスチャエンジン回路１４３に出
力する。たとえば、トライアングルＤＤＡ回路１４２
は、並行して処理を行う矩形内に位置する８（＝２×
４）画素分のＤＤＡデータＳ１４２をテクスチャエンジ
ン回路１４３に出力する。

【００３９】テクスチャエンジン回路１４３ テクスチャエンジン回路１４３は、「ｓ／ｑ」および
「ｔ／ｑ」の算出処理、テクスチャ座標データ（ｕ，
ｖ）の算出処理、テクスチャバッファ１４７ａからの
（Ｒ，Ｇ，Ｂ）データの読み出し処理等をパイプライン
方式で行う。なお、テクスチャエンジン回路１４３は、
たとえば所定の矩形内に位置する８画素についての処理
を同時に並行して行う。

【００４０】テクスチャエンジン回路１４３は、ＤＤＡ
データＳ１４２が示す（ｓ，ｔ，ｑ）データについて、
ｓデータをｑデータで除算する演算と、ｔデータをｑデ
ータで除算する演算とを行う。テクスチャエンジン回路
１４３には、たとえば図示しない除算回路が８個設けら
れており、８画素についての除算「ｓ／ｑ」および「ｔ
／ｑ」が同時に行われる。

【００４１】また、テクスチャエンジン回路１４３は、
除算結果である「ｓ／ｑ」および「ｔ／ｑ」に、それぞ
れテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じ
て、テクスチャ座標データ（ｕ，ｖ）を生成する。ま
た、テクスチャエンジン回路１４３は、メモリＩ／Ｆ回
路１４４を介して、ＳＲＡＭ１４８あるいはＤＲＡＭ１
４７に、生成したテクスチャ座標データ（ｕ，ｖ）を含
む読み出し要求を出力し、メモリＩ／Ｆ回路１４４を介
して、ＳＲＡＭ１４８あるいはテクスチャバッファ１４
７ａに記憶されているテクスチャデータを読み出すこと
で、（ｓ，ｔ）データに対応したテクスチャアドレスに
記憶された（Ｒ，Ｇ，Ｂ）データＳ１４８を得る。ここ
で、ＳＲＡＭ１４８には、前述したようにテクスチャバ
ッファ１４７ａに格納されているテクスチャデータが記
憶される。テクスチャエンジン回路１４３は、読み出し
た（Ｒ，Ｇ，Ｂ）データＳ１４８の（Ｒ，Ｇ，Ｂ）デー
タと、前段のトライアングルＤＤＡ回路１４２からのＤ
ＤＡデータＳ１４２に含まれる（Ｒ，Ｇ，Ｂ）データと
を、それぞれ掛け合わせるなどして新たな（Ｒ，Ｇ，
Ｂ）データを生成し、この生成した（Ｒ，Ｇ，Ｂ）デー
タと、ＤＤＡデータＳ１４２に含まれる（ｘ，ｙ，ｚ，
α）データとを格納した画素データＳ１４３を生成す
る。テクスチャエンジン回路１４３は、この画素データ
Ｓ１４３をメモリＩ／Ｆ回路１４４に出力する。

【００４２】なお、テクスチャバッファ１４７ａには、
ＭＩＰＭＡＰ（複数解像度テクスチャ）などの複数の縮
小率に対応したテクスチャデータが記憶されている。こ
こで、何れの縮小率のテクスチャデータを用いるかは、
所定のアルゴリズムを用いて、前記三角形単位で決定さ
れる。

【００４３】テクスチャエンジン回路１４３は、フルカ
ラー方式の場合には、テクスチャバッファ１４７ａから
読み出した（Ｒ，Ｇ，Ｂ）データを直接用いる。一方、
テクスチャエンジン回路１４３は、インデックスカラー
方式の場合には、あらかじめ作成したカラールックアッ
プテーブル（ＣＬＵＴ）をテクスチャＣＬＵＴバッファ
１４７ｄから読み出して、内蔵するＳＲＡＭに転送およ
び記憶し、このカラールックアップテーブルを用いて、
テクスチャバッファ１４７ａから読み出したカラーイン
デックスに対応する（Ｒ，Ｇ，Ｂ）データを得る。

【００４４】メモリＩ／Ｆ回路１４４ メモリＩ／Ｆ回路１４４は、テクスチャエンジン回路１
４３から入力した画素データＳ１４３に格納されたｚデ
ータと、ｚバッファ１４７ｃに記憶されているｚデータ
との比較を行い、入力した画素データＳ１４３によって
描画される画像が、前回、ディスプレイバッファ１４７
ｂに書き込まれた画像より、手前（視点側）に位置する
か否かを判断し、手前に位置する場合には、画素データ
Ｓ１４３に対応するｚデータでｚバッファ１４７ｃに記
憶されたｚデータを更新する。また、メモリＩ／Ｆ回路
１４４は、画素データＳ１４３に格納された（Ｒ，Ｇ，
Ｂ）データを、必要に応じてαブレンディング処理を行
った後に、ディスプレイバッファ１４７ｂに書き込む。
さらに、メモリＩ／Ｆ回路１４４は、テクスチャエンジ
ン回路１４３からのＳＲＡＭ１４８に、生成されたテク
スチャ座標データ（ｕ，ｖ）を含む読み出し要求を受け
た場合には、ＳＲＡＭ１４８に記憶された（Ｒ，Ｇ，
Ｂ）データＳ１４８を読み出す。また、メモリＩ／Ｆ回
路１４４は、ＣＲＴコントロール回路１４５から表示デ
ータを読み出す要求を受けた場合には、この要求に応じ
て、ディスプレイバッファ１４７ｂから一定の固まり、
たとえば８画素あるいは１６画素単位で表示データを読
み出す。

【００４５】このように、メモリＩ／Ｆ回路１４４は、
ＤＲＡＭ１４７およびＳＲＡＭ１４８へのアクセス（書
き込みまたは読み出し）を行うが、書き込み経路と読み
出し経路とが別経路として構成されている。すなわち、
書き込みの場合には書き込みアドレスＡＤＲＷと書き込
みデータＤＴＷが書き込み系回路で処理されてＤＲＡＭ
１４７に書き込み、読み出しの場合には読み出し系回路
で処理されてＤＲＡＭ１４７またはＳＲＡＭ１４８から
読み出す。そして、メモリＩ／Ｆ回路１４４は、所定の
インターリーブ方式のアドレッシングに基づいてＤＲＡ
Ｍ１４７へのアクセスを、たとえば１６画素単位で行
う。

【００４６】以下に、メモリＩ／Ｆ回路１４４の具体的
な構成例について、図２に関連付けて説明する。

【００４７】メモリＩ／Ｆ回路１４４は、図２に示すよ
うに、ディストリビュータ３００、アドレスコンバータ
３１０，３２０，３３０，３４０、メモリコントローラ
３５０，３６０，３７０，３８０および読み出しコント
ローラ３９０を有する。ここで、アドレスコンバータ３
１０，３２０，３３０，３４０が本発明のアドレス生成
回路に対応し、メモリコントローラ３５０，３６０，３
７０，３８０が本発明の書き込み回路に対応している。

【００４８】〔ディストリビュータ３００〕ディストリ
ビュータ３００は、ＤＲＡＭ１４７に対して、たとえば
２×８画素の１６画素についてのデータが同時にアクセ
ス可能になるようにデータ分配処理を行う。なお、本実
施形態では、ｘ方向について８画素毎のバウンダリ、か
つｙ方向について偶数のバウンダリでの領域でアクセス
（書き込み、読み出し）を行うようなアドレッシングと
なるように、アドレス生成処理が行われる。

【００４９】ディストリビュータ３００は、書き込み時
に、図１に示すテクスチャエンジン回路１４３から、１
６画素分の（Ｒ，Ｇ，Ｂ，α，ｚ）データからなるデー
タＤＴＷと、（ｘ，ｙ）データからなるアドレスＡＤＲ
ＲＷとを格納した画素データＳ１４３を入力する。そし
て、ディストリビュータ３００は、１６画素分のデータ
ＤＴＷを、各々４画素分のデータからなる４つの画素デ
ータＳ３０１Ｄ，Ｓ３０２Ｄ，Ｓ３０３Ｄ，Ｓ３０４Ｄ
に分割し、これらをそれぞれアドレスコンバータ３１
０，３２０，３３０，３４０に出力する。また、ディス
トリビュータ３００は、１６画素分の書き込みアドレス
ＡＤＲＲＷを、各々４画素分の書き込みアドレスからな
る４つの書き込みアドレスＳ３０１Ａ，Ｓ３０２Ａ，Ｓ
３０３Ａ，Ｓ３０４Ａに分割し、これらをそれぞれアド
レスコンバータ３１０，３２０，３３０，３４０に出力
する。ここで、１画素分の（Ｒ，Ｇ，Ｂ，α）データに
含まれるＲデータ、Ｇデータ、Ｂデータおよびαデータ
は各々８ビット、ｚデータは３２ビットからなる。

【００５０】〔アドレスコンバータ３１０，３２０，３
３０，３４０〕アドレスコンバータ３１０，３２０，３
３０，３４０は、書き込み時に、ディストリビュータ３
００から入力した（Ｒ，Ｇ，Ｂ，α）データおよびｚデ
ータの書き込みアドレス（論理アドレス）Ｓ３０１Ａ，
Ｓ３０２Ａ，Ｓ３０３Ａ，Ｓ３０４Ａを、それぞれメモ
リモジュール２００，２１０，２２０，２３０内のアド
レスである物理アドレスに変換するアドレス変換処理を
行い、それによって得た書き込みアドレス（物理アドレ
ス）Ｓ３１０，Ｓ３２０，Ｓ３３０，Ｓ３４０と、画素
データＳ３０１Ｄ，Ｓ３０２Ｄ，Ｓ３０３Ｄ，Ｓ３０４
Ｄとをそれぞれメモリコントローラ３５０，３６０，３
７０，３８０に出力する。ここで、アドレスコンバータ
３１０，３２０，３３０，３４０におけるアドレス変換
処理は基本的に同じであるため、以下、アドレスコンバ
ータ３１０において、３２個のブロックから１ページが
構成される３２ピクセル格納モードを採用した場合を例
示して説明する。

【００５１】アドレスコンバータ３１０は、メインプロ
セッサ１１からの制御信号Ｓ４１０に基づいて、前述し
た第１の形式および第２の形式に応じたアドレス変換処
理を選択的に行う。アドレスコンバータ３１０は、第１
の形式に応じたアドレス変換処理において、例えば、図
２に示すディストリビュータ３００から入力した書き込
みアドレスＳ３０１Ａに含まれるｘ〔１０：６〕データ
およびｙ〔１０：５〕データと、所定の設定レジスタか
らのバッファ幅データｂｗおよびベースポインタｄｂ
ｐ，ｚｂｐを用いて、チップセレクトデータｃｓ、バン
クセレクタデータｂｓ、ディスプレイバッファ１４７ｂ
のロウアドレスｄｒｏｗおよびコラムアドレスｄｃｏ
ｌ、並びにｚバッファ１４７ｃのロウアドレスｚｒｏｗ
およびコラムアドレスｚｃｏｌを生成し、これらを含む
書き込みアドレスＳ３１０をメモリコントローラ３５０
に出力する。

【００５２】また、アドレスコンバータ３１０は、第２
の形式に応じたアドレス変換処理において、例えば、図
２に示すディストリビュータ３００から入力した書き込
みアドレスＳ３０１Ａに含まれるｘ〔１０：５〕データ
およびｙ〔１０：６〕データと、所定の設定レジスタか
らのバッファ幅データｂｗおよびベースポインタｄｂ
ｐ，ｚｂｐを用いて、チップセレクトデータｃｓ、バン
クセレクタデータｂｓ、ディスプレイバッファ１４７ｂ
のロウアドレスｄｒｏｗおよびコラムアドレスｄｃｏ
ｌ、並びにｚバッファ１４７ｃのロウアドレスｚｒｏｗ
およびコラムアドレスｚｃｏｌを生成し、これらを含む
書き込みアドレスＳ３１０をメモリコントローラ３５０
に出力する。このように、レンダリング回路１４では、
メインプロセッサ１１からの制御信号Ｓ４１０に基づい
て、画像データのサイズに応じて、論理アドレスを物理
アドレスに変換する。そのため、図５および図８に示す
ページを跨ぐようなＤＲＡＭ１４７へのアクセスが頻繁
に発生することを防止でき、メモリＩ／Ｆ回路１４４に
よるＤＲＡＭ１４７へのアクセス時間を短縮できる。

【００５３】ｘ〔１０：６〕データは、ｘデータの６〜
１０ビット目の合計５ビットからなり、２次元上のｘ方
向の位置を示し、ｘ〔１０：６〕データによって図５に
示す記憶領域のｘ方向のアドレスを６４ワード単位で指
定する。また、ｘ〔１０：５〕データは、ｘデータの５
〜１０ビット目の合計６ビットからなる。また、ｙ〔１
０：５〕は、ｙデータの５〜１０ビット目の合計６ビッ
トからなり、２次元上のｙ方向の位置を示し、ｙ〔１
０：５〕データによって図５に示す記憶領域のｙ方向の
アドレスを３２ワード単位で指定する。また、ｙ〔１
０：６〕は、ｙデータの６〜１０ビット目の合計５ビッ
トからなる。また、バッファ幅データｂｗは、図５に示
すＤＲＡＭ１４７の２次元の記憶領域のｘ方向の幅（ワ
ード）を示している。ベースポインタｄｂｐは、図３に
示すＤＲＡＭ１４７の記憶領域のうちディスプレイバッ
ファ１４７ｂとして使用される記憶領域の先頭アドレス
を示している。ベースポインタｚｂｐは、図３に示すＤ
ＲＡＭ１４７の記憶領域のうちｚバッファ１４７ｃとし
て使用される記憶領域の先頭アドレスを示している。

【００５４】また、チップセレクトデータｃｓは、例え
ば、図２に示すメモリチップ２０１，２０２のうち一方
を選択するためのデータである。バンクセレクタデータ
ｂｓは、図２に示す各メモリチップにおいて、バンク
Ａ，Ｂのうち一方を選択するためのデータである。ディ
スプレイバッファ１４７ｂのロウアドレスｄｒｏｗは、
ＤＲＡＭ１４７内のページのベースポインタｄｂｐから
のアドレスを示すデータである。また、コラムアドレス
ｄｃｏｌは、ＤＲＡＭ１４７内のロウアドレスｄｒｏｗ
によって指定されたページ内のコラムについてのロウア
ドレスｄｒｏｗからのアドレスを示すデータである。ｚ
バッファ１４７ｃのロウアドレスｚｒｏｗは、ＤＲＡＭ
１４７内のページのベースポインタｚｂｐからのページ
アドレスを示すデータである。また、コラムアドレスｚ
ｃｏｌは、ＤＲＡＭ１４７内のロウアドレスｚｒｏｗに
よって指定されたページ内のコラムについてのロウアド
レスｚｒｏｗからのアドレスを示すデータである。

【００５５】以下、アドレスコンバータ３１０内の構成
について説明する。図１０は、アドレスコンバータ３１
０内に組み込まれた１画素分の書き込みアドレスを生成
するアドレス生成ブロック４８０の構成図である。アド
レスコンバータ３１０は、４画素について同時処理を行
うため、図１０に示すアドレス生成ブロック４８０を４
個内蔵している。アドレスを生成するアドレス生成ブロ
ック４８０が、本発明のアドレス生成回路に対応してい
る。

【００５６】図１０に示すように、アドレス生成ブロッ
ク４８０は、乗算器５００，５０１および加算器５０
２，５０３を有する。ここで、乗算器５００および加算
器５０２を用いてデータＳ３０１Ｄ内の画素データのデ
ィスプレイバッファ１４７ｂへの書き込みアドレスを算
出し、乗算器５０１および加算器５０３を用いてデータ
Ｓ３０１Ｄ内のＺデータのｚバッファ１４７ｃへの書き
込みアドレスを算出する。

【００５７】本実施形態では、例えば、ＶＨＤＬ(Veril
og Hardware Description Language) などのハードウェ
ア記述言語を用いてメモリＩ／Ｆ回路１４４の機能を記
述した回路パターン生成用データを作成し、当該回路パ
ターン生成用データから回路パターンを自動生成する。
このとき、回路パターン生成用データにおいて、図１０
に示す乗算器５００および加算器５０２を１つのマクロ
セル８００として扱い、乗算器５０１および加算器５０
３を１つのマクロセル８０１として扱う。これにより、
メモリＩ／Ｆ回路１４４内に組み込まれた複数のアドレ
ス生成ブロック４８０の設計過程を共有できる共に、乗
算器５００および加算器５０２、並びに乗算器５０１お
よび加算器５０３を、それぞれ物理的に近接した位置に
配置した回路構成を実現でき、回路動作を高速にでき
る。

【００５８】乗算器５００は、制御信号Ｓ４１０によっ
て第１の形式が指定されている場合に、アドレスデータ
ｙのｙ〔１０：５〕とバッファ幅データｂｗとを乗算
し、その乗算結果Ｓ５００を加算器５０２に出力する。
また、乗算器５００は、制御信号Ｓ４１０によって第２
の形式が指定されている場合に、アドレスデータｙのｙ
〔１０：６〕とバッファ幅データｂｗとを乗算し、その
乗算結果Ｓ５００を加算器５０２に出力する。

【００５９】加算器５０２は、制御信号Ｓ４１０によっ
て第１の形式が指定されている場合に、乗算結果Ｓ５０
０と、アドレスデータｘのｘ〔１０：６〕と、ベースポ
インタｄｂｐとを加算し、その加算結果を図２に示すア
ドレスＳ３１０に含めてメモリコントローラ３５１に出
力する。このとき、加算器５０２から出力された加算結
果内の所定ビットによって、ロウアドレスｄｒｏｗ、コ
ラムアドレスｄｃｏｌ、バンクセレクトデータｂｓおよ
びチップセレクトデータｃｓが示されている。また、加
算器５０２は、制御信号Ｓ４１０によって第２の形式が
指定されている場合に、乗算結果Ｓ５００と、アドレス
データｘのｘ〔１０：５〕と、ベースポインタｄｂｐと
を加算し、その加算結果を図２に示すアドレスＳ３１０
に含めてメモリコントローラ３５１に出力する。

【００６０】また、乗算器５０１および加算器５０３
も、制御信号Ｓ４１０に基づいて所定の演算を行い、そ
の加算結果を図２に示すアドレスＳ３１０に含めてメモ
リコントローラ３５１に出力する。このとき、加算器５
０３から出力された加算結果内の所定ビットによって、
ロウアドレスｚｒｏｗおよびコラムアドレスｚｃｏｌが
示されている。

【００６１】上述したアドレス変換処理において、アド
レス生成ブロック４８０は、第１の形式が指定された場
合に、以下式（１），（２）に基づいて、ロウアドレス
ｄｒｏｗおよびコラムアドレスｄｃｏｌを算出および生
成し、第２の形式が指定された場合に、以下式（３），
（４）に基づいて、ロウアドレスｄｒｏｗおよびコラム
アドレスｄｃｏｌを算出および生成する。

【００６２】

【数１】 ｄｒｏｗ＝ｙ〔１０：５〕×ｂｗ＋ｘ〔１０：６〕＋ｄｂｐ …（１）

【００６３】

【数２】 ｄｃｏｌ＝｛ｙ〔３〕，ｘ〔３〕，ｙ〔２：１〕｝ …（２）

【００６４】

【数３】 0 ｄｒｏｗ＝ｙ〔１０：６〕×ｂｗ＋ｘ〔１０：５〕＋ｚｂｐ …（３）

【００６５】

【数４】 ｄｃｏｌ＝｛ｙ〔４〕，ｘ〔３〕，ｙ〔３：１〕｝ …（４）

【００６６】〔メモリコントローラ３５０，３６０，３
７０，３８０〕メモリコントローラ３５０，３６０，３
７０，３８０は、それぞれ書き込み系配線群４０１Ｗ，
４０２Ｗ，４１１Ｗ，４１２Ｗ，４２１Ｗ，４２２Ｗ，
４３１Ｗ，４３２Ｗ、並びに読み出し系配線群４０１
Ｒ，４０２Ｒ，４１１Ｒ，４１２Ｒ，４２１Ｒ，４２２
Ｒ，４３１Ｒ，４３２Ｒを介してメモリモジュール２０
０，２１０，２２０，２３０に接続されており、書き込
み時および読み出し時にメモリモジュール２００，２１
０，２２０，２３０に対してのアクセスを制御する。

【００６７】具体的には、書き込み時には、メモリコン
トローラ３５０，３６０，３７０，３８０は、ディスト
リビュータ３００から出力され、アドレスコンバータ３
５０，３６０，３７０，３８０から入力した４画素分の
（Ｒ，Ｇ，Ｂ，α）データおよびｚデータを、書き込み
系配線群４０１Ｗ，４０２Ｗ，４１１Ｗ，４１２Ｗ，４
２１Ｗ，４２２Ｗ，４３１Ｗ，４３２Ｗを介してメモリ
モジュール２００，２１０，２２０，２３０に同時に書
き込む。このとき、たとえば、メモリモジュール２００
では、前述したように、バンク２０１Ａ，２０１Ｂ，２
０２Ａ，２０２Ｂの各々に、１画素分の（Ｒ，Ｇ，Ｂ，
α）データおよびｚデータが記憶される。メモリモジュ
ール２１０，２２０，２３０についても同じである。

【００６８】また、各メモリコントローラ３５０，３６
０，３７０，３８０は、自身のステートマシンがいわゆ
るアイドル（ＩＤＬＥ）状態にあるときに、アイドル信
号Ｓ３５０，Ｓ３６０，Ｓ３７０，Ｓ３８０を読み出し
コントローラ３９０にアクティブで出力し、このアイド
ル信号Ｓ３５０，Ｓ３６０，Ｓ３７０，Ｓ３８０に応答
した読み出しコントローラ３９０による読み出しアドレ
スおよび読み出し要求信号Ｓ３９１を受けて、読み出し
系配線群４０１Ｒ，４０２Ｒ，４１１Ｒ，４１２Ｒ，４
２１Ｒ，４２２Ｒ，４３１Ｒ，４３２Ｒを介してデータ
の読み出しを行い、読み出し系配線群３５１，３６１，
３７１，３８１、並びに配線群４４０を介して読み出し
コントローラ３９０に出力する。

【００６９】なお、本実施形態では、書き込み系配線群
４０１Ｗ，４０２Ｗ，４１１Ｗ，４１２Ｗ，４２１Ｗ，
４２２Ｗ，４３１Ｗ，４３２Ｗ、並びに読み出し系配線
群４０１Ｒ，４０２Ｒ，４１１Ｒ，４１２Ｒ，４２１
Ｒ，４２２Ｒ，４３１Ｒ，４３２Ｒの配線本数は１２８
本（１２８ビット）、読み出し系配線群３５１，３６
１，３７１，３８１の配線本数は２５６本（２５６ビッ
ト）、ならびに読み出し系配線群４４０の配線本数は１
０２４本（１０２４ビット）である。

【００７０】また、メモリコントローラ３５０，３６
０，３７０，３８０は、それぞれアドレスコンバータ３
１０，３２０，３３０，３４０から入力した画素データ
Ｓ３０１Ｄ，Ｓ３０２Ｄ，Ｓ３０３Ｄ，Ｓ３０４Ｄに含
まれる４画素分の（Ｒ，Ｇ，Ｂ，α）データを、それぞ
れ書き込みアドレスＳ３１０，Ｓ３２０，Ｓ３３０，Ｓ
３４０が指し示すＤＲＡＭ１４７内のアドレスに書き込
む際に、各画素毎に、当該入力した（Ｒ，Ｇ，Ｂ）デー
タと、当該指し示されたアドレスに既に記憶されている
（Ｒ，Ｇ，Ｂ）データとをαデータによって示される混
合比で混合して新たな（Ｒ，Ｇ，Ｂ）データを生成し、
当該生成した（Ｒ，Ｇ，Ｂ）データと、当該入力したα
データとから構成される（Ｒ，Ｇ，Ｂ，α）データを当
該指し示されたＤＲＡＭ１４７内のアドレスに書き込
む、いわゆるαブレンディング処理を行う。

【００７１】図１１は、メモリコントローラ３５０内の
１画素分のαブレンディング処理を行うαブレンディン
グ処理ブロックの構成図である。図１１に示すように、
メモリコントローラ３５０は、各画素毎にαブレンディ
ング処理ブロック６００Ｒ，６００Ｇ，６００Ｂを有
し、これらを４画素分有している。αブレンディング処
理ブロック６００Ｒ，６００Ｇ，６００Ｂが、それぞれ
本発明の色データ生成回路に対応している。αブレンデ
ィング処理ブロック６００Ｒ，６００Ｇ，６００Ｂは、
それぞれＲデータ、ＧデータおよびＢデータについて処
理を行う点を除いて同じである。本実施形態では、例え
ば、ＶＨＤＬなどのハードウェア記述言語を用いてメモ
リＩ／Ｆ回路１４４の回路パターンを設計する際に、α
ブレンディング処理ブロック６００Ｒ，６００Ｇ，６０
０Ｂをそれぞれマクロセルとして扱う。これにより、メ
モリＩ／Ｆ回路１４４内に組み込まれたαブレンディン
グ処理ブロック６００Ｒ，６００Ｇ，６００Ｂの設計過
程を共有できる共に、αブレンディング処理ブロック６
００Ｒ，６００Ｇ，６００Ｂの各々において構成要素を
物理的に近接した位置に配置でき、回路動作を高速にで
きる。なお、例えば、αブレンディング処理ブロック６
００Ｒ，６００Ｇ，６００Ｂを１つのマクロセルとして
扱って設計を行ってもよい。

【００７２】図１１において、ソースデータＳはアドレ
スコンバータ３１０から入力した１画素分の（Ｒ，Ｇ，
Ｂ，α）データである。また、デスティネーションデー
タＤは、ソースデータＳを書き込もうとするＤＲＡＭ１
４７内のアドレスに既に記憶されている１画素分の
（Ｒ，Ｇ，Ｂ，α）データである。

【００７３】αブレンディング処理ブロック６００Ｒ
は、ソースデータＳのＲデータおよびαデータであるデ
ータＳＲおよびＳαと、デスティネーションデータＤの
ＲデータおよびαデータであるデータＤＲおよびＤα
と、ディザ(Dither)データＤＩＴＨとを入力する。ディ
ザデータは、データを間引くために用いられる。また、
αブレンディング処理ブロック６００Ｒは、ＤＲＡＭ１
４７に書き込むＲデータを示すデータＷＲを生成し、こ
れをクランプブロック６５０に出力する。

【００７４】αブレンディング処理ブロック６００Ｇ
は、ソースデータＳのＧデータおよびαデータであるデ
ータＳＧおよびＳαと、デスティネーションデータＤの
ＧデータおよびαデータであるデータＤＧおよびＤα
と、ディザデータＤＩＴＨとを入力する。また、αブレ
ンディング処理ブロック６００Ｇは、ＤＲＡＭ１４７に
書き込むＲデータを示すデータＷＧを生成し、これをク
ランプブロック６５０に出力する。

【００７５】αブレンディング処理ブロック６００Ｂ
は、ソースデータＳのＢデータおよびαデータであるデ
ータＳＢおよびＳαと、デスティネーションデータＤの
ＢデータおよびαデータであるデータＤＢおよびＤα
と、ディザデータＤＩＴＨとを入力する。また、αブレ
ンディング処理ブロック６００Ｂは、ＤＲＡＭ１４７に
書き込むＢデータを示すデータＷＢを生成し、これをク
ランプブロック６５０に出力する。

【００７６】以下、αブレンディング処理ブロック６０
０Ｒについて詳細に説明する。図１１に示すように、α
ブレンディング処理ブロック６００Ｒは、マルチプレク
サ６１０，６１１，６１２，６１３、減算器６２０、乗
算器６３０および加算器６４０，６４１を有する。

【００７７】マルチプレクサ６１０，６１１は、データ
ＳＲ、データＤＲおよび論理値「０」を入力し、これら
のうち一つを、図示しない制御データに基づいて選択
し、それぞれデータＳ６１０，Ｓ６１１として減算器６
２０に出力する。マルチプレクサ６１２は、データＳ
Ｒ、データＤＲおよび固定のα値であるＦｉｘαを入力
し、これらのうち一つを、図示しない制御データに基づ
いて選択し、データＳ６１２として乗算器６３０に出力
する。マルチプレクサ６１３は、データＳＲ、データＤ
Ｒおよび論理値「０」を入力し、これらのうち一つを、
図示しない制御データに基づいて選択し、それぞれデー
タＳ６１３として加算器６４０に出力する。

【００７８】減算器６２０は、データＳ６１０からデー
タＳ６１１を減算する減算処理を行い、減算結果を示す
データＳ６２０を乗算器６３０に出力する。乗算器６３
０は、データＳ６２０とデータＳ６１２とを乗算する乗
算処理を行い、乗算結果を示すデータＳ６３０を加算器
６４１に出力する。

【００７９】加算器６４０は、データＳ６１３と、ディ
ザデータＤＩＴＨとを加算する加算処理を行い、加算結
果を示すデータＳ６４０を加算器６４１に出力する。加
算器６４１は、データＳ６３０とデータＳ６４０とを加
算する加算処理を行い、加算結果を示すデータＷＲを加
算器６４１を後段のクランプブロック６５０に出力す
る。ここで、データＷＲは、ＤＲＡＭ１４７に書き込む
Ｒデータを示している。

【００８０】以下、図１１に示すαブレンディング処理
ブロック６００Ｒの動作の一例について説明する。ここ
では、αブレンディング処理ブロック６００Ｒを用い
て、下記式（５）のαブレンディグ処理の演算を行う場
合を例示する。

【００８１】

【数５】 ＷＲ＝（ＳＲ−ＤＲ）×Ｄα＋ＤＩＴＨ …（５）

【００８２】この場合には、図示しない制御信号に基づ
いて、マルチプレクサ６１０においてデータＳＲが選択
され、マルチプレクサ６１１においてデータＤＲが選択
され、マルチプレクサ６１２においてデータＤαが選択
され、マルチプレクサ６１３において論理値「０」が選
択される。

【００８３】次に、減算器６２０において、データＳＲ
からデータＤＲが減算され、減算結果「ＳＲ−ＤＲ」が
乗算器６３０に出力される。次に、乗算器６３０におい
て、減算結果「ＳＲ−ＤＲ」と、データＤαとの乗算が
行われ、乗算結果「（ＳＲ−ＤＲ）×Ｄα」が加算器６
４１に出力される。また、それと並行して、加算器６４
０において、論理値「０」と、ディザデータＤＩＴＨと
の加算が行われ、加算結果「ＤＩＴＨ」が加算器６４１
に出力される。

【００８４】次に、加算器６４１において、乗算結果
「（ＳＲ−ＤＲ）×Ｄα」と、加算結果「ＤＩＴＨ」と
の加算が行われ、加算結果「（ＳＲ−ＤＲ）×Ｄα＋Ｄ
ＩＴＨ」が、データＷＲとしてクランプブロック６５０
に出力される。

【００８５】αブレンディング処理６００Ｇの処理は、
データＳＧ，ＤＧを用いて処理を点を除いて、前述した
αブレンディング処理６００Ｒの処理と同じである。ま
た、αブレンディング処理６００Ｂの処理は、データＳ
Ｂ，ＤＢを用いて処理を点を除いて、前述したαブレン
ディング処理６００Ｒの処理と同じである。

【００８６】クランプブロック６５０は、αブレンディ
ング処理ブロック６００Ｒ，６００Ｇ，６００Ｂから入
力したデータＷＲ，ＷＧ，ＷＢ，Ｓαに対して３２ビッ
ト内にデータ長を調整するために下位数ビットを切り捨
てるクランプ処理を行って３２ビットの（Ｒ，Ｇ，Ｂ，
α）データＳ６５０を生成する。

【００８７】メモリコントローラ３５０は、アドレスコ
ンバータ３１０からのアドレスＳ３１０によって指定さ
れたＤＲＡＭ１４７のディスプレイバッファ１４７ｂ内
のアドレスに、（Ｒ，Ｇ，Ｂ，α）データＳ６５０を書
き込む。また、アドレスコンバータ３１０からのアドレ
スＳ３１０によって指定されたＤＲＡＭ１４７のｚバッ
ファ１４７ｃ内のアドレスに、対応するｚデータを書き
込む。

【００８８】なお、図２１に示すディストリビュータ３
００の処理と、アドレスコンバータ３１０，３２０，３
３０，３４０の処理と、メモリコントローラ３５０，３
５１，３５２，３５３の処理とが、順次にパイプライン
方式で実行される場合には、例えば、図１１に示す乗算
器６３０の内部と、加算器６４０の入力側とに、それぞ
れタイミング調整用のフリップフロップが配設される。

【００８９】〔読み出しコントローラ３９０〕読み出し
コントローラ３９０は、アドレスコンバータ３９１およ
びデータ演算処理部３９２により構成されている。アド
レスコンバータ３９１は、読み出しアドレスＡＤＲＲを
受けた場合、メモリコントローラ３５０，３６０，３７
０，３８０からのアイドル信号Ｓ３５０，Ｓ３６０，Ｓ
３７０，Ｓ３８０をすべてアクティブで受けると、この
アイドル信号Ｓ３５０，Ｓ３６０，Ｓ３７０，Ｓ３８０
に応答して、８画素あるいは１６画素単位で読み出しを
行うように、読み出しアドレスおよび読み出し要求信号
Ｓ３９１を各メモリコントローラ３５０，３６０，３７
０，３８０に出力する。データ演算部３９２は、読み出
しアドレスおよび読み出し要求信号Ｓ３９１に応答して
を各メモリコントローラ３５０，３６０，３７０，３８
０で読み出された８画素あるいは１６画素単位の、テク
スチャデータ、（Ｒ，Ｇ，Ｂ）データ、ｚデータおよび
テクスチャカラールックアップテーブルデータを配線群
４４０を介して入力し、所定の演算処理を行って、要求
先、たとえばテクスチャエンジン回路１４３またはＣＲ
Ｔコントロール回路１４５に出力する。

【００９０】読み出しコントローラ３９０は、上述した
ように、メモリコントローラ３５０，３６０，３７０，
３８０のすべてがアイドル状態にあるときに、読み出し
アドレスおよび読み出し要求信号Ｓ３９１をメモリコン
トローラ３５０，３６０，３７０，３８０に出力に読み
出しデータを受けることから、読み出すデータの同期を
とることができる。したがって、読み出しコントローラ
３９０は、データを一時的に保持するＦＩＦＯ(First I
n First Out)回路等の保持回路を設ける必要がなく、回
路規模の縮小化が図られている。

【００９１】ＣＲＴコントロール回路１４５ ＣＲＴコントロール回路１４５は、与えられた水平およ
び垂直同期信号に同期して、図示しないＣＲＴに表示す
るアドレスを発生し、ディスプレイバッファ１４７ｂか
ら表示データを読み出す要求をメモリＩ／Ｆ回路１４４
に出力する。この要求に応じて、メモリＩ／Ｆ回路１４
４は、ディスプレイバッファ１４７ｂから一定の固まり
で表示データを読み出す。ＣＲＴコントローラ回路１４
５は、ディスプレイバッファ１４７ｂから読み出した表
示データを記憶するＦＩＦＯ回路を内蔵し、一定の時間
間隔で、ＲＡＭＤＡＣ回路１４６に、ＲＧＢのインデッ
クス値を出力する。

【００９２】ＲＡＭＤＡＣ回路１４６ ＲＡＭＤＡＣ回路１４６は、各インデックス値に対応す
るＲ，Ｇ，Ｂデータを記憶しており、ＣＲＴコントロー
ラ回路１４５から入力したＲＧＢのインデックス値に対
応するデジタル形式のＲ，Ｇ，Ｂデータを、図示しない
Ｄ／Ａコンバータ(Digital/Analog Converter)に転送
し、アナログ形式のＲ，Ｇ，Ｂデータを生成する。ＲＡ
ＭＤＡＣ回路１４６は、この生成されたＲ，Ｇ，Ｂデー
タをＣＲＴに出力する。

【００９３】次に、上記構成による動作を説明する。３
次元コンピュータグラフィックスシステム１０において
は、グラフィックス描画等のデータは、メインプロセッ
サ１１のメインメモリ１２、あるいは外部からのグラフ
ィックスデータを受けるＩ／Ｏインタフェース回路１３
からメインバス１５を介してレンダリング回路１４に与
えられる。なお、必要に応じて、グラフィックス描画等
のデータは、メインプロセッサ１１等において、座標変
換、クリップ処理、ライティング処理等のジオメトリ処
理が行われる。ジオメトリ処理が終わったグラフィック
スデータは、三角形の各３頂点の頂点座標ｘ，ｙ，ｚ、
輝度値Ｒ，Ｇ，Ｂ、描画しようとしている画素と対応す
るテクスチャ座標ｓ，ｔ，ｑとからなるポリゴンレンダ
リングデータＳ１１となる。

【００９４】このポリゴンレンダリングデータＳ１１
は、レンダリング回路１４のＤＤＡセットアップ回路１
４１に入力される。ＤＤＡセットアップ回路１４１にお
いては、ポリゴンレンダリングデータＳ１１に基づい
て、三角形の辺と水平方向の差分などを示す変分データ
Ｓ１４１が生成される。具体的には、開始点の値と終点
の値、並びに、その間の距離を用いて、単位長さ移動し
た場合における、求めようとしている値の変化分である
変分が算出され、変分データＳ１４１としてトライアン
グルＤＤＡ回路１４２に出力される。

【００９５】トライアングルＤＤＡ回路１４２において
は、変分データＳ１４１を用いて、、三角形内部の各画
素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，
ｔ，ｑ）データが算出される。そして、この算出された
（ｚ，Ｒ，Ｇ，Ｂ，α，ｔ，ｑ）データと、三角形の各
頂点の（ｘ，ｙ）データとが、ＤＤＡデータＳ１４２と
して、トライアングルＤＤＡ回路１４２からテクスチャ
エンジン回路１４３に出力される。

【００９６】テクスチャエンジン回路１４３において
は、ＤＤＡデータＳ１４２が示す（ｓ，ｔ，ｑ）データ
について、ｓデータをｑデータで除算する演算と、ｔデ
ータをｑデータで除算する演算とが行われる。そして、
除算結果「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテク
スチャサイズＵＳＩＺＥおよびＶＳＩＺＥが乗算され、
テクスチャ座標データ（ｕ，ｖ）が生成される。

【００９７】次に、テクスチャエンジン回路１４３から
メモリＩ／Ｆ回路１４４に対して生成されたテクスチャ
座標データ（ｕ，ｖ）を含む読み出し要求が出力され、
メモリＩ／Ｆ回路１４４を介して、ＳＲＡＭ１４８に記
憶された（Ｒ，Ｇ，Ｂ）データＳ１４８が読み出され
る。次に、テクスチャエンジン回路１４３において、読
み出した（Ｒ，Ｇ，Ｂ）データＳ１４８の（Ｒ，Ｇ，
Ｂ）データと、前段のトライアングルＤＤＡ回路１４２
からのＤＤＡデータＳ１４２に含まれる（Ｒ，Ｇ，Ｂ）
データとをそれぞれ掛け合わせるなどして新たな（Ｒ，
Ｇ，Ｂ）データが生成され、この生成された（Ｒ，Ｇ，
Ｂ）データと、ＤＤＡデータＳ１４２に含まれる（ｘ，
ｙ，ｚ，α）データとを格納した画素データＳ１４３が
生成される。この画素データＳ１４３は、テクスチャエ
ンジン回路１４３からメモリＩ／Ｆ回路１４４に出力さ
れる。

【００９８】フルカラーの場合には、テクスチャバッフ
ァ１４７ａからのデータ（Ｒ，Ｇ，Ｂ）を直接用いれば
よいが、インデックスカラーの場合には、あらかじめ作
成しておいたカラーインデックステーブル（Color Inde
x Table ）のデータが、テクスチャＣＬＵＴ（Color Lo
ok Up Table)バッファ１４７ｄより、ＳＲＡＭ等で構成
される一時保管バッファへ転送され、この一時保管バッ
ファのＣＬＵＴを用いてカラーインデックスから実際の
Ｒ，Ｇ，Ｂカラーが得られる。なお、ＣＵＬＴがＳＲＡ
Ｍで構成された場合は、カラーインデックスをＳＲＡＭ
のアドレスに入力すると、その出力には実際のＲ，Ｇ，
Ｂカラーが出てくるといった使い方となる。

【００９９】次に、図２示すメモリＩ／Ｆ回路１４４内
のアドレスコンバータ３１０，３２０，３３０，３４０
において、前述したように、アドレス変換処理が行わ
れ、１６個の画素データについて、書き込みアドレス
（論理アドレス）Ｓ３０１Ａ，Ｓ３０２Ａ，Ｓ３０３
Ａ，Ｓ３０４Ａから書き込みアドレス（物理アドレス）
Ｓ３１０，Ｓ３２０，Ｓ３３０，Ｓ３４０が、それぞれ
対応する図１０に示すアドレス生成ブロック４８０を用
いて算出される。そして、メモリＩ／Ｆ回路１４４にお
いて、テクスチャエンジン回路１４３から入力した画素
データＳ１４３に対応するｚデータと、ｚバッファ１４
７ｃ内の上記算出された書き込みアドレスに記憶されて
いるｚデータとの比較が行われ、入力した画素データＳ
１２によって描画される画像が、前回、ディスプレイバ
ッファ２１に書き込まれた画像より、手前（視点側）に
位置するか否かが判断される。判断の結果、手前に位置
する場合には、画素データＳ１４３に含まれるｚデータ
でｚバッファ１４７ｃに記憶されたｚデータが更新され
る。

【０１００】次に、図２に示すメモリＩ／Ｆ回路１４４
内のメモリコントローラ３５０，３６０，３７０，３８
０において、画素データＳ１４３に含まれる（Ｒ，Ｇ，
Ｂ，α）データを用いたαブレンディング処理が行わ
れ、その結果得られた（Ｒ，Ｇ，Ｂ，α）データがディ
スプレイバッファ１４７ｂに書き込まれる。これら書き
込む（更新も含む）べきデータは、書き込み系回路であ
る、ディストリビュータ３００、アドレスデコーダ３１
０，３２０，３３０，３４０を介してメモリコントロー
ラ３５０，３６０，３７０，３８０に供給され、メモリ
コントローラ３５０，３６０，３７０，３８０によっ
て、それぞれ書き込み系配線群４０１Ｗ，４０２Ｗ，４
１１Ｗ，４１２Ｗ，４２１Ｗ，４２２Ｗ，４３１Ｗ，４
３２Ｗを介し所定のメモリに対して並列的に書き込まれ
る。

【０１０１】このとき、メモリコントローラ３５０，３
６０，３７０，３８０は、αブレンディング処理におい
て、それぞれアドレスコンバータ３１０，３２０，３３
０，３４０から入力した画素データＳ３０１Ｄ，Ｓ３０
２Ｄ，Ｓ３０３Ｄ，Ｓ３０４Ｄに含まれる４画素分の
（Ｒ，Ｇ，Ｂ，α）データを、各画素毎に、当該入力し
た（Ｒ，Ｇ，Ｂ）データと、当該指し示されたアドレス
に既に記憶されている（Ｒ，Ｇ，Ｂ）データとをαデー
タによって示される混合比で混合して新たな（Ｒ，Ｇ，
Ｂ）データを生成する。そして、メモリコントローラ３
５０，３６０，３７０，３８０は、該生成した（Ｒ，
Ｇ，Ｂ）データと、当該入力したαデータとから構成さ
れる（Ｒ，Ｇ，Ｂ，α）データを当該指し示されたＤＲ
ＡＭ１４７内のアドレスに書き込む。

【０１０２】また、図示しないＣＲＴに画像を表示する
場合には、ＣＲＴコントロール回路１４５において、与
えられた水平垂直同期周波数に同期して、表示アドレス
が発生され、メモリＩ／Ｆ回路１４４へ表示データ転送
の要求が出される。メモリＩ／Ｆ回路１４４では、その
要求に従い、一定のまとまった固まりで、表示データが
ＣＲＴコントロール回路１４５に転送される。ＣＲＴコ
ントロール回路１４５では、図示しないディスプレイ用
ＦＩＦＯ(First In First Out)等にその表示データが貯
えられ、一定の間隔でＲＡＭＤＡＣ１４６へＲＧＢのイ
ンデックス値が転送される。

【０１０３】以上説明したように、３次元コンピュータ
グラフィックスシステム１０によれば、レンダリング回
路１４において、メインプロセッサ１１からの制御信号
Ｓ４１０に基づいて、画像データのサイズに応じて、論
理アドレスを物理アドレスに変換する。そのため、図５
および図８に示すページを跨ぐようなＤＲＡＭ１４７へ
のアクセス（ページブレイク）が頻繁に発生することを
防止でき、メモリＩ／Ｆ回路１４４によるＤＲＡＭ１４
７へのアクセス時間を短縮できる。また、メインプロセ
ッサ１１によって、メモリＩ／Ｆ回路１４４からＤＲＡ
Ｍ１４７へのアクセスに用いるアドレスを柔軟に変更
（プログラム）できる。また、３次元コンピュータグラ
フィックスシステム１０によれば、メモリＩ／Ｆ回路１
４４において、論理アドレスからＤＲＡＭ１４７にアク
セスする物理アドレスを柔軟に生成できるため、ＤＲＡ
Ｍ１４７に空き領域が小さくなるように、画像データを
効率的に記憶することが可能になる。

【０１０４】また、３次元コンピュータグラフィックス
システム１０によれば、１６画素分の画素データについ
ての書き込みアドレスの生成処理を１６個の図１０に示
すアドレス生成ブロック４８０を用いて並列に行い、ア
ドレス生成処理の高速化を図る。また、本実施形態によ
れば、図１０に示すように、１画素分のアドレス生成ブ
ロック４８０において、マクロセル８００，８０１を用
いて設計を行うことで、アドレスコンバータ３１０，３
２０，３３０，３４０の処理の高速化を図る。また、図
１０に示すアドレス生成ブロック４８０を用いて前述し
たように書き込みアドレスＳ３１０，Ｓ３２０，Ｓ３３
０，Ｓ３４０を生成することで、同時にアクセスする１
６画素分の画素データを、それぞれ異なる１６個のバン
ク２０１Ａ，２０１Ｂ，２０２Ａ，２０２Ｂ，２１１
Ａ，２１１Ｂ，２１２Ａ，２１２Ｂ，２２１Ａ，２２１
Ｂ，２２２Ａ，２２２Ｂ，２３１Ａ，２３１Ｂ，２３２
Ａ，２３２Ｂに割り当てる。その結果、３次元コンピュ
ータグラッックシステム１０によれば、１６画素分の
（Ｒ，Ｇ，Ｂ，α）データをＤＲＡＭ１４７のディスプ
レイバッファ１４７ｂに同時に書き込むとができ、処理
速度を向上できる。

【０１０５】また、本実施形態によれば、図１１に示す
ように、各画素データについてのαブレンディング処理
を、Ｒデータ、ＧデータおよびＢデータについて並列に
行うことで、αブレンディング処理の高速化を図る。ま
た、本実施形態によれば、図１１に示すように、１画素
分のαブレンディング処理ブロック６００Ｒ，６００
Ｇ，６００Ｂを、それぞれマクロセルを用いて設計を行
うことで、メモリコントローラ３５０，３６０，３７
０，３８０におけるαブレンディング処理の処理の高速
化を図る。その結果、３次元コンピュータグラッックシ
ステム１０によれば、処理速度を向上できる。

【０１０６】また、本実施形態では、ＤＲＡＭ１４７お
よびＳＲＡＭ１４８へのアクセス（書き込みまたは読み
出し）を行うメモリＩ／Ｆ回路１４４において、書き込
み経路と読み出し経路とを別経路として構成し、書き込
みの場合には書き込みアドレスＡＤＲＷと書き込みデー
タＤＴＷを書き込み系回路であるディストリビュータ３
００、アドレスコンバータ３１０，３２０，３３０，３
４０およびメモリコントローラ３５０，３６０，３７
０，３８０で処理してＤＲＡＭ１４７に書き込み、読み
出しの場合には読み出し系回路である読み出しコントロ
ーラ３９０、メモリコントローラ３５０，３６０，３７
０，３８０で処理してＤＲＡＭ１４７またはＳＲＡＭ１
４８から読み出すことから、たとえば読み出しの割り込
みが入った時等に早いタイミングで切り替えることがで
き、読み出しの際の性能向上を図れる。

【０１０７】さらに、本実施形態によれば、半導体チッ
プ内部に内蔵されたＤＲＡＭ１４７に、表示データと少
なくとも一つの図形要素が必要とするテクスチャデータ
を記憶させた構成を有することから、表示領域以外の部
分にテクスチャデータを格納できることになり、内蔵Ｄ
ＲＡＭの有効利用が可能となり、高速処理動作、並びに
低消費電力化を並立させるようにした画像処理装置が実
現可能となる。そして、単一メモリシステムを実現で
き、すべてが内蔵された中だけで処理ができる。その結
果、アーキテクチャとしても大きなパラダイムシフトと
なる。また、メモリの有効利用ができることで、内部に
持っているＤＲＡＭのみでの処理が可能となり、内部に
あるがゆえのメモリと描画システムの間の大きなバンド
幅が、十分に活用可能となる。また、ＤＲＡＭにおいて
も特殊な処理を組み込むことが可能となる。

【０１０８】なお、本発明は上述した実施形態には限定
されない。また、上述した図１に示す３次元コンピュー
タグラフィックスシステム１０では、ＳＲＡＭ１４８を
用いる構成を例示したが、ＳＲＡＭ１４８を設けない構
成にしてもよい。

【０１０９】さらに、図１に示す３次元コンピュータグ
ラフィックスシステム１０では、ポリゴンレンダリング
データを生成するジオメトリ処理を、メインプロセッサ
１１で行う場合を例示したが、レンダリング回路１４で
行う構成にしてもよい。

【０１１０】また、上述した実施形態では、１６個の画
素データを同時にＤＲＡＭ１４７に書き込む場合を例示
したが、同時に書き込みを行う画素データの数は任意で
ある。

【０１１１】

【発明の効果】以上説明したように、本発明の画像処理
装置によれば、記憶回路へのアクセス時間を従来に比べ
て短縮できる。

【図面の簡単な説明】

【図１】図１は、本発明の実施形態に係る３次元コンピ
ュータグラフィックスシステムの構成を示すブロック図
である。

【図２】図２は、図１に示すメモリＩ／Ｆ回路およびＤ
ＲＡＭの構成を示すブロック図である。

【図３】図３は、図１に示すＤＲＡＭの機能を説明する
ための図である。

【図４】図４は、図１に示すＤＲＡＭのアドレス空間を
説明するための図である。

【図５】図５は、図１に示すＤＲＡＭにおける第１の形
式のページ（ロウ）の概念について説明するための図で
ある。

【図６】図６は、図１に示すＤＲＡＭにおける第１の形
式のブロックの概念について説明するための図である。

【図７】図７は、図１に示すＤＲＡＭにおける第１の形
式のカラムの概念について説明するための図である。

【図８】図８は、図１に示すＤＲＡＭにおける第２の形
式のページ（ロウ）の概念について説明するための図で
ある。

【図９】図９は、図１に示すＤＲＡＭにおける第２の形
式のカラムの概念について説明するための図である。

【図１０】図１０は、図２に示すアドレスコンバータ内
の１画素分のアドレス生成ブロックのブロック図であ
る。

【図１１】図１１は、図２に示すメモリコントローラの
１画素分のαブレンディング処理ブロックのブロック図
である。

【符号の説明】

１０…３次元コンピュータグラフィックスシステム、１
１…メインプロセッサ、１２…メインメモリ、１３…Ｉ
／Ｏインタフェース回路、１４…レンダリング回路、１
４１…ＤＤＡセットアップ回路、１４２…トライアング
ルＤＤＡ回路、１４３…テクスチャエンジン回路、１４
４…メモリＩ／Ｆ回路、１４５…ＣＲＴコントローラ回
路、１４６…ＲＡＭＤＡＣ回路、１４７…ＤＲＡＭ、１
４７ａ…テクスチャバッファ、１４７ｂ…ディスプレイ
バッファ、１４７ｃ…ｚバッファ、１４７ｄ…テクスチ
ャＣＬＵＴバッファ、１４８…ＳＲＡＭ、２００，２１
０，２２０，２３０…メモリモジュール、３００…ディ
ストリビュータ、３１０，３２０，３３０，３４０…ア
ドレスデコーダ、３５０，３６０，３７０，３８０…メ
モリコントローラ、３９０…読み出しコントローラ、３
９１…アドレスデコーダ、３９２…データ演算処理部

Claims (11)

【特許請求の範囲】
1. 【請求項１】それぞれ１ページを単位とした画像データ
   を記憶する複数のバッファから構成される記憶回路と、 制御信号に基づいて、前記記憶回路にアクセスするとき
   に用いられるサイズの画像データ全体が単数の前記バッ
   ファに書き込まれるように、前記画像データの論理アド
   レスから前記記憶回路内の物理アドレスを生成するアド
   レス生成回路と、 前記画像データを、前記記憶領域内の前記生成された前
   記物理アドレスに書き込む書き込み回路とを有する画像
   処理装置。
2. 【請求項２】前記アドレス生成回路は、前記画像処理装
   置の外部から入力された前記制御信号に基づいて、前記
   物理アドレスを生成する請求項１に記載の画像処理装
   置。
3. 【請求項３】前記記憶回路は、マトリクス状に配置され
   た複数の画素の色をそれぞれ示す複数の画素データを同
   時に書き込み可能であり、 前記画像処理装置は、 前記記憶回路に同時に書き込まれる複数の画素データの
   それぞれに対応した複数の前記アドレス生成回路を有
   し、 前記アドレス生成回路は、 対応する前記画素データを書き込む前記記憶回路の記憶
   領域内のアドレスを示す前記物理アドレスを生成し、 前記書き込み回路は、 前記複数の画素データを、前記記憶領域内の前記物理ア
   ドレスにそれぞれ書き込む請求項１に記載の画像処理装
   置。
4. 【請求項４】前記画素データは、前記色を示す色データ
   と、対応する画素の２次元上のｘ方向およびｙ方向の位
   置をそれぞれ示す第１の位置データおよび第２の位置デ
   ータとを含み、 前記アドレス生成回路は、 前記第２の位置データと、前記記憶領域のｘ方向の幅に
   応じた幅データとを乗算する乗算回路と、 前記第１の位置データと、前記乗算回路の乗算結果とを
   加算して前記書き込みアドレスを生成する加算回路とを
   有する請求項３に記載の画像処理装置。
5. 【請求項５】前記乗算回路および前記加算回路は、前記
   画像処理装置の少なくとも一部の回路の機能をハードウ
   ェア記述言語を用いて記述した回路パターン生成用デー
   タに基づいて、前記少なくとも一部の回路の回路パター
   ンを自動生成した際に、前記回路パターン生成用データ
   において同一のマクロセル内にその機能が記述された請
   求項４に記載の画像処理装置。
6. 【請求項６】立体モデルを複数の単位図形を組み合わせ
   て表現し、表示装置のマトリクス状に配置された画素毎
   に色を示す画素データを生成する画像処理装置におい
   て、 前記単位図形の頂点について、Ｒ（赤），Ｇ（緑），Ｂ
   （青）データを含むポリゴンレンダリングデータを生成
   するポリゴンレンダリングデータ生成回路と、 前記単位図形の頂点のポリゴンレンダリングデータを補
   間して、前記単位図形内に位置する画素の画素データを
   生成するデータ補間回路と、 それぞれ１ページを単位として複数の画素データを記憶
   する複数のバッファから構成され、複数の前記画素デー
   タの前記Ｒ，Ｇ，Ｂデータを同時に書き込み可能な記憶
   回路と、 制御信号に基づいて、前記記憶回路にアクセスするとき
   に用いられるサイズの画像データ全体が単数の前記バッ
   ファに書き込まれるように、前記画素データの論理アド
   レスから前記記憶回路内の物理アドレスを生成するアド
   レス生成回路と、 前記画素データを、前記記憶領域内の前記生成された前
   記物理アドレスに書き込む書き込み回路とを有する画像
   処理装置。
7. 【請求項７】所定のプログラムに基づいて、前記制御信
   号を生成する制御回路をさらに有する請求項６に記載の
   画像処理装置。
8. 【請求項８】前記アドレス生成回路は、前記画像処理装
   置の外部から入力された前記制御信号に基づいて、前記
   物理アドレスを生成する請求項６に記載の画像処理装
   置。
9. 【請求項９】前記画像処理装置は、 前記記憶回路に同時に書き込まれる複数の画素データの
   それぞれに対応した複数の前記アドレス生成回路を有
   し、 前記アドレス生成回路は、 対応する前記画素データを書き込む前記記憶回路の記憶
   領域内のアドレスを示す前記物理アドレスを生成し、 前記書き込み回路は、 前記複数の画素データを、前記記憶領域内の前記物理ア
   ドレスにそれぞれ書き込む請求項６に記載の画像処理装
   置。
10. 【請求項１０】前記画素データは、前記色を示す色デー
    タと、対応する画素の２次元上のｘ方向およびｙ方向の
    位置をそれぞれ示す第１の位置データおよび第２の位置
    データとを含み、 前記アドレス生成回路は、 前記第２の位置データと、前記記憶領域のｘ方向の幅に
    応じた幅データとを乗算する乗算回路と、 前記第１の位置データと、前記乗算回路の乗算結果とを
    加算して前記書き込みアドレスを生成する加算回路とを
    有する請求項９に記載の画像処理装置。
11. 【請求項１１】前記乗算回路および前記加算回路は、前
    記画像処理装置の少なくとも一部の回路の機能をハード
    ウェア記述言語を用いて記述した回路パターン生成用デ
    ータに基づいて、前記少なくとも一部の回路の回路パタ
    ーンを自動生成した際に、前記回路パターン生成用デー
    タにおいて同一のマクロセル内にその機能が記述された
    請求項１０に記載の画像処理装置。