JP2000182069A - 画像処理装置およびその方法 - Google Patents

Abstract

(57)【要約】 【課題】αブレンディングおよびディザ処理用回路の回
路規模を小さくでき、しかも高速処理を実現できる画像
処理装置およびその方法を提供する。 【解決手段】減算器１４４１および乗算器１４４３で、
これから描画すべき現画像データＳの既にディスプレイ
バッファ１４７ｂに記憶されている画像データＤに対す
る更新量を混合係数αを用いて求める処理と、第１の加
算器１４４２で既にディスプレイバッファ１４７ｂに記
憶されている画像データＤに雑音データＥを加える処理
とを並行して行い、両処理で得られたデータを第２の加
算器１４４４で加算することにより、２つの色の線形補
間をしたデータに雑音データを加えたデータ｛α×（Ｓ
−Ｄ）＋Ｄ＋Ｅ｝を求め、その後、クランプ回路１４４
５でカラーの有効値を抽出し、この抽出データから切り
捨て回路１４４６でデータを間引いて、ディスプレイバ
ッファ１４７ｂに書き戻す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、いわゆるαブレン
ディング処理およびディザ処理を行う画像処理装置およ
びその方法に関するものである。

【０００２】

【従来の技術】種々のＣＡＤ(Computer Aided Design)
システムや、アミューズメント装置などにおいて、コン
ピュータグラフィックスがしばしば用いられている。特
に、近年の画像処理技術の進展に伴い、３次元コンピュ
ータグラフィックスを用いたシステムが急速に普及して
いる。このような３次元コンピュータグラフィックスで
は、各画素（ピクセル）に対応する色を決定するとき
に、各画素の色の値を計算し、この計算した色の値を、
当該画素に対応するディスプレイバッファ（フレームバ
ッファ）のアドレスに書き込むレンダリング(Renderin
g) 処理を行う。

【０００３】レンダリング処理の手法の一つに、ポリゴ
ン（Polygon)レンダリングがある。この手法では、立体
モデルを三角形の単位図形（ポリゴン）の組み合わせと
して表現しておき、このポリゴンを単位として描画を行
うことで、表示画面の色を決定する。

【０００４】ポリゴンレンダリングでは、物理座標系に
おける三角形の各頂点についての、座標（ｘ，ｙ，ｚ）
と、色データ（Ｒ，Ｇ，Ｂ，α）と、張り合わせのイメ
ージパターンを示すテクスチャデータの同次座標（ｓ，
ｔ）および同次項ｑの値とを入力とし、これらの値を三
角形の内部で補間する処理が行われる。ここで、同次項
ｑは、簡単にいうと、拡大縮小率のようなもので、実際
のテクスチャバッファのＵＶ座標系における座標、すな
わち、テクスチャ座標データ（ｕ，ｖ）は、同次座標
（ｓ，ｔ）を同次項ｑで除算した「ｓ／ｑ」および「ｔ
／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよび
ＶＳＩＺＥを乗じたものとなる。

【０００５】図１０は、３次元コンピュータグラフィッ
クスシステムの基本的な概念を示すシステム構成図であ
る。

【０００６】この３次元コンピュータグラフィックスシ
ステムにおいては、グラフィックス描画等のデータは、
メインプロセッサ１のメインメモリ２、あるいは外部か
らのグラフィックスデータを受けるＩ／Ｏインタフェー
ス回路３からメインバス４を介してレンダリングプロセ
ッサ５ａ、フレームバッファメモリ５ｂを有するレンダ
リング回路５に与えられる。

【０００７】レンダリングプロセッサ５ａには、表示す
るためのデータを保持することを目的とするフレームバ
ッファ５ｂと、描画する図形要素（たとえば三角形）の
表面に張り付けるテクスチャデータを保持しているテク
スチャメモリ６が結合されている。そして、レンダリン
グプロセッサ５ａによって、図形要素毎に表面にテクス
チャを張り付けた図形要素を、フレームバッファ５ｂに
描画するという処理が行われる。

【０００８】フレームバッファ５ｂとテクスチャメモリ
６は、一般的にＤＲＡＭ(Dynamic Random Access Memor
y)により構成される。そして、図９のシステムにおいて
は、フレームバッファ５ｂとテクスチャメモリ６は、物
理的に別々のメモリシステムとして構成されている。

【０００９】ところで、画像データを描画するにあたっ
ては、レンダリングプロセッサ５ａにおいて、必要に応
じて、現画像データに含まれる（Ｒ，Ｇ，Ｂ）データ
と、既にフレームバッファ５ｂに記憶されている（Ｒ，
Ｇ，Ｂ）データとが、現画像データに対応するαデータ
が示す混合値で混合されるαブレンディング処理が行わ
れ、さらにαブレンディング後の画像データをフレーム
バッファ５ｂの容量等を考慮してデータを間引くディザ
(dither)処理が行われて、ディザ処理後の（Ｒ，Ｇ，
Ｂ）データがフレームバッファ５に書き戻される。

【００１０】換言すれば、αブレンディング処理は、２
つの色を線形補間して間に色を付ける処理であり、ディ
ザ処理は、αブレンディング処理を受けたデータに雑音
データを加え、その後にデータを間引いて、少ない色数
で多くの色に見えるようにするための処理である。

【００１１】図１１は、従来のαブレンディング処理回
路およびディザ処理回路の構成例を示すブロック図であ
る。

【００１２】αブレンディング処理回路６は、現画像デ
ータ（たとえば〔０，２５５〕を表現する８ビット整
数）Ｓと混合係数α（たとえば〔０，２〕を表現する８
ビット整数を乗算する乗算器６１と、１から混合係数α
を減算する減算器６２、既にフレームバッファ５ｂに記
憶されている画像データ（たとえば〔０，２５５〕を表
現する８ビット整数）Ｄと減算器６２の出力とを乗算す
る乗算器６３と、乗算器６１の出力と乗算器６３の出力
とを加算する加算器６４と、加算器６４で得られたデー
タから色（カラー）値の有効値（たとえば〔０，２５
５〕）を抽出するクランプ回路６５とから構成されてい
る。

【００１３】αブレンディング処理回路６においては、
図１１に示すように、加算器６４の出力のように、入力
値Ｓ，Ｄ，αからα×Ｓ＋（１−α）×Ｄなるデータが
得られる。

【００１４】また、ディザ処理回路７は、αブレンディ
ング処理回路６の出力信号Ｓ６に雑音データである誤差
データ（たとえば〔−４，３〕を表現する３ビット整
数）Ｅを加算する加算器７１と、加算器７１の出力から
カラー値の有効値を抽出するクランプ回路７２と、クラ
ンプ回路７２の出力から下位３ビットを切り捨てて（間
引いて）上位５ビットをフレームバッファ５ｂに書き戻
す切り捨て回路（除算回路）７３とから構成されてい
る。

【００１５】ディザ処理回路７においては、図１１に示
すように、加算器７１の出力のように、入力値α×Ｓ＋
（１−α）×ＤおよびＥからα（Ｓ−Ｄ）＋Ｄ＋Ｅなる
データが得られる。

【００１６】

【発明が解決しようとする課題】しかしながら、上述し
たように、従来の画像処理装置では、αブレンディング
処理回路６およびディザ処理回路７が別々に設けられ、
かつ直列に接続された構成であることから、回路規模が
大きくなり、また、演算時間がかかり、高速処理の障害
となっている。

【００１７】また、上述した３次元コンピュータグラフ
ィックスシステムにおける従来のいわゆる内蔵ＤＲＡＭ
システムにおいて、フレームバッファメモリとテクスチ
ャメモリが別々のメモリシステムに別れている場合にお
いては、以下のような不利益があった。

【００１８】第１に、表示の解像度の変化によって空き
となったフレームバッファをテクスチャ用に利用できな
い、あるいはフレームバッファメモリとテクスチャメモ
リを物理的に同一にすると、フレームバッファメモリと
テクスチャーメモリの同時アクセスにおいて、ＤＲＡＭ
のペ−ジ切り替え等のオーバーヘッドが大きくなり、性
能を犠牲にしなければならなくなる等の不利益がある。

【００１９】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、αブレンディングおよびディザ
処理用回路の回路規模を小さくでき、しかも高速処理を
実現でき、また、表示の解像度の変化によって空きとな
ったメモリ領域をテクスチャ用に利用でき、ペ−ジ切り
替え等のオーバーヘッドの増大を防止き、性能を低下を
招くことがない、柔軟でかつ高速処理が可能な画像処理
装置およびその方法を提供することにある。

【００２０】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、画像データに対してαブレンディング処
理およびディザ処理を行う画像処理装置であって、少な
くとも表示用画像データが描画される記憶回路と、これ
から描画すべき現画像データの、既に上記記憶回路に記
憶されている画像データに対する更新量データを与えら
れた混合係数αを用いて求めるとともに、上記記憶回路
に記憶されている画像データに雑音データを加えたデー
タを求め、得られた両データを加算することにより、２
つの色の線形補間をしたデータに雑音データを加えたデ
ータを求め、このデータから色の有効値を抽出し、この
抽出データからデータを間引いて、上記記憶回路に書き
戻すロジック回路とを有する。

【００２１】本発明では、上記ロジック回路は、これか
ら描画すべき現画像データＳから既に上記記憶回路に記
憶されている画像データＤを減算する減算器と、既に上
記記憶回路に記憶されている画像データＤに雑音データ
である誤差データＥを加算する第１の加算器と、上記減
算器の出力データ（Ｓ−Ｄ）に混合係数αを乗算する乗
算器と、上記乗算器の出力データ｛α×（Ｓ−Ｄ）｝と
上記第１の加算器の出力データ（Ｄ＋Ｅ）を加算する第
２の加算器と、上記第２の加算器の出力データから色の
有効値を抽出するクランプ回路と、上記クランプ回路の
出力データから所定のデータを間引いて上記記憶回路に
書き戻す切り捨て回路とを有する。

【００２２】また、本発明では、上記記憶回路は、表示
用画像デ−タに加えて、少なくとも一つの図形要素が必
要とするテクスチャデ−タを記憶し、上記ロジック回路
は、上記記憶回路の記憶データに基づいて、表示データ
の図形要素の表面へのテクスチャデータの張り付け処理
を行い、上記記憶回路および上記ロジック回路が一つの
半導体チップ内に混載されている。

【００２３】また、本発明では、上記記憶回路は、同一
機能を有する複数のモジュールに分割され、上記ロジッ
ク回路は、各モジュールを並列にアクセスする。

【００２４】また、本発明では、上記記憶回路には、表
示アドレス空間において、隣接するアドレスにおける表
示要素が、異なる記憶ブロックになるように配置され
る。

【００２５】また、本発明は、前記単位図形の頂点につ
いて、３次元座標（ｘ，ｙ，ｚ）、Ｒ（赤），Ｇ
（緑），Ｂ（青）データ、混合係数α、テクスチャの同
次座標（ｓ，ｔ）および同次項ｑを含むポリゴンレンダ
リングデータを受けてレンダリング処理を行う画像処理
装置であって、表示用画像デ−タと少なくとも一つの図
形要素が必要とするテクスチャデ−タを記憶する記憶回
路と、これから描画すべき現画像データの、既に上記記
憶回路に記憶されている画像データに対する更新量デー
タを与えられた混合係数αを用いて求めるとともに、上
記記憶回路に記憶されている画像データに雑音データを
加えたデータを求め、得られた両データを加算すること
により、２つの色の線形補間をしたデータに雑音データ
を加えたデータを求め、このデータから色の有効値を抽
出し、この抽出データからデータを間引いて、上記記憶
回路に書き戻す描画データ制御回路と、前記単位図形の
頂点のポリゴンレンダリングデータを補間して、前記単
位図形内に位置する画素の補間データを生成する補間デ
ータ生成回路と、前記補間データに含まれるテクスチャ
の同次座標（ｓ，ｔ）を同次項ｑで除算して「ｓ／ｑ」
および「ｔ／ｑ」を生成し、前記「ｓ／ｑ」および「ｔ
／ｑ」に応じたテクスチャアドレスを用いて、前記記憶
回路からテクスチャデータを読み出し、表示用画像デー
タの図形要素の表面へのテクスチャデータの張り付け処
理を行うテクスチャ処理回路と、を少なくとも有し、前
記記憶回路、描画データ制御回路、補間データ生成回路
およびテクスチャ処理回路が一つの半導体チップ内に混
載されている。

【００２６】また、本発明は、画像データに対してαブ
レンディング処理およびディザ処理を行い記憶回路に描
画する画像処理方法であって、これから描画すべき現画
像データの、既に上記記憶回路に記憶されている画像デ
ータに対する更新量を与えられた混合係数αを用いて求
める処理と、上記記憶回路に記憶されている画像データ
に雑音データを加える処理とを並行して行い、両処理で
得られたデータを加算することにより、２つの色の線形
補間をしたデータに雑音データを加えたデータを求め、
このデータから色の有効値を抽出し、この抽出データか
らデータを間引いて、上記記憶回路に書き戻す。

【００２７】本発明によれば、ロジック回路において、
まず、これから描画すべき現画像データの、既に上記記
憶回路に記憶されている画像データに対する更新量デー
タが、与えられた混合係数αを用いて求められ、これと
並行して、記憶回路に記憶されている画像データに雑音
データを加えたデータが求められる。次に、両処理で得
られたデータが加算されて、αブレンディング処理が行
われた画像データに雑音データが加えられたデータが得
られる。そして、この加算データから色の有効値が抽出
され、この抽出データからデータが切り捨てる等の処理
で間引かれていて、記憶回路に書き戻される。すなわ
ち、αブレンディング処理およびディザ処理が、簡単化
された回路で、短時間に行われる。

【００２８】また、本発明によれば、一つの半導体チッ
プの内部に、ＤＲＡＭ等の記憶回路とロジック回路を混
載させ、表示用画像デ−タと少なくとも一つの図形要素
が必要とするテクスチャデ−タを、内蔵の記憶回路に記
憶させていることにより、表示領域以外の部分にテクス
チャデ−タを格納できることになり、内蔵メモリの有効
利用が可能となる。

【００２９】また、記憶回路における同一機能を独立し
た複数のモジュ−ルとして並列にもつことにより、並列
動作の効率が向上する。単にデ−タのビット数が多いだ
けでは、デ−タの使用効率は悪化し、性能向上できるの
は一部の条件の場合に限定されることになるが、平均的
な性能を向上させるためには、ある程度の機能をもった
モジュ−ルを、複数設けることで、ビット線が有効に利
用できる。

【００３０】また、内蔵記憶回路の配置、すなわち、そ
れぞれの独立されたメモリ＋機能モジュ−ルが、占有す
るアドレス空間を工夫することで、さらにビット線の有
効利用が可能となる。グラフィックス描画におけるよう
な、比較的固まった表示領域へのアクセスが多い場合に
は、表示アドレス空間において、隣接するアドレスにお
ける表示要素が、それぞれ異なるメモリのブロックにな
るように配置することで、それぞれのモジュ−ルが同時
に処理できる確率が増加し、描画性能の向上が可能とな
る。固まった表示領域へのアクセスが多いというのは、
三角形等の閉領域の内部を描画しようとした場合、その
内部の表示要素どうしは隣接しているので、そのような
領域へのアクセスはアドレス隣接することになる。

【００３１】

【発明の実施の形態】以下、本実施形態においては、パ
ーソナルコンピュータなどに適用される、任意の３次元
物体モデルに対する所望の３次元画像をＣＲＴ(Cathode
Ray Tube)などのディスプレイ上に高速に表示する３次
元コンピュータグラフィックスシステムについて説明す
る。

【００３２】図１は、本発明に係る画像処理装置として
の３次元コンピュータグラフィックスシステム１０のシ
ステム構成図である。

【００３３】３次元コンピュータグラフィックスシステ
ム１０は、立体モデルを単位図形である三角形（ポリゴ
ン）の組み合わせとして表現し、このポリゴンを描画す
ることで表示画面の各画素の色を決定し、ディスプレイ
に表示するポリゴンレンダリング処理を行うシステムで
ある。また、３次元コンピュータグラフィックスシステ
ム１０では、平面上の位置を表現する（ｘ，ｙ）座標の
他に、奥行きを表すｚ座標を用いて３次元物体を表し、
この（ｘ，ｙ，ｚ）の３つの座標で３次元空間の任意の
一点を特定する。

【００３４】図１に示すように、３次元コンピュータグ
ラフィックスシステム１０は、メインプロセッサ１１、
メインメモリ１２、Ｉ／Ｏインタフェース回路１３、お
よびレンダリング回路１４が、メインバス１５を介して
接続されている。以下、各構成要素の機能について説明
する。

【００３５】メインプロセッサ１１は、たとえば、アプ
リケーションの進行状況などに応じて、メインメモリ１
２から必要なグラフィックデータを読み出し、このグラ
フィックデータに対してクリッピング(Clipping)処理、
ライティング(Lighting)処理などのジオメトリ(Geometr
y)処理などを行い、ポリゴンレンダリングデータを生成
する。メインプロセッサ１１は、ポリゴンレンダリング
データＳ１１を、メインバス１５を介してレンダリング
回路１４に出力する。

【００３６】Ｉ／Ｏインタフェース回路１３は、必要に
応じて、外部から動きの制御情報またはポリゴンレンダ
リングデータ等を入力し、これをメインバス１５を介し
てレンダリング回路１４に出力する。

【００３７】ここで、ポリゴンレンダリングデータは、
ポリゴンの各３頂点の（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，α，
ｓ，ｔ，ｑ，Ｆ）のデータを含んでいる。ここで、
（ｘ，ｙ，ｚ）データは、ポリンゴの頂点の３次元座標
を示し、（Ｒ，Ｇ，Ｂ）データは、それぞれ当該３次元
座標における赤、緑、青の輝度値を示している。データ
αは、これから描画する画素と、ディスプレイバッファ
１４７ｂに既に記憶されている画素とのＲ，Ｇ，Ｂデー
タのブレンド（混合）係数を示している。（ｓ，ｔ，
ｑ）データのうち、（ｓ，ｔ）は、対応するテクスチャ
の同次座標を示しており、ｑは同次項を示している。こ
こで、「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクス
チャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じてテクス
チャ座標データ（ｕ，ｖ）が得られる。テクスチャバッ
ファ１４７ａに記憶されたテクスチャデータへのアクセ
スは、テクスチャ座標データ（ｕ，ｖ）を用いて行われ
る。Ｆデータは、フォグのα値を示している。すなわ
ち、ポリゴンレンダリングデータは、三角形の各頂点の
物理座標値と、それぞれの頂点の色とテクスチャおよび
フォグの値のデータである。

【００３８】以下、レンダリング回路１４について詳細
に説明する。図１に示すように、レンダリング回路１４
は、ＤＤＡ(Digital DifferentialAnarizer) セットア
ップ回路１４１、トライアングルＤＤＡ回路１４２、テ
クスチャエンジン回路１４３、メモリインタフェース
（Ｉ／Ｆ）回路１４４、ＣＲＴコントロール回路１４
５、ＲＡＭＤＡＣ回路１４６、ＤＲＡＭ１４７およびＳ
ＲＡＭ(Static RAM)１４８を有する。本実施形態におけ
るレンダリング回路１４は、一つの半導体チップ内にロ
ジック回路と少なくとも表示用画像データ（以下、表示
データという）とテクスチャデータとを記憶するＤＲＡ
Ｍ１４７とが混載されている。

【００３９】ＤＲＡＭ１４７ ＤＲＡＭ１４７は、テクスチャバッファ１４７ａ、ディ
スプレイバッファ１４７ｂ、ｚバッファ１４７ｃおよび
テクスチャＣＬＵＴ(Color Look Up Table) バッファ１
４７ｄとして機能する。また、ＤＲＡＭ１４７は、後述
するように、同一機能を有する複数（本実施形態では４
個）のモジュールに分割されている。

【００４０】また、ＤＲＡＭ１４７には、より多くのテ
クスチャデ−タを格納するために、インデックスカラ−
におけるインデックスと、そのためのカラ−ルックアッ
プテ−ブル値が、テクスチャＣＬＵＴバッファ１４７ｄ
に格納されている。インデックスおよびカラ−ルックア
ップテ−ブル値は、テクスチャ処理に使われる。すなわ
ち、通常はＲ，Ｇ，Ｂそれぞれ８ビットの合計２４ビッ
トでテクスチャ要素を表現するが、それではデ−タ量が
膨らむため、あらかじめ選んでおいたたとえば２５６色
等の中から一つの色を選んで、そのデ−タをテクスチャ
処理に使う。このことで２５６色であればそれぞれのテ
クスチャ要素は８ビットで表現できることになる。イン
デックスから実際のカラ−への変換テ−ブルは必要にな
るが、テクスチャの解像度が高くなるほど、よりコンパ
クトなテクスチャデ−タとすることが可能となる。これ
により、テクスチャデ−タの圧縮が可能となり、内蔵Ｄ
ＲＡＭの効率良い利用が可能となる。

【００４１】さらにＤＲＡＭ１４７には、描画と同時並
行的に隠れ面処理を行うため、描画しようとしている物
体の奥行き情報が格納されている。なお、表示データと
奥行きデータおよびテクスチャデータの格納方法として
は、メモリブロックの先頭から連続して表示データが格
納され、次に奥行きデータが格納され、残りの空いた領
域に、テクスチャの種類毎に連続したアドレス空間でテ
クスチャデータが格納される。これにより、テクスチャ
データを効率よく格納できることになる。

【００４２】ＤＤＡセットアップ回路１４１ ＤＤＡセットアップ回路１４１は、後段のトライアング
ルＤＤＡ回路１４２において物理座標系上の三角形の各
頂点の値を線形補間して、三角形の内部の各画素の色と
深さ情報を求めるに先立ち、ポリゴンレンダリングデー
タＳ１１が示す（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，
Ｆ）データについて、三角形の辺と水平方向の差分など
を求めるセットアップ演算を行う。このセットアップ演
算は、具体的には、開始点の値と終点の値と、開始点と
終点との距離を用いて、単位長さ移動した場合におけ
る、求めようとしている値の変分を算出する。ＤＤＡセ
ットアップ回路１４１は、算出した変分データＳ１４１
をトライアングルＤＤＡ回路１４２に出力する。

【００４３】ＤＤＡセットアップ回路１４１の機能につ
いて図２に関連付けてさらに説明する。上述したよう
に、ＤＤＡセットアップ回路１４１の主な処理は、前段
のジオメトリ処理を経て物理座標にまで落ちてきた各頂
点における各種情報（色、ブレンドの割合、テクスチャ
座標、Ｆｏｇカラー）の与えられた三頂点により構成さ
れる三角形内部で変分を求めて、後段の線形補間処理の
基礎デ−タを算出することである。なお、三角形の各頂
点データは、たとえばｘ，ｙ座標が１６ビット、ｚ座標
が２４ビット、ＲＧＢカラー値が各１２ビット（＝８＋
４）、ｓ，ｔ，ｑテクスチャ座標は各３２ビット浮動少
数値（ＩＥＥＥフォーマット）、α係数が１２ビット、
並びにＦｏｇ係数が１２ビットで構成される。

【００４４】三角形の描画は水平ラインの描画に集約さ
れるが、そのために水平ラインの描画開始点における最
初の値を求める必要がある。この水平ラインの描画にお
いては、一つの三角形の中でその描画方向は一定にす
る。たとえば左から右へ描画する場合は、左側の辺にお
けるＹ方向変位に対するＸおよび上記各種の変分を算出
しておいて、それを用いて頂点から次の水平ラインに移
った場合の最も左の点のｘ座標と、上記各種情報の値を
求める（辺上の点はＹ，Ｘ両方向に変化するのでＹ方向
の傾きのみでは計算できない。）。右側の辺に関しては
終点の位置がわかればよいので、Ｙ方向変位に対するｘ
の変分のみを調べておけばよい。水平ラインの描画に関
しては、水平方向の傾きは同一三角形内では均一なの
で、上記各種情報の傾きを算出しておく。与えられた三
角形をＹ方向にソートして最上位の点をＡとする。次に
残りの２頂点のＸ方向の位置を比較して右側の点をＢと
する。こうすることで、処理の場合分け等が２通り程度
にできる。

【００４５】トライアングルＤＤＡ回路１４２ トライアングルＤＤＡ回路１４２は、ＤＤＡセットアッ
プ回路１４１から入力した変分データＳ１４１を用い
て、三角形内部の各画素における線形補間された（ｚ，
Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データを算出する。
トライアングルＤＤＡ回路１１は、各画素の（ｘ，ｙ）
データと、当該（ｘ，ｙ）座標における（ｚ，Ｒ，Ｇ，
Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データとを、ＤＤＡデータ
（補間データ）Ｓ１４２としてテクスチャエンジン回路
１４３に出力する。たとえば、トライアングルＤＤＡ回
路１４２は、並行して処理を行う矩形内に位置する８
（＝２×４）画素分のＤＤＡデータＳ１４２をテクスチ
ャエンジン回路１４３に出力する。

【００４６】トライアングルＤＤＡ回路１４２の機能に
ついて図３に関連付けてさらに説明する。上述したよう
に、ＤＤＡセットアップ回路１４１により、三角形の各
辺と水平方向における先出の各種情報の傾き情報が準備
され、この情報を受けたトライアングルＤＤＡ回路１４
２の基本的処理は、三角形の辺上の各種情報の補間処理
による水平ラインの初期値の算出と、水平ライン上での
各種情報の補間処理である。ここで最も注意しなければ
ならないことは、補間結果の算出は、画素中心における
値を算出する必要があるということである。その理由
は、算出する値が画素中心からはずれたところを求めて
いては、静止画の場合はさほど気にならないが、動画に
した場合には、画像の揺らぎが目立つようになるからで
ある。

【００４７】最初の水平ライン（当然画素中心を結んだ
ライン）の一番左側における各種情報は、辺上の傾きに
頂点からその最初の水平ラインまでの距離をかけてやる
ことで求めることができる。次のラインにおける開始位
置での各種情報は、辺上の傾きを足してゆくことで算出
できる。水平ラインにおける最初の画素での値は、ライ
ンの開始位置における値に、最初の画素までの距離と水
平方向の傾きをかけた値を足すことで算出できる。水平
ラインにおける次の画素における値は、最初の画素の値
に対してつぎつぎに水平方向の傾きを足し込んでゆけば
算出できる。

【００４８】次に、頂点のソートについて図４に関連付
けて説明する。頂点をあらかじめソートしておくこと
で、以降の処理の場合分けを最大限に減らし、かつ、補
間処理においてもできるだけ一つの三角形の内部におい
ては、矛盾が生じにくくすることができる。ソートのや
り方としては、まずすべての与えられた頂点をＹ方向に
ソートして、最上位の点と最下位の点を決めそれぞれＡ
点、Ｃ点とする。残りの点はＢ点とする。このようにす
ることで、Ｙ方向に最も長く伸びた辺が辺ＡＣとなり、
最初に辺ＡＣと辺ＡＢを用いてその二つの辺で挟まれた
領域の補間処理を行い、次に辺ＡＣはそのままで、辺Ａ
Ｂに変えて辺ＢＣと辺ＡＣで挟まれた領域の補間を行う
という処理になる。また、Ｙ方向の画素座標格子上への
補正に関しても、辺ＡＣと辺ＢＣについて行っておけば
よいこともわかる。このようにして、ソート後の処理に
場合分けが不必要になることで、データを単純に流すだ
けの処理で可能となりバグも発生しにくくなるし、構造
もシンプルになる。また、一つの三角形の中で補間処理
の方向が辺ＢＣ上を開始点として一定にできるため、水
平方向の補間(Span)の方向が一定となり、演算誤差があ
ったとしても辺ＢＣから他の辺に向かって誤差が蓄積さ
れるかたちとなり、その蓄積の方向が一定となるため、
隣接する辺同士での誤差は目立たなくなる。

【００４９】次に、水平方向の傾き算出について図５に
関連付けて説明する。三角形内における各種変数（ｘ，
ｚ，α，Ｒ，Ｇ，Ｂ，ｓ，ｔ，ｑ）の（ｘ，ｙ）に対す
る傾き（変数分）は、線形補間であることから一定とな
る。したがって、水平方向の傾き、すなわち、各水平ラ
イン(Span)上での傾きはどのSpanにおいても、一定とな
るので、各Spanの処理に先立ってその傾きを求めておく
ことになる。三角形の与えられた頂点をＹ方向にソート
した結果、辺ＡＣが最も長く伸びた辺と再定義されてい
るので、頂点Ｂを水平方向に伸ばしたラインと辺ＡＣの
交点が必ず存在するのでその点をＤとする。後は単純に
点Ｂと点Ｄの間の変分を求めるようなことを行えば、水
平方向すなわちｘ方向の傾きを求めることができる。

【００５０】具体的には、Ｄ点でのｘおよびｚ座標は次
式のようになる。

【００５１】

【数１】 ｘ_d ＝｛（ｙ_d −ｙ_a ）／（ｙ_c −ｙ_a ）｝・（ｘ_c −ｘ_a ） ｚ_d ＝｛（ｙ_d −ｙ_a ）／（ｙ_c −ｙ_a ）｝・（ｚ_c −ｚ_a ）

【００５２】これに基づいて、変数ｚのｘ方向の傾きを
求めると、次のようになる。

【００５３】

【数２】 Δｚ／Δｘ＝（ｚ_d −ｚ_b ）／（ｘ_d −ｘ_b ） ＝〔｛（ｙ_d −ｙ_a ）／（ｙ_c −ｙ_a ）｝・（ｚ_c −ｚ_a ）−ｚ_b 〕 ／〔｛（ｙ_d −ｙ_a ）／（ｙ_c −ｙ_a ）｝・（ｘ_c −ｘ_a ）−ｘ_b 〕 ＝｛ｚ_b （ｙ_c −ｙ_a ）−（ｚ_c −ｚ_a ）（ｙ_c −ｙ_a ）｝ ／｛ｘ_b （ｙ_c −ｙ_a ）−（ｚ_c −ｚ_a ）（ｙ_c −ｙ_a ）｝

【００５４】次に、頂点データの補間手順の一例につい
て、図６および図７に関連付けて説明する。頂点のソー
ト、水平方向の傾き算出、各辺上での傾きの算出処理を
経て、それらの結果を使って補間処理を行う。Ｂ点の位
置によって、Spanでの処理の向きは２通りに別れる。こ
れは、一つの三角形の内部での補間における各Span同士
での誤差の蓄積方向を、一定にすることで、できるだけ
不具合が発生しないようにするために、Ｙ方向に最も長
く伸びた辺を常に始点として、処理するようにしようと
しているからである。Ｂ点がＡ点と同じ高さにあった場
合には、前半の処理はスキップされることになる。よっ
て、場合分けというよりは、スキップが可能な機構を設
けておくだけで処理としてはすっきりしたものとでき
る。複数のSpanを同時処理することで、処理能力をあげ
ようとした場合には、Ｙ方向における傾きを求めたくな
るが、頂点のソートからやり直す必要があることにな
る。しかしながら、補間処理の前処理だけでことが済む
ために、全体としての処理系は簡単にできる。

【００５５】具体的には、Ｂ点がＡ点と同じ高さでない
場合には、ＡＣ，ＡＢのＹ方向補正（画素格子上の値算
出）を行い（ＳＴ１，ＳＴ２）、ＡＣ辺上の補間および
ＡＢ辺上の補間を行う（ＳＴ３）。そして、ＡＣ水平方
向の補正およびＡＣ辺からＡＢ辺方向の水平ライン(Spa
n)上を補間する（ＳＴ４）。以上のステップＳＴ３，Ｓ
Ｔ４の処理をＡＢ辺の端点まで行う（ＳＴ５）。ＡＢ辺
の端点までステップＳＴ２〜ＳＴ４の処理が終了した場
合、あるいはステップＳＴ１においてＢ点がＡ点が同じ
高さであると判別した場合には、ＢＣのＹ方向補正（画
素格子上の値算出）を行い（ＳＴ６）、ＡＣ辺上の補間
およびＢＣ辺上の補間を行う（ＳＴ７）。そして、ＡＣ
水平方向の補正およびＡＣ辺からＢＣ辺方向の水平ライ
ン(Span)上を補間する（ＳＴ８）。以上のステップＳＴ
７，ＳＴ８の処理をＢＣ辺の端点まで行う（ＳＴ９）。

【００５６】テクスチャエンジン回路１４３ テクスチャエンジン回路１４３は、「ｓ／ｑ」および
「ｔ／ｑ」の算出処理、テクスチャ座標データ（ｕ，
ｖ）の算出処理、テクスチャバッファ１４７ａからの
（Ｒ，Ｇ，Ｂ，α）データの読み出し処理、および、混
合処理（αブレンディング処理）を順にパイプライン方
式で行う。なお、テクスチャエンジン回路１４３は、た
とえば所定の矩形内に位置する８画素についての処理を
同時に並行して行う。

【００５７】テクスチャエンジン回路１４３は、ＤＤＡ
データＳ１４２が示す（ｓ，ｔ，ｑ）データについて、
ｓデータをｑデータで除算する演算と、ｔデータをｑデ
ータで除算する演算とを行う。テクスチャエンジン回路
１４３には、たとえば図示しない除算回路が８個設けら
れており、８画素についての除算「ｓ／ｑ」および「ｔ
／ｑ」が同時に行われる。

【００５８】また、テクスチャエンジン回路１４３は、
除算結果である「ｓ／ｑ」および「ｔ／ｑ」に、それぞ
れテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じ
て、テクスチャ座標データ（ｕ，ｖ）を生成する。ま
た、テクスチャエンジン回路１４３は、メモリＩ／Ｆ回
路１４４を介して、ＳＲＡＭ１４８あるいはＤＲＡＭ１
４７に、生成したテクスチャ座標データ（ｕ，ｖ）を含
む読み出し要求を出力し、メモリＩ／Ｆ回路１４４を介
して、ＳＲＡＭ１４８あるいはテクスチャバッファ１４
７ａに記憶されているテクスチャデータを読み出すこと
で、（ｓ，ｔ）データに対応したテクスチャアドレスに
記憶された（Ｒ，Ｇ，Ｂ，α）データＳ１４８を得る。
ここで、ＳＲＡＭ１４８には、テクスチャバッファ１４
７ａに格納されているテクスチャデータが記憶される。
テクスチャエンジン回路１４３は、読み出した（Ｒ，
Ｇ，Ｂ，α）データＳ１４８の（Ｒ，Ｇ，Ｂ）データ
と、前段のトライアングルＤＤＡ回路１４２からのＤＤ
ＡデータＳ１４２に含まれる（Ｒ，Ｇ，Ｂ）データと
を、（Ｒ，Ｇ，Ｂ，α）データＳ１４８に含まれるαデ
ータが示す割合で混合し（それぞれかけあわせるなどし
て）、画素データＳ１４３を生成する。テクスチャエン
ジン回路１４３は、この画素データＳ１４３をメモリＩ
／Ｆ回路１４４に出力する。

【００５９】なお、テクスチャバッファ１４７ａには、
ＭＩＰＭＡＰ（複数解像度テクスチャ）などの複数の縮
小率に対応したテクスチャデータが記憶されている。こ
こで、何れの縮小率のテクスチャデータを用いるかは、
所定のアルゴリズムを用いて、前記三角形単位で決定さ
れる。

【００６０】テクスチャエンジン回路１４３は、フルカ
ラー方式の場合には、テクスチャバッファ１４７ａから
読み出した（Ｒ，Ｇ，Ｂ，α）データを直接用いる。一
方、テクスチャエンジン回路１４３は、インデックスカ
ラー方式の場合には、あらかじめ作成したカラールック
アップテーブル（ＣＬＵＴ）をテクスチャＣＬＵＴバッ
ファ１４７ｄから読み出して、内蔵するＳＲＡＭに転送
および記憶し、このカラールックアップテーブルを用い
て、テクスチャバッファ１４７ａから読み出したカラー
インデックスに対応する（Ｒ，Ｇ，Ｂ）データを得る。

【００６１】メモリＩ／Ｆ回路１４４ メモリＩ／Ｆ回路１４４は、テクスチャエンジン回路１
４３から入力した画素データＳ１４３に対応するｚデー
タと、ｚバッファ１４７ｃに記憶されているｚデータと
の比較を行い、入力した画素データＳ１４３によって描
画される画像が、前回、ディスプレイバッファ１４７ｂ
に書き込まれた画像より、手前（視点側）に位置するか
否かを判断し、手前に位置する場合には、画像データＳ
１４３に対応するｚデータでｚバッファ１４７ｃに記憶
されたｚデータを更新する。また、メモリＩ／Ｆ回路１
４４は、必要に応じて、画像データＳ１４３に含まれる
（Ｒ，Ｇ，Ｂ）データと、既にディスプレイバッファ１
４７ｂに記憶されている（Ｒ，Ｇ，Ｂ）データとを、画
像データＳ１４３に対応するαデータが示す混合値で混
合するαブレンディング処理と、ディスプレイバッファ
１４７ｂの容量等を考慮してデータを間引く（切り捨て
る）ディザ処理とを並列的に行い、処理後の（Ｒ，Ｇ，
Ｂ）データをディスプレイバッファ１４７ｂに書き込む
（打ち込む）。

【００６２】図８は、αブレンディング処理とディザ処
理とを並列的に行うαブレンディング／ディザ処理回路
１４４０の構成例を示すブロック図である。

【００６３】このロジック回路または描画データ制御回
路としてのαブレンディング／ディザ処理回路１４４０
は、図８に示すように、これから描画すべき現画像デー
タ（たとえば〔０，２５５〕を表現する８ビット整数）
Ｓから既にディスプレイバッファ１４７ｂに記憶されて
いる画像データ（たとえば〔０，２５５〕を表現する８
ビット整数）Ｄを減算する減算器１４４１と、既にディ
スプレイバッファ１４７ｂに記憶されている画像データ
Ｄに雑音データである誤差データ（たとえば〔−４，
３〕を表現する３ビット整数）Ｅを加算する第１の加算
器１４４２と、減算器１４４１の出力データ（Ｓ−Ｄ）
に混合係数（たとえば〔０，２〕を表現する８ビット整
数）αを乗算する乗算器１４４３と、乗算器１４４３の
出力データ｛α×（Ｓ−Ｄ）｝と第１の加算器１４４２
の出力データ（Ｄ＋Ｅ）を加算する第２の加算器１４４
４と、第２の加算器１４４４の出力データからカラー値
の有効値（たとえば〔０，２５５〕）を抽出するクラン
プ回路１４４５と、クランプ回路１４４５の出力データ
から下位３ビットを切り捨てて（間引いて）上位５ビッ
トをディスプレイバッファ１４７ｂに書き戻す切り捨て
回路（除算回路）１４４６とから構成されている。

【００６４】このαブレンディング／ディザ処理回路１
４４０では、減算器１４４１および乗算器１４４３で、
これから描画すべき現画像データＳの既にディスプレイ
バッファ１４７ｂに記憶されている画像データＤに対す
る更新量データを混合係数αを用いて求める処理と、第
１の加算器１４４２で既にディスプレイバッファ１４７
ｂに記憶されている画像データＤに雑音データＥを加え
る処理とが同時並列的に行われ、両処理で得られたデー
タを第２の加算器１４４４で加算することにより、２つ
の色の線形補間をしたデータに雑音データを加えたデー
タ｛α×（Ｓ−Ｄ）＋Ｄ＋Ｅが求められ、その後、クラ
ンプ回路１４４５でカラーの有効値が抽出され、この抽
出データから切り捨て回路１４４６でデータが間引かれ
て、ディスプレイバッファ１４７ｂに書き戻される。

【００６５】この回路は、従来回路に比べて乗算器およ
びクランプ回路が１つずつ少ない構成となっており、回
路規模が小さく、また、αブレンディング処理とディザ
処理とが並列的に行われることから、演算時間が短縮さ
れている。

【００６６】なお、メモリＩ／Ｆ回路１４４によるＤＲ
ＡＭ１４７に対してのアクセスは、１６画素について同
時に行われる。

【００６７】本実施形態においては、ＤＲＡＭ１４７
は、たとえば図９に示すように、４つのＤＲＡＭモジュ
ール１４７１〜１４７４に分割されており、メモリＩ／
Ｆ回路１４４には、各ＤＲＡＭモジュール１４７１〜１
４７４に対応したメモリコントローラ１４４７〜１４５
０、並びにこれらメモリコントローラ１４４１にデータ
を分配するディストリビュータ１４５１が設けられてい
る。そして、メモリＩ／Ｆ回路１４４は、各ＤＲＡＭモ
ジュール１４７１〜１４７４に対して、図９に示すよう
に、画素データを、表示領域において隣接した部分は、
異なるＤＲＡＭモジュールとなるように配置する。これ
により、三角形のような平面を描画する場合には面で同
時に処理できることになるため、それぞれのＤＲＡＭモ
ジュールの動作確率は非常に高くなっている。

【００６８】ＣＲＴコントロール回路１４５ ＣＲＴコントローる回路１４５は、与えられた水平およ
び垂直同期信号に同期して、図示しないＣＲＴに表示す
るアドレスを発生し、ディスプレイバッファ１４７ｂか
ら表示データを読み出す要求をメモリＩ／Ｆ回路１４４
に出力する。この要求に応じて、メモリＩ／Ｆ回路１４
４は、ディスプレイバッファ１４７ｂから一定の固まり
で表示データを読み出す。ＣＲＴコントローラ回路１４
５は、ディスプレイバッファ１４７ｂから読み出した表
示データを記憶するＦＩＦＯ(First In First Out)回路
を内蔵し、一定の時間間隔で、ＲＡＭＤＡＣ回路１４６
に、ＲＧＢのインデックス値を出力する。

【００６９】ＲＡＭＤＡＣ回路１４６ ＲＡＭＤＡＣ回路１４６は、各インデックス値に対応す
るＲ，Ｇ，Ｂデータを記憶しており、ＣＲＴコントロー
ラ回路１４５から入力したＲＧＢのインデックス値に対
応するデジタル形式のＲ，Ｇ，Ｂデータを、図示しない
Ｄ／Ａコンバータ(Digital/Analog Converter)に転送
し、アナログ形式のＲ，Ｇ，Ｂデータを生成する。ＲＡ
ＭＤＡＣ回路１４６は、この生成されたＲ，Ｇ，Ｂデー
タをＣＲＴに出力する。

【００７０】次に、上記構成による動作を説明する。３
次元コンピュータグラフィックスシステム１０において
は、グラフィックス描画等のデータは、メインプロセッ
サ１１のメインメモリ１２、あるいは外部からのグラフ
ィックスデータを受けるＩ／Ｏインタフェース回路１３
からメインバス１５を介してレンダリング回路１４に与
えられる。なお、必要に応じて、グラフィックス描画等
のデータは、メインプロセッサ１１等において、座標変
換、クリップ処理、ライティング処理等のジオメトリ処
理が行われる。ジオメトリ処理が終わったグラフィック
スデータは、三角形の各３頂点の頂点座標ｘ，ｙ，ｚ、
輝度値Ｒ，Ｇ，Ｂ、描画しようとしている画素とディス
プレイバッファ内の画素とのＴＧＢ値のブレンド係数
α、対応するテクスチャ座標ｓ，ｔ，ｑとからなるポリ
ゴンレンダリングデータＳ１１となる。

【００７１】このポリゴンレンダリングデータＳ１１
は、レンダリング回路１４のＤＤＡセットアップ回路１
４１に入力される。ＤＤＡセットアップ回路１４１にお
いては、ポリゴンレンダリングデータＳ１１に基づい
て、三角形の辺と水平方向の差分などを示す変分データ
Ｓ１４１が生成される。具体的には、開始点の値と終点
の値、並びに、その間の距離を用いて、単位長さ移動し
た場合における、求めようとしている値の変化分である
変分が算出され、変分データＳ１４１としてトライアン
グルＤＤＡ回路１４２に出力される。

【００７２】トライアングルＤＤＡ回路１４２において
は、変分データＳ１４１を用いて、、三角形内部の各画
素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，
ｔ，ｑ，Ｆ）データが算出される。そして、この算出さ
れた（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データ
と、三角形の各頂点の（ｘ，ｙ）データとが、ＤＤＡデ
ータＳ１４２として、トライアングルＤＤＡ回路１４２
からテクスチャエンジン回路１４３に出力される。

【００７３】テクスチャエンジン回路１４３において
は、ＤＤＡデータＳ１４２が示す（ｓ，ｔ，ｑ）データ
について、ｓデータをｑデータで除算する演算と、ｔデ
ータをｑデータで除算する演算とが行われる。そして、
除算結果「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテク
スチャサイズＵＳＩＺＥおよびＶＳＩＺＥが乗算され、
テクスチャ座標データ（ｕ，ｖ）が生成される。

【００７４】次に、テクスチャエンジン回路１４３から
メモリＩ／Ｆ回路１４４を介して、テクスチャエンジン
回路１４３からＳＲＡＭ１４８に、生成されたテクスチ
ャ座標データ（ｕ，ｖ）を含む読み出し要求が出力さ
れ、メモリＩ／Ｆ回路１４４を介して、ＳＲＡＭ１４８
に記憶された（Ｒ，Ｇ，Ｂ，α）データＳ１４８が読み
出される。次に、テクスチャエンジン回路１４３におい
て、読み出した（Ｒ，Ｇ，Ｂ，α）データＳ１４８の
（Ｒ，Ｇ，Ｂ）データと、前段のトライアングルＤＤＡ
回路１４２からのＤＤＡデータＳ１４２に含まれる
（Ｒ，Ｇ，Ｂ）データとが、（Ｒ，Ｇ，Ｂ，α）データ
Ｓ１４８に含まれるαデータが示す割合で混合され、
ｘ，ｙ座標におけるテクスチャの色が算出され、画素デ
ータＳ１４３として生成される。この画素データＳ１４
３は、テクスチャエンジン回路１４３からメモリＩ／Ｆ
回路１４４に出力される。

【００７５】フルカラーの場合には、テクスチャバッフ
ァ１４７ａからのデータ（Ｒ，Ｇ，Ｂ，α）を直接用い
ればよいが、インデックスカラーの場合には、あらかじ
め作成しておいたカラーインデックステーブル（Color
Index Table ）のデータが、テクスチャＣＬＵＴ（Colo
r Look Up Table)バッファ１４７ｄより、ＳＲＡＭ等で
構成される一時保管バッファへ転送され、この一時保管
バッファのＣＬＵＴを用いてカラーインデックスから実
際のＲ，Ｇ，Ｂカラーが得られる。なお、ＣＵＬＴがＳ
ＲＡＭで構成された場合は、カラーインデックスをＳＲ
ＡＭのアドレスに入力すると、その出力には実際のＲ，
Ｇ，Ｂカラーが出てくるといった使い方となる。

【００７６】そして、メモリＩ／Ｆ回路１４４におい
て、テクスチャエンジン回路１４３から入力した画素デ
ータＳ１４３に対応するｚデータと、ｚバッファ１４７
ｃに記憶されているｚデータとの比較が行われ、入力し
た画素データＳ１２によって描画される画像が、前回、
ディスプレイバッファ２１に書き込まれた画像より、手
前（視点側）に位置するか否かが判断される。判断の結
果、手前に位置する場合には、画像データＳ１４３に対
応するｚデータでｚバッファ１４７ｃに記憶されたｚデ
ータが更新される。

【００７７】次に、メモリＩ／Ｆ回路１４４において
は、αブレンディング／ディザ処理回路１４４０で、必
要に応じて、画像データＳ１４３に含まれる（Ｒ，Ｇ，
Ｂ）データと、既にディスプレイバッファ１４７ｂに記
憶されている（Ｒ，Ｇ，Ｂ）データとが、画像データＳ
１４３に対応するαデータが示す混合値で混合されるα
ブレンディング処理と、ディスプレイバッファ１４７ｂ
の容量等を考慮してデータを間引く（切り捨てる）ディ
ザ処理とが並列的に行われ、処理後の（Ｒ，Ｇ，Ｂ）デ
ータがディスプレイバッファ１４７ｂに書き込まれる。

【００７８】具体的には、αブレンディング／ディザ処
理回路１４４０において、減算器１４４１および乗算器
１４４３で、これから描画すべき現画像データＳの既に
ディスプレイバッファ１４７ｂに記憶されている画像デ
ータＤに対する更新量データが混合係数αを用いて求め
られ、これに並行して、第１の加算器１４４２で既にデ
ィスプレイバッファ１４７ｂに記憶されている画像デー
タＤに雑音データＥが加えられる。そして、乗算器１４
４３で得られたデータと第１の加算器１４４２で得られ
たデータとが第２の加算器１４４４で加算され、２つの
色の線形補間をしたデータに雑音データを加えたデータ
｛α×（Ｓ−Ｄ）＋Ｄ＋Ｅ｝が求められ、その後、クラ
ンプ回路１４４５でカラーの有効値が抽出され、この抽
出データから切り捨て回路１４４６でデータが間引かれ
て、ディスプレイバッファ１４７ｂに書き戻される。

【００７９】メモリＩ／Ｆ回路１４４においては、今か
ら描画しようとしている画素におけるテクスチャアドレ
スに対応したテクスチャを格納しているメモリブロック
がそのテクスチャアドレスにより算出され、そのメモリ
ブロックにのみ読みだし要求が出され、テクスチャデー
タが読み出される。この場合、該当するテクスチャデー
タを保持していないメモリブロックにおいては、テクス
チャ読み出しのためのアクセスが行われないため、描画
により多くのアクセス時間を提供することが可能となっ
ている。

【００８０】描画においても同様に、今から描画しよう
としている画素アドレスに対応する画素データを格納し
ているメモリブロックに対して、該当アドレスから画素
データがモディファイ書き込み(Modify Write)を行うた
めに読み出され、モディファイ後、同じアドレスへ書き
戻される。

【００８１】隠れ面処理を行う場合には、やはり同じよ
うに今から描画しようとしている画素アドレスに対応す
る奥行きデータを格納しているメモリブロックに対し
て、該当アドレスから奥行きデータがモディファイ書き
込み(Modify Write)を行うために読み出され、必要なら
ばモディファイ後、同じアドレスへ書き戻される。

【００８２】このようなメモリＩ／Ｆ回路１４４に基づ
くＤＲＡＭ１４７とのデータのやり取りにおいては、そ
れまでの処理を複数並行処理することで、描画性能を向
上させることができる。特に、トライアングルＤＤＡ回
路１４２とテクスチャエンジン１４３の部分を並列実行
形式で、同じ回路に設ける（空間並列）か、または、パ
イプラインを細かく挿入する（時間並列）ことで、部分
的に動作周波数を増加させるという手段により、複数画
素の同時算出が行われる。

【００８３】また、画素データは、メモリＩ／Ｆ回路１
４４の制御のもと、表示領域において隣接した部分は、
異なるＤＲＡＭモジュールとなるように配置される。こ
れにより、三角形のような平面を描画する場合には面で
同時に処理される。このため、それぞれのＤＲＡＭモジ
ュールの動作確率は非常に高い。

【００８４】そして、図示しないＣＲＴに画像を表示す
る場合には、ＣＲＴコントロール回路１４５において、
与えられた水平垂直同期周波数に同期して、表示アドレ
スが発生され、メモリＩ／Ｆ回路１４４へ表示データ転
送の要求が出される。メモリＩ／Ｆ回路１４４では、そ
の要求に従い、一定のまとまった固まりで、表示データ
がＣＲＴコントロール回路１４５に転送される。ＣＲＴ
コントロール回路１４５では、図示しないディスプレイ
用ＦＩＦＯ(First In First Out)等にその表示データが
貯えられ、一定の間隔でＲＡＭＤＡＣ１４６へＲＧＢの
インデックス値が転送される。

【００８５】ＲＡＭＤＡＣ１４６においては、ＲＡＭ内
部にＲＧＢのインデックスに対するＲＧＢ値が記憶され
ていて、インデックス値に対するＲＧＢ値が図示しない
Ｄ／Ａコンバータへ転送される。そして、Ｄ／Ａコンバ
ータでアナログ信号に変換されたＲＧＢ信号がＣＲＴへ
転送される。

【００８６】以上説明したように、本実施形態によれ
ば、減算器１４４１および乗算器１４４３で、これから
描画すべき現画像データＳの既にディスプレイバッファ
１４７ｂに記憶されている画像データＤに対する更新量
データを混合係数αを用いて求める処理と、第１の加算
器１４４２で既にディスプレイバッファ１４７ｂに記憶
されている画像データＤに雑音データＥを加える処理と
を並行して行い、両処理で得られたデータを第２の加算
器１４４４で加算することにより、２つの色の線形補間
をしたデータに雑音データを加えたデータ｛α×（Ｓ−
Ｄ）＋Ｄ＋Ｅ｝を求め、その後、クランプ回路１４４５
でカラーの有効値を抽出し、この抽出データから切り捨
て回路１４４６でデータを間引いて、ディスプレイバッ
ファ１４７ｂに書き戻すαブレンディング／ディザ処理
回路１４４０を設けたので、従来回路に比べて乗算器お
よびクランプ回路が１つずつ少ない回路構成であること
から、回路規模が小さく、また、αブレンディング処理
とディザ処理とが並列的に行われることから、演算時間
を短縮でき、高速処理を実現できる利点がある。

【００８７】また、本実施形態によれば、半導体チップ
内部に内蔵されたＤＲＡＭ１４７に、表示デ−タと少な
くとも一つの図形要素が必要とするテクスチャデ−タを
記憶させた構成を有することから、表示領域以外の部分
にテクスチャデ−タを格納できることになり、内蔵ＤＲ
ＡＭの有効利用が可能となり、高速処理動作、並びに低
消費電力化を並立させるようにした画像処理装置が実現
可能となる。そして、単一メモリシステムを実現でき、
すべてが内蔵された中だけで処理ができる。その結果、
ア−キテクチャとしても大きなパラダイムシフトとな
る。また、メモリの有効利用ができることで、内部に持
っているＤＲＡＭのみでの処理が可能となり、内部にあ
るがゆえのメモリと描画システムの間の大きなバンド幅
が、十分に活用可能となる。また、ＤＲＡＭにおいても
特殊な処理を組み込むことが可能となる。

【００８８】また、ＤＲＡＭにおける同一機能を独立し
た複数のモジュ−ル１４７１〜１４７４として並列にも
つことから、並列動作の効率を向上させることができ
る。単にデ−タのビット数が多いだけでは、デ−タの使
用効率は悪化し、性能向上できるのは一部の条件の場合
に限定されることになる。平均的な性能を向上させるた
めには、ある程度の機能をもったモジュ−ルを複数設け
ることで、ビット線の有効利用を行うことができる。

【００８９】さらに、表示アドレス空間において、隣接
するアドレスにおける表示要素が、それぞれ異なるＤＲ
ＡＭのブロックになるように配置するので、さらにビッ
ト線の有効利用が可能となり、グラフィックス描画にお
けるような、比較的固まった表示領域へのアクセスが多
い場合には、それぞれのモジュ−ルが同時に処理できる
確率が増加し、描画性能の向上が可能となる。

【００９０】また、より多くのテクスチャデ−タを格納
するために、インデックスカラ−におけるインデックス
と、そのためのカラ−ルックアップテ−ブル値を内蔵Ｄ
ＲＡＭ１４７内部に格納するので、テクスチャデ−タの
圧縮が可能となり、内蔵ＤＲＡＭの効率良い利用が可能
となる。

【００９１】また、描画しようとしている物体の奥行き
情報を、内蔵のＤＲＡＭに格納するので、描画と同時並
行的に隠れ面処理を行うことが可能となる。描画を行っ
て、通常はそれを表示しようとするわけだが、ユニファ
イドメモリとして、テクスチャデ−タと表示デ−タを同
一のメモリシステムに同居させることができることか
ら、直接表示に使わずに、描画デ−タをテクスチャデ−
タとして使ってしまうということも可能となる。このよ
うなことは、必要なときに必要なテクスチャデ−タを、
描画によって作成する場合に有効となり、これもテクス
チャデ−タを膨らませないための効果的な機能となる。

【００９２】また、チップ内部にＤＲＡＭを内蔵するこ
とで、その高速なインタ−フェ−ス部分がチップの内部
だけで完結することになるため、大きな付加容量のＩ／
Ｏバッファであるとか、チップ間配線容量をドライブす
る必要がなくなり、消費電力は内蔵しない場合に比較し
て小さくなる。よって、さまざまな技術を使って、一つ
のチップの中だけですべてができるような仕組みは、今
後の携帯情報端末等の身近なデジタル機器のためには、
必要不可欠な技術要素となっている。

【００９３】なお、本発明は上述した実施形態には限定
されない。また、上述した図１に示す３次元コンピュー
タグラフィックスシステム１０では、ＳＲＡＭ１４８を
用いる構成を例示したが、ＳＲＡＭ１４８を設けない構
成にしてもよい。

【００９４】さらに、図１に示す３次元コンピュータグ
ラフィックスシステム１０では、ポリゴンレンダリング
データを生成するジオメトリ処理を、メインプロセッサ
１１で行う場合を例示したが、レンダリング回路１４で
行う構成にしてもよい。

【００９５】

【発明の効果】以上説明したように、本発明によれば、
回路規模を小さくでき、また、αブレンディング処理と
ディザ処理とを並列的に行うことができ、演算時間を短
縮でき、高速処理を実現できる利点がある。

【００９６】また、半導体チップ内部にロジック回路と
混載された記憶回路に、表示デ−タと少なくとも一つの
図形要素が必要とするテクスチャデ−タを記憶させた構
成を有することから、表示領域以外の部分にテクスチャ
デ−タを格納できることになり、内蔵記憶回路の有効利
用が可能となり、高速処理動作、並びに低消費電力化を
並立させるようにした画像処理装置が実現可能となる。

【００９７】また、メモリにおける同一機能を独立した
複数のモジュ−ルとして並列にもつことから、並列動作
の効率を向上させることができる。

【００９８】さらに、表示アドレス空間において、隣接
するアドレスにおける表示要素を、それぞれ異なるメモ
リのブロックになるように配置するので、グラフィック
ス描画におけるような、比較的固まった表示領域へのア
クセスが多い場合には、それぞれのモジュ−ルが同時に
処理できる確率が増加し、描画性能の向上が可能とな
る。

【図面の簡単な説明】

【図１】本発明に係る３次元コンピュータグラフィック
スシステムの構成を示すブロック図である。

【図２】本発明に係るＤＤＡセットアップ回路の機能を
説明するための図である。

【図３】本発明に係るトライアングルＤＤＡ回路の機能
を説明するための図である。

【図４】本発明に係るトライアングルＤＤＡ回路の頂点
のソート処理を説明するための図である。

【図５】本発明に係るトライアングルＤＤＡ回路の水平
方向の傾き算出処理を説明するための図である。

【図６】本発明に係るトライアングルＤＤＡ回路の頂点
データの補間手順を説明するための図である。

【図７】本発明に係るトライアングルＤＤＡ回路の頂点
データの補間手順を説明するためのフローチャートであ
る。

【図８】本発明に係るαブレンディング／ディザ処理回
路の構成例を示すブロック図である。

【図９】本発明に係るデータ格納方法を説明するための
図である。

【図１０】３次元コンピュータグラフィックスシステム
の基本的な概念を示すシステム構成図である。

【図１１】従来のαブレンディング処理回路およびディ
ザ処理回路の構成例を示すブロック図である。

【符号の説明】

１０…３次元コンピュータグラフィックスシステム、１
１…メインプロセッサ、１２…メインメモリ、１３…Ｉ
／Ｏインタフェース回路、１４…レンダリング回路、１
４１…ＤＤＡセットアップ回路、１４２…トライアング
ルＤＤＡ回路、１４３…テクスチャエンジン回路、１４
４…メモリＩ／Ｆ回路、１４４０…αブレンディング／
ディザ処理回路（描画データ制御回路）、１４４１…減
算器、１４４２…第１の加算器、１４４３…乗算器、１
４４４…第２の加算器、１４４５…クランプ回路、１４
４６…切り捨て回路、１４４７〜１４５０…メモリコン
トローラ、１４５１…ディストリビュータ、１４５…Ｃ
ＲＴコントローラ回路、１４６…ＲＡＭＤＡＣ回路、１
４７…ＤＲＡＭ、１４７１〜１４７４…ＤＲＡＭモジュ
ール、１４７ａ…テクスチャバッファ、１４７ｂ…ディ
スプレイバッファ、１４７ｃ…ｚバッファ、１４７ｄ…
テクスチャＣＬＵＴバッファ、１４８…ＳＲＡＭ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 竹本 卓 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 Ｆターム(参考） 5B080 AA13 CA01 DA07 DA08 FA02 FA03 FA07 FA16 GA22 5C080 AA01 AA09 BB05 CC03 CC04 DD22 EE17 EE29 EE30 FF09 GG02 GG09 JJ01 JJ02 JJ07 5C082 AA01 AA36 BA12 BA29 BA34 BA35 BA39 BB15 BB22 BB42 BB51 CA00 CA12 DA42 DA53 DA71 DA87 MM02

Claims (9)

【特許請求の範囲】
1. 【請求項１】 画像データに対してαブレンディング処
   理およびディザ処理を行う画像処理装置であって、 少なくとも表示用画像データが描画される記憶回路と、 これから描画すべき現画像データの、既に上記記憶回路
   に記憶されている画像データに対する更新量データを与
   えられた混合係数αを用いて求めるとともに、上記記憶
   回路に記憶されている画像データに雑音データを加えた
   データを求め、得られた両データを加算することによ
   り、２つの色の線形補間をしたデータに雑音データを加
   えたデータを求め、このデータから色の有効値を抽出
   し、この抽出データからデータを間引いて、上記記憶回
   路に書き戻すロジック回路とを有する画像処理装置。
2. 【請求項２】 上記ロジック回路は、 これから描画すべき現画像データＳから既に上記記憶回
   路に記憶されている画像データＤを減算する減算器と、 既に上記記憶回路に記憶されている画像データＤに雑音
   データである誤差データＥを加算する第１の加算器と、 上記減算器の出力データ（Ｓ−Ｄ）に混合係数αを乗算
   する乗算器と、 上記乗算器の出力データ｛α×（Ｓ−Ｄ）｝と上記第１
   の加算器の出力データ（Ｄ＋Ｅ）を加算する第２の加算
   器と、 上記第２の加算器の出力データから色の有効値を抽出す
   るクランプ回路と、 上記クランプ回路の出力データから所定のデータを間引
   いて上記記憶回路に書き戻す切り捨て回路とを有する請
   求項１記載の画像処理装置。
3. 【請求項３】 上記記憶回路は、表示用画像デ−タに加
   えて、少なくとも一つの図形要素が必要とするテクスチ
   ャデ−タを記憶し、 上記ロジック回路は、上記記憶回路の記憶データに基づ
   いて、表示データの図形要素の表面へのテクスチャデー
   タの張り付け処理を行い、 上記記憶回路および上記ロジック回路が一つの半導体チ
   ップ内に混載されている請求項１記載の画像処理装置。
4. 【請求項４】 上記記憶回路は、同一機能を有する複数
   のモジュールに分割され、 上記ロジック回路は、各モジュールを並列にアクセスす
   る請求項３記載の画像処理装置。
5. 【請求項５】 上記記憶回路には、表示アドレス空間に
   おいて、隣接するアドレスにおける表示要素が、異なる
   記憶ブロックになるように配置される請求項４記載の画
   像処理装置。
6. 【請求項６】 前記単位図形の頂点について、３次元座
   標（ｘ，ｙ，ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）デー
   タ、混合係数α、テクスチャの同次座標（ｓ，ｔ）およ
   び同次項ｑを含むポリゴンレンダリングデータを受けて
   レンダリング処理を行う画像処理装置であって、 表示用画像デ−タと少なくとも一つの図形要素が必要と
   するテクスチャデ−タを記憶する記憶回路と、 これから描画すべき現画像データの、既に上記記憶回路
   に記憶されている画像データに対する更新量データを与
   えられた混合係数αを用いて求めるととも、上記記憶回
   路に記憶されている画像データに雑音データを加えたデ
   ータを求め、得られた両データを加算することにより、
   ２つの色の線形補間をしたデータに雑音データを加えた
   データを求め、このデータから色の有効値を抽出し、こ
   の抽出データからデータを間引いて、上記記憶回路に書
   き戻す描画データ制御回路と、 前記単位図形の頂点のポリゴンレンダリングデータを補
   間して、前記単位図形内に位置する画素の補間データを
   生成する補間データ生成回路と、 前記補間データに含まれるテクスチャの同次座標（ｓ，
   ｔ）を同次項ｑで除算して「ｓ／ｑ」および「ｔ／ｑ」
   を生成し、前記「ｓ／ｑ」および「ｔ／ｑ」に応じたテ
   クスチャアドレスを用いて、前記記憶回路からテクスチ
   ャデータを読み出し、表示用画像データの図形要素の表
   面へのテクスチャデータの張り付け処理を行うテクスチ
   ャ処理回路とを少なくとも有し、 前記記憶回路、描画データ制御回路、補間データ生成回
   路およびテクスチャ処理回路が一つの半導体チップ内に
   混載されている画像処理装置。
7. 【請求項７】 上記記憶回路は、同一機能を有する複数
   のモジュールに分割され、 上記各モジュールは並列にアクセスされる請求項６記載
   の画像処理装置。
8. 【請求項８】 上記記憶回路には、表示アドレス空間に
   おいて、隣接するアドレスにおける表示要素が、異なる
   記憶ブロックになるように配置される請求項７記載の画
   像処理装置。
9. 【請求項９】 画像データに対してαブレンディング処
   理およびディザ処理を行い記憶回路に描画する画像処理
   方法であって、 これから描画すべき現画像データの、既に上記記憶回路
   に記憶されている画像データに対する更新量を与えられ
   た混合係数αを用いて求める処理と、上記記憶回路に記
   憶されている画像データに雑音データを加える処理とを
   並行して行い、 両処理で得られたデータを加算することにより、２つの
   色の線形補間をしたデータに雑音データを加えたデータ
   を求め、 このデータから色の有効値を抽出し、この抽出データか
   らデータを間引いて、上記記憶回路に書き戻す画像処理
   方法。