JP2003022696A - テスト回路および画像処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 小規模化を図れるテスト回路を提供する。 【解決手段】 テストデータＳ２２をＤＲＡＭ１４７に
出力するテストデータ生成回路２２と、テストデータＳ
２２を記憶する比較用データ記憶回路２３と、テストデ
ータＳ２２の書き込みを行うＤＲＡＭ１４７内のアドレ
スを示すアドレスデータＳ１６０を記憶するアドレスデ
ータ記憶回路２４と、アドレスデータＳ２４と、テスト
データＳ２３と、ＤＲＡＭ１４７においてアドレスデー
タＳ１６０が示すアドレスにテストデータＳ２２を書き
込んだ後に読み出しを行って得られたテストデータＳ１
４７ａとを入力し、テストデータＳ２３とテストデータ
Ｓ１４７ａとを比較し、不一致だった場合にアドレスデ
ータＳ２４を記憶し、一致した場合にアドレスデータＳ
２４を記憶しない比較回路２５とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＲＡＭなどの記
憶回路のテストする回路構成を小規模化できるテスト回
路および画像処理装置に関する。

【０００２】

【従来の技術】種々のＣＡＤ(Computer Aided Design)
システムや、アミューズメント装置などにおいて、コン
ピュータグラフィックスがしばしば用いられている。特
に、近年の画像処理技術の進展に伴い、３次元コンピュ
ータグラフィックスを用いたシステムが急速に普及して
いる。このような３次元コンピュータグラフィックスに
は、画像データを記憶するＤＲＡＭなどの半導体記憶回
路が内蔵されている。このような半導体記憶回路は、マ
トリクス状に配設された記憶セルにデータを記憶する
が、記憶セルには正常に動作しないものが生じることが
ある。そのため、このようなシステムには、半導体記憶
回路内の不良な記憶セルを特定するテスト回路が内蔵さ
れている。従来のテスト回路は、半導体記憶回路内の各
アドレスにテストデータを書き込んだ後に読み出しを行
って、書き込みを行ったテストデータと読み出されたテ
ストデータとが一致しているか否かを比較回路で判断
し、その一致および不一致の結果を全て示すファイルマ
ップと呼ばれるテスト結果データを生成および記憶して
いる。

【０００３】

【発明が解決しようとする課題】しかしながら、上述し
た従来のシステムでは、比較回路において、一致および
不一致の結果を全て示すテスト結果データを生成および
記憶しているため、テスト回路が大規模化するという問
題がある。

【０００４】本発明は、小規模化を図れるテスト回路、
並びに画像処理装置を提供することを目的とする。

【０００５】

【課題を解決するための手段】第１の発明のテスト回路
は、第１の記憶回路をテストするテスト回路であって、
第１のテストデータを前記第１の記憶回路に出力するテ
ストデータ出力回路と、前記テストデータ出力回路から
出力された前記第１のテストデータを記憶する第２の記
憶回路と、前記第１のテストデータの書き込みを行う前
記第１の記憶回路内のアドレスを示すアドレスデータを
記憶する第３の記憶回路と、前記第３の記憶回路から読
み出された前記アドレスデータと、前記第２の記憶回路
から読み出された前記第１のテストデータと、前記第１
の記憶回路において前記アドレスデータが示すアドレス
に第１のテストデータを書き込んだ後に読み出しを行っ
て得られた第２のテストデータとを入力し、前記第１の
テストデータと前記第２のテストデータとを比較し、不
一致だった場合に前記アドレスデータを記憶し、一致し
た場合に前記アドレスデータを記憶しない比較回路とを
有する。

【０００６】第１の発明のテスト回路の作用は以下のよ
うになる。テストデータ出力回路から、第１のテストデ
ータが前記第１の記憶回路に出力される。当該出力され
たテストデータは、第２の記憶回路に書き込まれて記憶
される。。また、このとき、第３の記憶回路に、前記第
１のテストデータの書き込みを行う前記第１の記憶回路
内のアドレスを示すアドレスデータが書き込まれて記憶
される。そして、前記第３の記憶回路から読み出された
前記アドレスデータと、前記第２の記憶回路から読み出
された前記第１のテストデータと、前記第１の記憶回路
において前記アドレスデータが示すアドレスに第１のテ
ストデータを書き込んだ後に読み出しを行って得られた
第２のテストデータとが比較回路に入力され、当該比較
回路において、前記第１のテストデータと前記第２のテ
ストデータとが比較される。そして、比較回路におい
て、不一致だった場合に前記アドレスデータが記憶さ
れ、一致した場合に前記アドレスデータが記憶されな
い。

【０００７】また、第１の発明のテスト回路は、好まし
くは、前記テストデータ出力回路は、予め決められた複
数のパターンのテストデータを順次出力する。

【０００８】また、第１の発明のテスト回路は、好まし
くは、前記第１の記憶回路が複数の画素の画素データが
記憶されるアドレスに同時にアクセス可能な場合に、前
記テストデータ出力回路は、前記複数の画素の画素デー
タに対応したテストデータを一括して前記第１の記憶回
路に出力し、前記第３の記憶回路は、前記複数の画素が
記憶されるアドレスを示すアドレスデータを記憶する。

【０００９】また、第２の発明の画像処理装置は、画像
処理回路と、前記画像処理回路の処理に係わるデータを
記憶する第１の記憶回路と、テスト回路とを有する画像
処理装置であって、前記テスト回路は、第１のテストデ
ータを前記第１の記憶回路に出力するテストデータ出力
回路と、前記テストデータ出力回路から出力された前記
第１のテストデータを記憶する第２の記憶回路と、前記
第１のテストデータの書き込みを行う前記第１の記憶回
路内のアドレスを示すアドレスデータを記憶する第３の
記憶回路と、前記第３の記憶回路から読み出された前記
アドレスデータと、前記第２の記憶回路から読み出され
た前記第１のテストデータと、前記第１の記憶回路にお
いて前記アドレスデータが示すアドレスに第１のテスト
データを書き込んだ後に読み出しを行って得られた第２
のテストデータとを入力し、前記第１のテストデータと
前記第２のテストデータとを比較し、不一致だった場合
に前記アドレスデータを記憶し、一致した場合に前記ア
ドレスデータを記憶しない比較回路とを有する。

【００１０】また、第２の発明の画像処理装置は、好ま
しくは、前記画像処理回路と、前記第１の記憶回路と、
テスト回路とが同一集積回路内に配設されている。

【００１１】また、第３の発明の画像処理装置は、画像
処理回路と、前記画像処理回路の処理に係わる画像デー
タと当該画像データの第１の奥行きデータとを対応付け
て記憶すると共に、画像出力する画像データを記憶する
第１の記憶回路と、前記画像処理装置と前記第１の記憶
回路との間に介在するインタフェース回路とを有し、前
記インタフェース回路は、通常動作時に、前記画像処理
回路から入力した画像データの第２の奥行きデータと、
前記第１の記憶回路から読み出した対応する前記第１の
奥行きデータとを比較する比較回路と、前記比較回路の
比較結果に基づいて、前記画像処理回路から入力した画
像データを前記第１の記憶回路に書き込むか否かを決定
する書き込み制御回路と、テスト回路とを有し、前記テ
スト回路は、第１のテストデータを前記第１の記憶回路
に出力するテストデータ出力回路と、前記テストデータ
出力回路から出力された前記第１のテストデータを記憶
する第２の記憶回路と、前記第１のテストデータの書き
込みを行う前記第１の記憶回路内のアドレスを示すアド
レスデータを記憶する第３の記憶回路とを有し、前記比
較回路は、前記第１の記憶装置のテスト動作時に、前記
第３の記憶回路から読み出された前記アドレスデータ
と、前記第２の記憶回路から読み出された前記第１のテ
ストデータと、前記第１の記憶回路において前記アドレ
スデータが示すアドレスに第１のテストデータを書き込
んだ後に読み出しを行って得られた第２のテストデータ
とを入力し、前記第１のテストデータと前記第２のテス
トデータとを比較し、不一致だった場合に前記アドレス
データを記憶し、一致した場合に前記アドレスデータを
記憶しない。

【００１２】また、第３の発明の画像処理装置は、前記
画像処理回路と、前記第１の記憶回路と、前記インタフ
ェース回路とが同一集積回路内に配設されている。

【００１３】

【発明の実施の形態】第１実施形態 以下、本実施形態においては、パーソナルコンピュータ
などに適用される、任意の３次元物体モデルに対する所
望の３次元画像をＣＲＴ(Cathode Ray Tube)などのディ
スプレイ上に高速に表示する３次元コンピュータグラフ
ィックスシステムについて説明する。

【００１４】図１は、本実施形態の３次元コンピュータ
グラフィックスシステム１０のシステム構成図である。

【００１５】３次元コンピュータグラフィックスシステ
ム１０は、立体モデルを単位図形である三角形（ポリゴ
ン）の組み合わせとして表現し、このポリゴンを描画す
ることで表示画面の各画素の色を決定し、ディスプレイ
に表示するポリゴンレンダリング処理を行うシステムで
ある。また、３次元コンピュータグラフィックスシステ
ム１０では、平面上の位置を表現する（ｘ，ｙ）座標の
他に、奥行きを表すｚ座標（本発明の奥行きデータ、以
下、ｚデータとも記す）を用いて３次元物体を表し、こ
の（ｘ，ｙ，ｚ）の３つの座標で３次元空間の任意の一
点を特定する。

【００１６】図１に示すように、３次元コンピュータグ
ラフィックスシステム１０は、メインプロセッサ１１、
メインメモリ１２、Ｉ／Ｏインタフェース回路１３、お
よびレンダリング回路１４が、メインバス１５を介して
接続されている。レンダリング回路１４が本発明の画像
処理装置に対応している。以下、各構成要素の機能につ
いて説明する。

【００１７】メインプロセッサ１１は、たとえば、アプ
リケーションの進行状況などに応じて、メインメモリ１
２から必要なグラフィックデータを読み出し、このグラ
フィックデータに対してクリッピング(Clipping)処理、
ライティング(Lighting)処理などのジオメトリ(Geometr
y)処理などを行い、ポリゴンレンダリングデータを生成
する。メインプロセッサ１１は、ポリゴンレンダリング
データＳ１１を、メインバス１５を介してレンダリング
回路１４に出力する。

【００１８】Ｉ／Ｏインタフェース回路１３は、必要に
応じて、外部から動きの制御情報またはポリゴンレンダ
リングデータなどを入力し、これをメインバス１５を介
してレンダリング回路１４に出力する。

【００１９】ここで、ポリゴンレンダリングデータは、
ポリゴンの各３頂点の（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，α，
ｓ，ｔ，ｑ）のデータを含んでいる。ここで、（ｘ，
ｙ，ｚ）データは、ポリゴンの頂点の３次元座標を示
し、（Ｒ，Ｇ，Ｂ，α）データは、それぞれ当該３次元
座標における赤、緑、青の輝度値、並びにαブレンディ
ング処理を行う際の混合値を示している。（ｓ，ｔ，
ｑ）データのうち、（ｓ，ｔ）は、対応するテクスチャ
の同次座標を示しており、ｑは同次項を示している。こ
こで、「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクス
チャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じてテクス
チャ座標データ（ｕ，ｖ）が得られる。テクスチャバッ
ファ１４７ａに記憶されたテクスチャデータへのアクセ
スは、テクスチャ座標データ（ｕ，ｖ）を用いて行われ
る。すなわち、ポリゴンレンダリングデータは、三角形
の各頂点の物理座標値と、それぞれの頂点の色とテクス
チャデータである。

【００２０】以下、レンダリング回路１４について詳細
に説明する。図１に示すように、レンダリング回路１４
は、ＤＤＡ(Digital DifferentialAnarizer) セットア
ップ回路１４１、トライアングルＤＤＡ回路１４２、テ
クスチャエンジン回路１４３、メモリインタフェース
（Ｉ／Ｆ）回路１４４、ＣＲＴコントロール回路１４
５、ＲＡＭＤＡＣ回路１４６、ＤＲＡＭ１４７およびＳ
ＲＡＭ(Static RAM)１４８を有する。本実施形態におけ
るレンダリング回路１４は、一つの半導体チップ内にロ
ジック回路と少なくとも表示データとテクスチャデータ
とを記憶するＤＲＡＭ１４７とが混載されている。ここ
で、ＤＲＡＭ１４７が本発明の第１の記憶回路に対応し
ている。また、メモリＩ／Ｆ回路１４４が本発明のイン
タフェース回路に対応している。

【００２１】ＤＲＡＭ１４７ ＤＲＡＭ１４７は、図１に示すように、テクスチャバッ
ファ１４７ａ、ディスプレイバッファ１４７ｂおよびｚ
バッファ１４７ｃおよびテクスチャＣＬＵＴ(Color Loo
k Up Table) バッファ１４７ｄとして機能する。ＤＲＡ
Ｍ１４７は、複数の画素の画像データが記憶されてるア
ドレスに同時にカクセス可能な構成を有している。ディ
スプレイバッファ１４７ｂには、ＣＲＴコントロール回
路１４５などを介してＣＲＴに出力する画像データが格
納されている。テクスチャバッファ１４７ａには、テク
スチャデータが格納されている。ｚバッファ１４７ｃに
は、描画と同時並行的に隠れ面処理を行うため、描画し
ようとしている物体の奥行き情報であるｚデータが格納
されている。なお、表示データと奥行きデータおよびテ
クスチャデータの格納方法としては、メモリブロックの
先頭から連続して表示データが格納され、次に奥行きデ
ータが格納され、残りの空いた領域に、テクスチャの種
類毎に連続したアドレス空間でテクスチャデータが格納
される。これにより、テクスチャデータを効率よく格納
できることになる。

【００２２】テクスチャＣＬＵＴバッファ１４７ｄに
は、より多くのテクスチャデ−タを格納するために、イ
ンデックスカラ−におけるインデックスと、そのための
カラ−ルックアップテ−ブル値が格納されている。イン
デックスおよびカラ−ルックアップテ−ブル値は、テク
スチャ処理に使われる。すなわち、通常はＲ，Ｇ，Ｂそ
れぞれ８ビットの合計２４ビットでテクスチャ要素を表
現するが、それではデ−タ量が膨らむため、あらかじめ
選んでおいたたとえば２５６色等の中から一つの色を選
んで、そのデ−タをテクスチャ処理に使う。このことで
２５６色であればそれぞれのテクスチャ要素は８ビット
で表現できることになる。インデックスから実際のカラ
−への変換テ−ブルは必要になるが、テクスチャの解像
度が高くなるほど、よりコンパクトなテクスチャデ−タ
とすることが可能となる。これにより、テクスチャデ−
タの圧縮が可能となり、内蔵ＤＲＡＭの効率良い利用が
可能となる。

【００２３】ＤＤＡセットアップ回路１４１ ＤＤＡセットアップ回路１４１は、後段のトライアング
ルＤＤＡ回路１４２において物理座標系上の三角形の各
頂点の値を線形補間して、三角形の内部の各画素の色と
深さ情報を求めるに先立ち、ポリゴンレンダリングデー
タＳ１１が示す（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）デ
ータについて、三角形の辺と水平方向の差分などを求め
るセットアップ演算を行う。このセットアップ演算は、
具体的には、開始点の値と終点の値と、開始点と終点と
の距離を用いて、単位長さ移動した場合における、求め
ようとしている値の変分を算出する。ＤＤＡセットアッ
プ回路１４１は、算出した変分データＳ１４１をトライ
アングルＤＤＡ回路１４２に出力する。

【００２４】トライアングルＤＤＡ回路１４２ トライアングルＤＤＡ回路１４２は、ＤＤＡセットアッ
プ回路１４１から入力した変分データＳ１４１を用い
て、三角形内部の各画素における線形補間された（ｚ，
Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ）データを算出する。トラ
イアングルＤＤＡ回路１１は、各画素の（ｘ，ｙ）デー
タと、当該（ｘ，ｙ）座標における（ｚ，Ｒ，Ｇ，Ｂ，
α，ｓ，ｔ，ｑ）データとを、ＤＤＡデータ（補間デー
タ）Ｓ１４２としてテクスチャエンジン回路１４３に出
力する。たとえば、トライアングルＤＤＡ回路１４２
は、並行して処理を行う矩形内に位置する８（＝２×
４）画素分のＤＤＡデータＳ１４２をテクスチャエンジ
ン回路１４３に出力する。

【００２５】テクスチャエンジン回路１４３ テクスチャエンジン回路１４３は、「ｓ／ｑ」および
「ｔ／ｑ」の算出処理、テクスチャ座標データ（ｕ，
ｖ）の算出処理、テクスチャバッファ１４７ａからの
（Ｒ，Ｇ，Ｂ）データの読み出し処理等をパイプライン
方式で行う。なお、テクスチャエンジン回路１４３は、
たとえば所定の矩形内に位置する８画素についての処理
を同時に並行して行う。

【００２６】テクスチャエンジン回路１４３は、ＤＤＡ
データＳ１４２が示す（ｓ，ｔ，ｑ）データについて、
ｓデータをｑデータで除算する演算と、ｔデータをｑデ
ータで除算する演算とを行う。テクスチャエンジン回路
１４３には、たとえば図示しない除算回路が８個設けら
れており、８画素についての除算「ｓ／ｑ」および「ｔ
／ｑ」が同時に行われる。

【００２７】また、テクスチャエンジン回路１４３は、
除算結果である「ｓ／ｑ」および「ｔ／ｑ」に、それぞ
れテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じ
て、テクスチャ座標データ（ｕ，ｖ）を生成する。ま
た、テクスチャエンジン回路１４３は、メモリＩ／Ｆ回
路１４４を介して、ＳＲＡＭ１４８あるいはＤＲＡＭ１
４７に、生成したテクスチャ座標データ（ｕ，ｖ）を含
む読み出し要求を出力し、メモリＩ／Ｆ回路１４４を介
して、ＳＲＡＭ１４８あるいはテクスチャバッファ１４
７ａに記憶されているテクスチャデータを読み出すこと
で、（ｓ，ｔ）データに対応したテクスチャアドレスに
記憶された（Ｒ，Ｇ，Ｂ）データＳ１４８を得る。ここ
で、ＳＲＡＭ１４８には、前述したようにテクスチャバ
ッファ１４７ａに格納されているテクスチャデータが記
憶される。テクスチャエンジン回路１４３は、読み出し
た（Ｒ，Ｇ，Ｂ）データＳ１４８の（Ｒ，Ｇ，Ｂ）デー
タと、前段のトライアングルＤＤＡ回路１４２からのＤ
ＤＡデータＳ１４２に含まれる（Ｒ，Ｇ，Ｂ）データと
を、それぞれ掛け合わせるなどして新たな（Ｒ，Ｇ，
Ｂ）データを生成し、この生成した（Ｒ，Ｇ，Ｂ）デー
タと、ＤＤＡデータＳ１４２に含まれる（ｘ，ｙ，ｚ，
α）データとを格納した画像データ（画素データ）Ｓ１
４３を生成する。テクスチャエンジン回路１４３は、こ
の画像データＳ１４３をメモリＩ／Ｆ回路１４４に出力
する。

【００２８】なお、テクスチャバッファ１４７ａには、
ＭＩＰＭＡＰ（複数解像度テクスチャ）などの複数の縮
小率に対応したテクスチャデータが記憶されている。こ
こで、何れの縮小率のテクスチャデータを用いるかは、
所定のアルゴリズムを用いて、前記三角形単位で決定さ
れる。

【００２９】テクスチャエンジン回路１４３は、フルカ
ラー方式の場合には、テクスチャバッファ１４７ａから
読み出した（Ｒ，Ｇ，Ｂ）データを直接用いる。一方、
テクスチャエンジン回路１４３は、インデックスカラー
方式の場合には、あらかじめ作成したカラールックアッ
プテーブル（ＣＬＵＴ）をテクスチャＣＬＵＴバッファ
１４７ｄから読み出して、内蔵するＳＲＡＭに転送およ
び記憶し、このカラールックアップテーブルを用いて、
テクスチャバッファ１４７ａから読み出したカラーイン
デックスに対応する（Ｒ，Ｇ，Ｂ）データを得る。

【００３０】メモリＩ／Ｆ回路１４４ メモリＩ／Ｆ回路１４４は、テクスチャエンジン回路１
４３から入力した画像データＳ１４３に格納されたｚデ
ータと、ｚバッファ１４７ｃに記憶されているｚデータ
との比較を行い、入力した画像データＳ１４３によって
描画される画像が、前回、ディスプレイバッファ１４７
ｂに書き込まれた画像より、手前（視点側）に位置する
か否かを判断し、手前に位置する場合には、画像データ
Ｓ１４３に対応するｚデータでｚバッファ１４７ｃに記
憶されたｚデータを更新する。また、メモリＩ／Ｆ回路
１４４は、画像データＳ１４３に格納された（Ｒ，Ｇ，
Ｂ）データを、必要に応じてαブレンディング処理を行
った後に、ディスプレイバッファ１４７ｂに書き込む。
さらに、メモリＩ／Ｆ回路１４４は、テクスチャエンジ
ン回路１４３からのＳＲＡＭ１４８に、生成されたテク
スチャ座標データ（ｕ，ｖ）を含む読み出し要求を受け
た場合には、ＳＲＡＭ１４８に記憶された（Ｒ，Ｇ，
Ｂ）データＳ１４８を読み出す。また、メモリＩ／Ｆ回
路１４４は、ＣＲＴコントロール回路１４５から表示デ
ータを読み出す要求を受けた場合には、この要求に応じ
て、ディスプレイバッファ１４７ｂから一定の固まり、
たとえば８画素あるいは１６画素単位で表示データを読
み出す。メモリＩ／Ｆ回路１４４は、所定のインターリ
ーブ方式のアドレッシングに基づいてＤＲＡＭ１４７へ
のアクセスを、例えば１６画素単位で行う。

【００３１】メモリＩ／Ｆ回路１４４は、例えば、ＤＲ
ＡＭ１４７をテストするテスト回路を有する。図２は、
図１に示すメモリＩ／Ｆ回路１４４に組み込まれたＤＲ
ＡＭ１４７のテスト回路３０を説明するための図であ
る。テスト回路３０が本発明のテスト回路に対応してい
る。図２に示すように、テスト回路３０は、例えば、テ
ストデータ生成回路２２、比較用データ記憶回路２３、
アドレスデータ記憶回路２４およびテスト用比較回路２
５を有する。ここで、テストデータ生成回路２２が本発
明のテストデータ出力回路に対応し、比較用データ記憶
回路２３が本発明の第２の記憶回路に対応し、アドレス
データ記憶回路２４が本発明の第３の記憶回路に対応
し、テスト用比較回路２５が本発明の比較回路に対応し
ている。

【００３２】テストデータ生成回路２２は、例えば、メ
インプロセッサ１１から入力したテスト動作指示信号Ｓ
１６１がテスト動作を行うことを指示している場合に、
例えば、予め決められたテストデータＳ２２（本発明の
第１のテストデータ）を比較用データ記憶回路２３およ
びＤＲＡＭ１４７に出力する。なお、テストデータ生成
回路２２は、テクスチャエンジン回路１４３から入力し
た画像データＳ１４３やＤＲＡＭ１４７から読み出され
たデータＳ１４７ａを用いてテストデータＳ２２を生成
してもよい。また、テストデータ生成回路２２が出力す
るテストデータＳ２２は、レンダリング回路１４の外部
から設定してもよい。テストデータ生成回路２２は、例
えば、図３（Ａ）に示すように、最初のライトモードを
使って「３２’ｈ００００００００」を示すテストデー
タＳ２２をＤＲＡＭ１４７の全領域に書き込む。続い
て、テストデータ生成回路２２は、リードモディファイ
ライトモードを使って「３２’ｈＦＦＦＦＦＦＦＦ」，
「３２’ｈＡＡＡＡＡＡＡＡ」，「３２’ｈ５５５５５
５５５」，「３２’ｈＣＣＣＣＣＣＣＣ」，「３２’ｈ
３３３３３３３３」を順にＤＲＡＭ１４７に書き込む。
テストデータ生成回路２２は、テスト動作指示信号Ｓ
１６１が通常動作を指示している場合には、非動作状態
となる。また、テストデータ生成回路２２は、例えば、
複数の画素データについてのテストデータを一括して出
力する。

【００３３】比較用データ記憶回路２３は、テストデー
タ生成回路２２から出力されたテストデータＳ２２をＦ
ＩＦＯ(First In First Out)方式で記憶する。アドレス
データ記憶回路２４は、例えば、メインプロセッサ１１
またはテクスチャエンジン回路１４３から入力したアド
レスデータＳ１６０をＦＩＦＯ方式で記憶する。

【００３４】テスト用比較回路２５は、アドレスデータ
記憶回路２４から読み出されたアドレスデータＳ２４
と、比較用データ記憶回路２３から読み出されたテスト
データＳ２３と、ＤＲＡＭ１４７において、アドレスデ
ータＳ２４が示すアドレスにテストデータＳ２３を書き
込んだ後に読み出しを行って得られたテストデータＳ１
４７ａ（本発明の第２のテストデータ）とを入力し、テ
ストデータ２３とテストデータＳ１４７ａとを比較し、
不一致だった場合にアドレスデータＳ２４が示すアドレ
スを記憶し、一致した場合にアドレスデータＳ２４が示
すアドレスを記憶しない。この場合に、テスト用比較回
路２５は、例えば、図３（Ｂ）に示すように、２〜５ク
ロックサイクル目で、リードモディファイライトモード
を使って「３２’ｈ００００００００」，「３２’ｈＦ
ＦＦＦＦＦＦＦ」，「３２’ｈＡＡＡＡＡＡＡＡ」，
「３２’ｈ５５５５５５５５」，「３２’ｈＣＣＣＣＣ
ＣＣＣ」を示すテストデータＳ１４７ａを順にＤＲＡＭ
１４７から入力する。また、テスト用比較回路２５は、
６クロックサイクル目で、リードモードを使って「３
２’ｈ３３３３３３３３」を示すテストデータＳ１４７
ａを順にＤＲＡＭ１４７から入力する。なお、テスト用
比較回路２５は、不一致だった場合に記憶したアドレス
データＳ２４からなるテスト結果データＳ１６２を、メ
インプロセッサ１１に出力したり、あるいは、レンダリ
ング回路１４の外部ピンを介して外部に出力する。

【００３５】以下、図２に示すテスト回路３０の動作例
を説明する。テスト回路３０は、ＤＲＡＭ１４７の記憶
セルに対してデータを正常に読み書きできるかをテスト
する。テスト回路３０は、例えば、テストデータ生成回
路２２がメインプロセッサ１１からテスト動作を指示す
るテスト動作指示信号Ｓ１６１を入力すると、図３
（Ａ）に示すように、テストデータＳ２２を出力する。
テストデータＳ２２は、比較用データ記憶回路２３に書
き込まれると共に、ＤＲＡＭ１４７に出力される。そし
て、テストデータＳ２２が比較用データ記憶回路２３に
書き込まれる。また、例えば、メインプロセッサ１１が
出力したアドレスデータＳ１６０が、ＤＲＡＭ１４７に
出力されると共に、アドレスデータ記憶回路２４に書き
込まれる。

【００３６】また、ＤＲＡＭ１４７では、アドレスデー
タＳ１６０が示すアドレスについて、テストデータＳ２
２のリードモディファイライトが行われる。ＤＲＡＭ１
４７におけるリードモディファイライトは、例えば、図
４に示すタイミングで行われる。図４（Ａ）はＤＲＡＭ
１４７の動作を規定するクロックであるＣＬＫ信号、図
４（Ｂ）は反転されたＲＡＳ(Row Address Strobe)信号
であるＸＲＡＳ信号、図４（Ｃ）は反転されたＲＥ(Rea
d Enable) 信号であるＸＲＥ、図４（Ｄ）は反転された
ＷＥ(Write Enable)信号であるＸＷＥ、図４（Ｅ）は反
転されたＣＡＳ(Column Address Strobe) 信号であるＸ
ＣＡＳ、図４（Ｆ）はＲＯＷ（ロウ）アドレスを指定す
るＲＯＷ信号、図４（Ｇ）はＣＯＬＵＭＮ（コラム）ア
ドレスを指定するＣＯＬＵＭＮ信号を示している。ＤＲ
ＡＭ１４７は、図４（Ａ）〜図４（Ｇ）に示すＣＬＫ信
号、ＸＲＡＳ信号、ＸＲＥ信号、ＸＷＥ信号、ＸＣＡＳ
信号、ＲＯＷ信号、ＣＯＬＵＭＮ信号を基に、図４
（Ｈ）に示すリードアドレスによって指定されたアドレ
スに、テストデータＳ２２を書き込み、図４（Ｊ）に示
すライトアドレスによって指定されたアドレスからテス
トデータＳ１４７ａを読み出すリードモディファイライ
トを行う。図２に示すテスト用比較回路２５は、図４
（Ｈ）に示すリードアドレスを示すアドレスデータＳ２
４について、テストデータＳ２３とテストデータＳ１４
７ａとの比較を、ＤＲＡＭ１４７の各セルに記憶された
データを単位としして行い、図４（Ｉ）に示す比較結果
を得る。図４（Ｉ）では、ローアドレス「０」、コラム
アドレス「５」のセルについて、テスト用比較回路２５
が不一致を検出した場合を例示している。テスト用比較
回路２５は、このセルを特定するアドレスデータを記憶
する。

【００３７】ＣＲＴコントロール回路１４５ ＣＲＴコントロール回路１４５は、与えられた水平およ
び垂直同期信号に同期して、図示しないＣＲＴに表示す
るアドレスを発生し、ディスプレイバッファ１４７ｂか
ら表示データを読み出す要求をメモリＩ／Ｆ回路１４４
に出力する。この要求に応じて、メモリＩ／Ｆ回路１４
４は、ディスプレイバッファ１４７ｂから一定の固まり
で表示データを読み出す。ＣＲＴコントローラ回路１４
５は、ディスプレイバッファ１４７ｂから読み出した表
示データを記憶するＦＩＦＯ回路を内蔵し、一定の時間
間隔で、ＲＡＭＤＡＣ回路１４６に、ＲＧＢのインデッ
クス値を出力する。

【００３８】ＲＡＭＤＡＣ回路１４６ ＲＡＭＤＡＣ回路１４６は、各インデックス値に対応す
るＲ，Ｇ，Ｂデータを記憶しており、ＣＲＴコントロー
ラ回路１４５から入力したＲＧＢのインデックス値に対
応するデジタル形式のＲ，Ｇ，Ｂデータを、図示しない
Ｄ／Ａコンバータ(Digital/Analog Converter)に転送
し、アナログ形式のＲ，Ｇ，Ｂデータを生成する。ＲＡ
ＭＤＡＣ回路１４６は、この生成されたＲ，Ｇ，Ｂデー
タをＣＲＴに出力する。

【００３９】次に、上記構成による動作を説明する。 〔第１の動作例〕当該動作例では、図２に示すテスト動
作指示信号Ｓ１６１がテスト動作を指示している場合を
説明する。この場合には、例えば、図１に示すＤＤＡセ
ットアップ回路１４１、トライアングルＤＤＡ回路１５
２、テクスチャエンジン回路１４３、ＣＲＴコントロー
ル回路１４５およびＲＡＭＤＡＣ１４６などは非動作状
態になり、メインプロセッサ１１、メモリＩ／Ｆ回路１
４４のテスト回路３０およびＤＲＡＭ１４７が動作状態
になる。そして、前述したテスト回路３０がテスト動作
を行うと共に、ＤＲＡＭ１４７がリードモディファイラ
イト動作を行う。

【００４０】〔第２の動作例〕当該動作例では、図２に
示すテスト動作指示信号Ｓ１６１が通常動作を指示して
いる場合を説明する。３次元コンピュータグラフィック
スシステム１０においては、グラフィックス描画等のデ
ータは、メインプロセッサ１１のメインメモリ１２、あ
るいは外部からのグラフィックスデータを受けるＩ／Ｏ
インタフェース回路１３からメインバス１５を介してレ
ンダリング回路１４に与えられる。なお、必要に応じ
て、グラフィックス描画等のデータは、メインプロセッ
サ１１等において、座標変換、クリップ処理、ライティ
ング処理等のジオメトリ処理が行われる。ジオメトリ処
理が終わったグラフィックスデータは、三角形の各３頂
点の頂点座標ｘ，ｙ，ｚ、輝度値Ｒ，Ｇ，Ｂ、描画しよ
うとしている画素と対応するテクスチャ座標ｓ，ｔ，ｑ
とからなるポリゴンレンダリングデータＳ１１となる。

【００４１】このポリゴンレンダリングデータＳ１１
は、レンダリング回路１４のＤＤＡセットアップ回路１
４１に入力される。ＤＤＡセットアップ回路１４１にお
いては、ポリゴンレンダリングデータＳ１１に基づい
て、三角形の辺と水平方向の差分などを示す変分データ
Ｓ１４１が生成される。具体的には、開始点の値と終点
の値、並びに、その間の距離を用いて、単位長さ移動し
た場合における、求めようとしている値の変化分である
変分が算出され、変分データＳ１４１としてトライアン
グルＤＤＡ回路１４２に出力される。

【００４２】トライアングルＤＤＡ回路１４２において
は、変分データＳ１４１を用いて、、三角形内部の各画
素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，
ｔ，ｑ）データが算出される。そして、この算出された
（ｚ，Ｒ，Ｇ，Ｂ，α，ｔ，ｑ）データと、三角形の各
頂点の（ｘ，ｙ）データとが、ＤＤＡデータＳ１４２と
して、トライアングルＤＤＡ回路１４２からテクスチャ
エンジン回路１４３に出力される。

【００４３】テクスチャエンジン回路１４３において
は、ＤＤＡデータＳ１４２が示す（ｓ，ｔ，ｑ）データ
について、ｓデータをｑデータで除算する演算と、ｔデ
ータをｑデータで除算する演算とが行われる。そして、
除算結果「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテク
スチャサイズＵＳＩＺＥおよびＶＳＩＺＥが乗算され、
テクスチャ座標データ（ｕ，ｖ）が生成される。

【００４４】次に、テクスチャエンジン回路１４３から
メモリＩ／Ｆ回路１４４に対して生成されたテクスチャ
座標データ（ｕ，ｖ）を含む読み出し要求が出力され、
メモリＩ／Ｆ回路１４４を介して、ＳＲＡＭ１４８に記
憶された（Ｒ，Ｇ，Ｂ）データＳ１４８が読み出され
る。次に、テクスチャエンジン回路１４３において、読
み出した（Ｒ，Ｇ，Ｂ）データＳ１４８の（Ｒ，Ｇ，
Ｂ）データと、前段のトライアングルＤＤＡ回路１４２
からのＤＤＡデータＳ１４２に含まれる（Ｒ，Ｇ，Ｂ）
データとをそれぞれ掛け合わせるなどして新たな（Ｒ，
Ｇ，Ｂ）データが生成され、この生成された（Ｒ，Ｇ，
Ｂ）データと、ＤＤＡデータＳ１４２に含まれる（ｘ，
ｙ，ｚ，α）データとを格納した画素データＳ１４３が
生成される。この画素データＳ１４３は、テクスチャエ
ンジン回路１４３からメモリＩ／Ｆ回路１４４に出力さ
れる。

【００４５】メモリＩ／Ｆ回路１４４では、テスト動作
指示信号Ｓ１６１が通常動作を行うことを示している場
合に、テストデータ生成回路２２は動作しない。すなわ
ち、例えば、テクスチャエンジン回路１４３から入力し
たアドレスデータＳ１６０に対応するｚバッファ１４７
ｃ内のアドレスか読み出されたｚデータと、画像データ
Ｓ１４３に格納されたｚデータとがｚ比較回路２０で比
較され、画像データＳ１４３によって描画される画像
が、前回、ディスプレイバッファ２１に書き込まれた画
像より、手前（視点側）に位置するか否かが判断され
る。判断の結果、手前に位置する場合には、画像データ
Ｓ１４３が、ｚバッファ１４７ｃのディスプレイバッフ
ァ１４７ｂ内のアドレスデータＳ１６０によって示され
るアドレスに書き込まれる。また、画像データＳ１４３
に含まれるｚデータでｚバッファ１４７ｃに記憶された
ｚデータが更新される。

【００４６】また、図示しないＣＲＴに画像を表示する
場合には、ＣＲＴコントロール回路１４５において、与
えられた水平垂直同期周波数に同期して、表示アドレス
が発生され、メモリＩ／Ｆ回路１４４へ表示データ転送
の要求が出される。メモリＩ／Ｆ回路１４４では、その
要求に従い、一定のまとまった固まりで、表示データが
ＣＲＴコントロール回路１４５に転送される。ＣＲＴコ
ントロール回路１４５では、図示しないディスプレイ用
ＦＩＦＯ(First In First Out)等にその表示データが貯
えられ、一定の間隔でＲＡＭＤＡＣ１４６へＲＧＢのイ
ンデックス値が転送される。

【００４７】以上説明したように、３次元コンピュータ
グラフィックスシステム１０によれば、図１に示すメモ
リＩ／Ｆ回路１４４の図２に示すテスト用比較回路２５
が、テストデータ２３とテストデータＳ１４７ａとを比
較し、不一致だった場合にアドレスデータＳ２４が示す
アドレスを記憶し、一致した場合にアドレスデータＳ２
４が示すアドレスを記憶しない。そのため、テスト回路
３０は、比較の結果、一致した場合のアドレスデータも
記憶する従来のテスト回路に比べて、記憶容量を小さく
でき、小規模化が図れる。従って、３次元コンピュータ
グラフィックスシステム１０を従来に比べて小規模化で
きる。また、３次元コンピュータグラフィックスシステ
ム１０によれば、テスト回路３０によるＤＲＡＭ１４７
のテストを、ＤＲＡＭ１４７のリードモディファイライ
ト機能を用いて行うため、多様なパターンのテストデー
タＳ２２を用いてＤＲＡＭ１４７のテストを効率的に行
うことができる。

【００４８】第２実施形態 本実施形態は、メモリＩ／Ｆ回路の構成を除いて図１に
示す３次元コンピュータグラフィックスシステム１０と
同じ構成を有している。以下、本実施形態の３次元コン
ピュータグラフィックスシステムのメモリＩ／Ｆ回路の
構成について説明する。本実施形態は、第３の発明に対
応した実施形態である。図５は、メモリＩ／Ｆ回路１４
４に組み込まれたＤＲＡＭ１４７のテスト回路２３０を
説明するための図である。図５に示すように、テスト回
路２３０は、例えば、テストデータ生成回路２２、比較
用データ記憶回路２３、アドレスデータ記憶回路２４お
よびｚ／テスト用比較回路２２５を有する。ｚ／テスト
用比較回路２２５が第３の発明の比較回路に対応してい
る。テストデータ生成回路２２、比較用データ記憶回路
２３およびアドレスデータ記憶回路２４は、図２を用い
て前述したものと同じである。ｚ／テスト用比較回路２
２５は、前述した図２に示すｚ比較回路２０とテスト用
比較回路２５の機能を併せ持っている。すなわち、ｚ／
テスト用比較回路２２５は、テスト動作では、アドレス
データ記憶回路２４から読み出されたアドレスデータＳ
２４と、比較用データ記憶回路２３から読み出されたテ
ストデータＳ２３と、ＤＲＡＭ１４７において、アドレ
スデータＳ２４が示すアドレスにテストデータＳ２３を
書き込んだ後に読み出しを行って得られたテストデータ
Ｓ１４７ａとを入力し、テストデータ２３とテストデー
タＳ１４７ａとを比較し、不一致だった場合にアドレス
データＳ２４が示すアドレスを記憶し、一致した場合に
アドレスデータＳ２４が示すアドレスを記憶しない。

【００４９】本実施形態の３次元コンピュータグラフィ
ックスシステムは、テスト動作時に、図５に示すｚ／テ
スト用比較回路２２５が第１実施形態のテスト用比較回
路２５と同じ動作を行ってＤＲＡＭ１４７のテストを行
う。また、本実施形態の３次元コンピュータグラフィッ
クスシステムは、通常動作時に、図５に示すｚ／テスト
用比較回路２２５が第１実施形態のｚ比較回路２０と同
様の動作を行い、ｚ比較を行う。

【００５０】以上説明したように、本実施形態の３次元
コンピュータグラフィックスシステムによれば、ｚ比較
とテスト用比較とを単体のｚ／テスト用比較回路２２５
を用いて行うことで、レンダリング回路１４を小規模化
できる。

【００５１】

【発明の効果】本発明によれば、小規模化を図れるテス
ト回路、並びに画像処理装置を提供することができる。

【図面の簡単な説明】

【図１】図１は、本発明の第１実施形態の３次元コンピ
ュータグラフィックスシステムのシステム構成図であ
る。

【図２】図２は、図１に示すメモリＩ／Ｆ回路に組み込
まれたＤＲＡＭのテスト回路を説明するための図であ
る。

【図３】図３（Ａ）は図２に示すテストデータ生成回路
からのテストデータの出力タイミングを説明するための
図、図３（Ｂ）は図２に示すＤＲＡＭから読み出されて
テスト用比較回路に出力されるテストデータのタイミン
グを説明するための図である。

【図４】図４は、図１および図２に示すＤＲＡＭのリー
ドモディファイライト動作を説明するための図である。

【図５】図５は、本発明の第２実施形態の３次元コンピ
ュータグラフィックスシステムのメモリＩ／Ｆ回路に組
み込まれたＤＲＡＭのテスト回路を説明するための図で
ある。

【符号の説明】

１０…３次元コンピュータグラフィックスシステム、１
１…メインプロセッサ、１２…メインメモリ、１３…Ｉ
／Ｏインタフェース回路、１４…レンダリング回路、１
５…メインバス、２０…ｚ比較回路、２１…書込制御回
路２１、２２…テストデータ生成回路、２３…比較用デ
ータ記憶回路、２４…アドレスデータ記憶回路、２５…
テスト用比較回路、３０，２３０…テスト回路、２２５
…ｚ／テスト用比較回路、１４１…ＤＤＡセットアップ
回路、１４２…トライアングルＤＤＡ回路、１４３テク
スチャエンジン回路、１４４メモリインタフェース（Ｉ
／Ｆ）回路、１４５…ＣＲＴコントロール回路、１４６
…ＲＡＭＤＡＣ回路、１４７…ＤＲＡＭ、１４８…ＳＲ
ＡＭ

Claims (7)

【特許請求の範囲】
1. 【請求項１】第１の記憶回路をテストするテスト回路で
   あって、 第１のテストデータを前記第１の記憶回路に出力するテ
   ストデータ出力回路と、 前記テストデータ出力回路から出力された前記第１のテ
   ストデータを記憶する第２の記憶回路と、 前記第１のテストデータの書き込みを行う前記第１の記
   憶回路内のアドレスを示すアドレスデータを記憶する第
   ３の記憶回路と、 前記第３の記憶回路から読み出された前記アドレスデー
   タと、前記第２の記憶回路から読み出された前記第１の
   テストデータと、前記第１の記憶回路において前記アド
   レスデータが示すアドレスに第１のテストデータを書き
   込んだ後に読み出しを行って得られた第２のテストデー
   タとを入力し、前記第１のテストデータと前記第２のテ
   ストデータとを比較し、不一致だった場合に前記アドレ
   スデータを記憶し、一致した場合に前記アドレスデータ
   を記憶しない比較回路とを有するテスト回路。
2. 【請求項２】前記テストデータ出力回路は、予め決めら
   れた複数のパターンのテストデータを順次出力する請求
   項１に記載のテスト回路。
3. 【請求項３】前記第１の記憶回路が複数の画素の画素デ
   ータが記憶されるアドレスに同時にアクセス可能な場合
   に、 前記テストデータ出力回路は、前記複数の画素の画素デ
   ータに対応したテストデータを一括して前記第１の記憶
   回路に出力し、 前記第３の記憶回路は、前記複数の画素が記憶されるア
   ドレスを示すアドレスデータを記憶する請求項１に記載
   のテスト回路。
4. 【請求項４】画像処理回路と、 前記画像処理回路の処理に係わるデータを記憶する第１
   の記憶回路と、 テスト回路とを有する画像処理装置であって、 前記テスト回路は、 第１のテストデータを前記第１の記憶回路に出力するテ
   ストデータ出力回路と、 前記テストデータ出力回路から出力された前記第１のテ
   ストデータを記憶する第２の記憶回路と、 前記第１のテストデータの書き込みを行う前記第１の記
   憶回路内のアドレスを示すアドレスデータを記憶する第
   ３の記憶回路と、 前記第３の記憶回路から読み出された前記アドレスデー
   タと、前記第２の記憶回路から読み出された前記第１の
   テストデータと、前記第１の記憶回路において前記アド
   レスデータが示すアドレスに第１のテストデータを書き
   込んだ後に読み出しを行って得られた第２のテストデー
   タとを入力し、前記第１のテストデータと前記第２のテ
   ストデータとを比較し、不一致だった場合に前記アドレ
   スデータを記憶し、一致した場合に前記アドレスデータ
   を記憶しない比較回路とを有する画像処理装置。
5. 【請求項５】前記画像処理回路と、前記第１の記憶回路
   と、テスト回路とが同一集積回路内に組み込まれている
   請求項４に記載の画像処理装置。
6. 【請求項６】画像処理回路と、 前記画像処理回路の処理に係わる画像データと当該画像
   データの第１の奥行きデータとを対応付けて記憶すると
   共に、画像出力する画像データを記憶する第１の記憶回
   路と、 前記画像処理回路と前記第１の記憶回路との間に介在す
   るインタフェース回路とを有し、 前記インタフェース回路は、 通常動作時に、前記画像処理回路から入力した画像デー
   タの第２の奥行きデータと、前記第１の記憶回路から読
   み出した対応する前記第１の奥行きデータとを比較する
   比較回路と、 前記比較回路の比較結果に基づいて、前記画像処理回路
   から入力した画像データを前記第１の記憶回路に書き込
   むか否かを決定する書き込み制御回路と、 テスト回路とを有し、 前記テスト回路は、 第１のテストデータを前記第１の記憶回路に出力するテ
   ストデータ出力回路と、 前記テストデータ出力回路から出力された前記第１のテ
   ストデータを記憶する第２の記憶回路と、 前記第１のテストデータの書き込みを行う前記第１の記
   憶回路内のアドレスを示すアドレスデータを記憶する第
   ３の記憶回路とを有し、 前記比較回路は、前記第１の記憶装置のテスト動作時
   に、前記第３の記憶回路から読み出された前記アドレス
   データと、前記第２の記憶回路から読み出された前記第
   １のテストデータと、前記第１の記憶回路において前記
   アドレスデータが示すアドレスに第１のテストデータを
   書き込んだ後に読み出しを行って得られた第２のテスト
   データとを入力し、前記第１のテストデータと前記第２
   のテストデータとを比較し、不一致だった場合に前記ア
   ドレスデータを記憶し、一致した場合に前記アドレスデ
   ータを記憶しない画像処理装置。
7. 【請求項７】前記画像処理回路と、前記第１の記憶回路
   と、前記インタフェース回路とが同一集積回路内に組み
   込まれている請求項６に記載の画像処理装置。