JPH11316856A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【課題】表示の解像度の変化によって空きとなったメモ
リ領域をテクスチャ用に利用でき、ペ−ジ切り替え等の
オーバーヘッドの増大を防止でき、性能の低下を招くこ
とがない、柔軟でかつ高速処理が可能な画像処理装置を
提供する。 【解決手段】半導体チップ内部に内蔵されたＤＲＡＭ１
４７に、表示デ−タと少なくとも一つの図形要素が必要
とするテクスチャデ−タを記憶させた構成とする。これ
により、表示領域以外の部分にテクスチャデ−タを格納
できることになり、内蔵ＤＲＡＭの有効利用が可能とな
り、高速処理動作、並びに低消費電力化を並立させるよ
うにした画像処理装置が実現可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、グラフィックス描
画画像処理装置に関し、特にＤＲＡＭ等のメモリとロジ
ック回路を混載させた場合における、描画する図形要素
に張り付けるテクスチャデータを、内蔵メモリに記憶さ
せる技術分野に関するものである。

【０００２】

【従来の技術】種々のＣＡＤ(Computer Aided Design)
システムや、アミューズメント装置などにおいて、コン
ピュータグラフィックスがしばしば用いられている。特
に、近年の画像処理技術の進展に伴い、３次元コンピュ
ータグラフィックスを用いたシステムが急速に普及して
いる。このような３次元コンピュータグラフィックスで
は、各画素（ピクセル）に対応する色を決定するとき
に、各画素の色の値を計算し、この計算した色の値を、
当該画素に対応するディスプレイバッファ（フレームバ
ッファ）のアドレスに書き込むレンダリング(Renderin
g) 処理を行う。

【０００３】レンダリング処理の手法の一つに、ポリゴ
ン（Polygon)レンダリングがある。この手法では、立体
モデルを三角形の単位図形（ポリゴン）の組み合わせと
して表現しておき、このポリゴンを単位として描画を行
うことで、表示画面の色を決定する。

【０００４】ポリゴンレンダリングでは、物理座標系に
おける三角形の各頂点についての、座標（ｘ，ｙ，ｚ）
と、色データ（Ｒ，Ｇ，Ｂ）と、張り合わせのイメージ
パターンを示すテクスチャデータの同次座標（ｓ，ｔ）
および同次項ｑの値とを入力とし、これらの値を三角形
の内部で補間する処理が行われる。ここで、同次項ｑ
は、簡単にいうと、拡大縮小率のようなもので、実際の
テクスチャバッファのＵＶ座標系における座標、すなわ
ち、テクスチャ座標データ（ｕ，ｖ）は、同次座標
（ｓ，ｔ）を同次項ｑで除算した「ｓ／ｑ」および「ｔ
／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよび
ＶＳＩＺＥを乗じたものとなる。

【０００５】図１５は、３次元コンピュータグラフィッ
クスシステムの基本的な概念を示すシステム構成図であ
る。

【０００６】この３次元コンピュータグラフィックスシ
ステムにおいては、グラフィックス描画等のデータは、
メインプロセッサ１のメインメモリ２、あるいは外部か
らのグラフィックスデータを受けるＩ／Ｏインタフェー
ス回路３からメインバス４を介してレンダリングプロセ
ッサ５ａ、フレームバッファメモリ５ｂを有するレンダ
リング回路５に与えられる。

【０００７】レンダリングプロセッサ５ａには、表示す
るためのデータを保持することを目的とするフレームバ
ッファメモリ５ｂと、描画する図形要素（たとえば三角
形）の表面に張り付けるテクスチャデータを保持してい
るテクスチャメモリ６が結合されている。そして、レン
ダリングプロセッサ５ａによって、図形要素毎に表面に
テクスチャを張り付けた図形要素を、フレームバッファ
メモリ５ｂに描画するという処理が行われる。

【０００８】フレームバッファメモリ５ｂとテクスチャ
メモリ６は、一般的にＤＲＡＭ(Dynamic Random Access
Memory)により構成される。そして、図１５のシステム
においては、フレームバッファメモリ５ｂとテクスチャ
メモリ６は、物理的に別々のメモリシステムとして構成
されている。なお、ＤＲＡＭとロジック回路を混載させ
ることができるようになってからも、テクスチャデータ
を内部に保持することはＤＲＡＭの容量の制限と処理速
度の両面から困難であった。

【０００９】

【発明が解決しようとする課題】ところで、上記におけ
る従来のいわゆる内蔵ＤＲＡＭシステムにおいて、フレ
ームバッファメモリとテクスチャメモリが別々のメモリ
システムに別れている場合においては、以下のような不
利益があった。

【００１０】第１に、表示の解像度の変化によって空き
となったフレームバッファメモリをテクスチャ用に利用
できない。このことは、内蔵ＤＲＡＭという限られた容
量のなかですべてを処理しようとする場合に大きな問題
となる。

【００１１】第２に、フレームバッファメモリとテクス
チャメモリを物理的に同一にすると、フレームバッファ
メモリとテクスチャメモリの同時アクセスにおいて、Ｄ
ＲＡＭのペ−ジ切り替え等のオーバーヘッドが大きくな
り、性能を犠牲にしなければならなくなる。

【００１２】これらの問題は、特に内蔵ＤＲＡＭ型のグ
ラフィックス描画装置に限ったわけではなく、外付けＤ
ＲＡＭ型のシステムにおいても問題ではあったが、容量
制限が厳しい内蔵型ほどは深刻な課題ではなかった。

【００１３】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、表示の解像度の変化によって空
きとなったメモリ領域をテクスチャ用に利用でき、ペ−
ジ切り替え等のオーバーヘッドの増大を防止でき、性能
の低下を招くことがない、柔軟でかつ高速処理が可能な
画像処理装置を提供することにある。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、本発明の画像処理装置は、表示デ−タと少なくとも
一つの図形要素が必要とするテクスチャデ−タを記憶す
る記憶回路と、上記記憶回路の記憶データに基づいて、
表示データの図形要素の表面へのテクスチャデータの張
り付け処理を行うロジック回路とを有し、上記記憶回路
および上記ロジック回路が一つの半導体チップ内に混載
されている。

【００１５】また、本発明は、単位図形の頂点につい
て、３次元座標（ｘ，ｙ，ｚ）、Ｒ（赤），Ｇ（緑），
Ｂ（青）データ、テクスチャの同次座標（ｓ，ｔ）およ
び同次項ｑを含むポリゴンレンダリングデータを受けて
レンダリング処理を行う画像処理装置であって、表示デ
−タと少なくとも一つの図形要素が必要とするテクスチ
ャデ−タを記憶する記憶回路と、前記単位図形の頂点の
ポリゴンレンダリングデータを補間して、前記単位図形
内に位置する画素の補間データを生成する補間データ生
成回路と、前記補間データに含まれるテクスチャの同次
座標（ｓ，ｔ）を同次項ｑで除算して「ｓ／ｑ」および
「ｔ／ｑ」を生成し、前記「ｓ／ｑ」および「ｔ／ｑ」
に応じたテクスチャアドレスを用いて、前記記憶回路か
らテクスチャデータを読み出し、表示データの図形要素
の表面へのテクスチャデータの張り付け処理を行うテク
スチャ処理回路とを少なくとも有し、前記記憶回路、補
間データ生成回路およびテクスチャ処理回路が一つの半
導体チップ内に混載されている。

【００１６】また、本発明では、上記記憶回路は、同一
機能を有する複数のモジュールに分割され、上記各モジ
ュールは並列にアクセスされる。

【００１７】また、本発明では、上記記憶回路には、表
示アドレス空間において、隣接するアドレスにおける表
示要素が、異なる記憶ブロックになるように配置され
る。

【００１８】また、本発明では、上記記憶回路には、イ
ンデックスカラ−におけるインデックスと、カラ−参照
のためのカラ−ルックアップテ−ブル値とが記憶されて
いる。

【００１９】また、上記記憶回路には、描画しようとし
ている物体の奥行き情報が記憶されている。

【００２０】本発明によれば、一つの半導体チップの内
部に、ＤＲＡＭ等の記憶回路とロジック回路を混載さ
せ、表示デ−タと少なくとも一つの図形要素が必要とす
るテクスチャデ−タを、内蔵の記憶回路に記憶させてい
ることにより、表示領域以外の部分にテクスチャデ−タ
を格納できることになり、内蔵メモリの有効利用が可能
となる。

【００２１】また、記憶回路における同一機能を独立し
た複数のモジュ−ルとして並列にもつことにより、並列
動作の効率が向上する。単にデ−タのビット数が多いだ
けでは、デ−タの使用効率は悪化し、性能向上できるの
は一部の条件の場合に限定されることになるが、平均的
な性能を向上させるためには、ある程度の機能をもった
モジュ−ルを、複数設けることで、ビット線が有効に利
用できる。

【００２２】また、内蔵記憶回路の配置、すなわち、そ
れぞれの独立されたメモリ＋機能モジュ−ルが、占有す
るアドレス空間を工夫することで、さらにビット線の有
効利用が可能となる。グラフィックス描画におけるよう
な、比較的固まった表示領域へのアクセスが多い場合に
は、表示アドレス空間において、隣接するアドレスにお
ける表示要素が、それぞれ異なるメモリのブロックにな
るように配置することで、それぞれのモジュ−ルが同時
に処理できる確率が増加し、描画性能の向上が可能とな
る。固まった表示領域へのアクセスが多いというのは、
三角形等の閉領域の内部を描画しようとした場合、その
内部の表示要素どうしは隣接しているので、そのような
領域へのアクセスはアドレス隣接することになる。

【００２３】また、より多くのテクスチャデ−タを格納
するために、インデックスカラ−におけるインデックス
と、そのためのカラ−ルックアップテ−ブル値を内蔵記
憶回路内部に格納することで、テクスチャデ−タの圧縮
が可能となり、内蔵記憶回路の効率良い利用が可能とな
る。

【００２４】また、本発明によれば、描画しようとして
いる物体の奥行き情報を、内蔵の記憶回路に格納するこ
とで、描画と同時並行的に隠れ面処理を行うことが可能
となる。

【００２５】

【発明の実施の形態】以下、本実施形態においては、パ
ーソナルコンピュータなどに適用される、任意の３次元
物体モデルに対する所望の３次元画像をＣＲＴ(Cathode
Ray Tube)などのディスプレイ上に高速に表示する３次
元コンピュータグラフィックスシステムについて説明す
る。

【００２６】図１は、本発明に係る画像処理装置として
の３次元コンピュータグラフィックスシステム１０のシ
ステム構成図である。

【００２７】３次元コンピュータグラフィックスシステ
ム１０は、立体モデルを単位図形である三角形（ポリゴ
ン）の組み合わせとして表現し、このポリゴンを描画す
ることで表示画面の各画素の色を決定し、ディスプレイ
に表示するポリゴンレンダリング処理を行うシステムで
ある。また、３次元コンピュータグラフィックスシステ
ム１０では、平面上の位置を表現する（ｘ，ｙ）座標の
他に、奥行きを表すｚ座標を用いて３次元物体を表し、
この（ｘ，ｙ，ｚ）の３つの座標で３次元空間の任意の
一点を特定する。

【００２８】図１に示すように、３次元コンピュータグ
ラフィックスシステム１０は、メインプロセッサ１１、
メインメモリ１２、Ｉ／Ｏインタフェース回路１３、お
よびレンダリング回路１４が、メインバス１５を介して
接続されている。以下、各構成要素の機能について説明
する。

【００２９】メインプロセッサ１１は、たとえば、アプ
リケーションの進行状況などに応じて、メインメモリ１
２から必要なグラフィックデータを読み出し、このグラ
フィックデータに対してクリッピング(Clipping)処理、
ライティング(Lighting)処理などのジオメトリ(Geometr
y)処理などを行い、ポリゴンレンダリングデータを生成
する。メインプロセッサ１１は、ポリゴンレンダリング
データＳ１１を、メインバス１５を介してレンダリング
回路１４に出力する。

【００３０】Ｉ／Ｏインタフェース回路１３は、必要に
応じて、外部から動きの制御情報またはポリゴンレンダ
リングデータなどを入力し、これをメインバス１５を介
してレンダリング回路１４に出力する。

【００３１】ここで、ポリゴンレンダリングデータは、
ポリゴンの各３頂点の（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，ｓ，
ｔ，ｑ）のデータを含んでいる。ここで、（ｘ，ｙ，
ｚ）データは、ポリンゴの頂点の３次元座標を示し、
（Ｒ，Ｇ，Ｂ）データは、それぞれ当該３次元座標にお
ける赤、緑、青の輝度値を示している。（ｓ，ｔ，ｑ）
データのうち、（ｓ，ｔ）は、対応するテクスチャの同
次座標を示しており、ｑは同次項を示している。ここ
で、「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチ
ャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じてテクスチ
ャ座標データ（ｕ，ｖ）が得られる。テクスチャバッフ
ァ１４７ａに記憶されたテクスチャデータへのアクセス
は、テクスチャ座標データ（ｕ，ｖ）を用いて行われ
る。すなわち、ポリゴンレンダリングデータは、三角形
の各頂点の物理座標値と、それぞれの頂点の色とテクス
チャデータである。

【００３２】以下、レンダリング回路１４について詳細
に説明する。図１に示すように、レンダリング回路１４
は、ＤＤＡ(Digital DifferentialAnarizer) セットア
ップ回路１４１、トライアングルＤＤＡ回路１４２、テ
クスチャエンジン回路１４３、メモリインタフェース
（Ｉ／Ｆ）回路１４４、ＣＲＴコントロール回路１４
５、ＲＡＭＤＡＣ回路１４６、ＤＲＡＭ１４７およびＳ
ＲＡＭ(Static RAM)１４８を有する。本実施形態におけ
るレンダリング回路１４は、一つの半導体チップ内にロ
ジック回路と少なくとも表示データとテクスチャデータ
とを記憶するＤＲＡＭ１４７とが混載されている。

【００３３】ＤＲＡＭ１４７ ＤＲＡＭ１４７は、テクスチャバッファ１４７ａ、ディ
スプレイバッファ１４７ｂ、ｚバッファ１４７ｃおよび
テクスチャＣＬＵＴ(Color Look Up Table) バッファ１
４７ｄとして機能する。また、ＤＲＡＭ１４７は、後述
するように、同一機能を有する複数（本実施形態では４
個）のモジュールに分割されている。

【００３４】また、ＤＲＡＭ１４７には、より多くのテ
クスチャデ−タを格納するために、インデックスカラ−
におけるインデックスと、そのためのカラ−ルックアッ
プテ−ブル値が、テクスチャＣＬＵＴバッファ１４７ｄ
に格納されている。インデックスおよびカラ−ルックア
ップテ−ブル値は、テクスチャ処理に使われる。すなわ
ち、通常はＲ，Ｇ，Ｂそれぞれ８ビットの合計２４ビッ
トでテクスチャ要素を表現するが、それではデ−タ量が
膨らむため、あらかじめ選んでおいたたとえば２５６色
等の中から一つの色を選んで、そのデ−タをテクスチャ
処理に使う。このことで２５６色であればそれぞれのテ
クスチャ要素は８ビットで表現できることになる。イン
デックスから実際のカラ−への変換テ−ブルは必要にな
るが、テクスチャの解像度が高くなるほど、よりコンパ
クトなテクスチャデ−タとすることが可能となる。これ
により、テクスチャデ−タの圧縮が可能となり、内蔵Ｄ
ＲＡＭの効率良い利用が可能となる。

【００３５】さらにＤＲＡＭ１４７には、描画と同時並
行的に隠れ面処理を行うため、描画しようとしている物
体の奥行き情報が格納されている。なお、表示データと
奥行きデータおよびテクスチャデータの格納方法として
は、たとえばメモリブロックの所定の位置、たとえば先
頭から連続して表示データが格納され、次に奥行きデー
タが格納され、残りの空いた領域に、テクスチャの種類
毎に連続したアドレス空間でテクスチャデータが格納さ
れる。図面に関連付けて概念的に説明すると、図２
（ａ）〜（ｃ）に示すように、いわゆるベースポインタ
（ＢＰ）で示された位置から図中ＦＢで示す領域に、た
とえば２４ビット幅で表示データと奥行きデータが格納
され、残りの空いた領域である８ビット幅の領域に図中
ＴＢで示すようにテクスチャデータが格納される。これ
により、テクスチャデータを効率よく格納できることに
なる。

【００３６】図３は、ＤＲＡＭ１４７、ＳＲＡＭ１４
８、並びに、ＤＲＡＭ１４７およびＳＲＡＭ１４８へア
クセスするメモリＩ／Ｆ回路１４４の具体的な構成例を
示すブロック図である。

【００３７】図３に示すように、図１に示すＤＲＡＭ１
４７およびＳＲＡＭ１４８は、前述したように４個のメ
モリモジュール２００，２１０，２２０，２３０に分割
されている。

【００３８】メモリモジュール２００は、メモリ２０
１，２０２を有する。メモリ２０１は、ＤＲＡＭ１４７
の一部を構成するバンク２０１Ａ，２０１Ｂと、ＳＲＡ
Ｍ１４８の一部を構成するバンク２０１Ｃ，２０１Ｄと
を有する。また、メモリ２０２は、ＤＲＡＭ１４７の一
部を構成するバンク２０２Ａ，２０２Ｂと、ＳＲＡＭ１
４８の一部を構成するバンク２０２Ｃ，２０２Ｄとを有
する。なお、ＳＲＡＭ１４８を構成するバンク２０１
Ｃ，２０１Ｄ，２０２Ｃ，２０２Ｄに対しては同時アク
セスが可能である。

【００３９】メモリモジュール２１０は、メモリ２１
１，２１２を有する。メモリ２１１は、ＤＲＡＭ１４７
の一部を構成するバンク２１１Ａ，２１１Ｂと、ＳＲＡ
Ｍ１４８の一部を構成するバンク２１１Ｃ，２１１Ｄと
を有する。また、メモリ２１２は、ＤＲＡＭ１４７の一
部を構成するバンク２１２Ａ，２１２Ｂと、ＳＲＡＭ１
４８の一部を構成するバンク２１２Ｃ，２１２Ｄとを有
する。なお、ＳＲＡＭ１４８を構成するバンク２１１
Ｃ，２１１Ｄ，２１２Ｃ，２１２Ｄに対しては同時アク
セスが可能である。

【００４０】メモリモジュール２２０は、メモリ２２
１，２２２を有する。メモリ２２１は、ＤＲＡＭ１４７
の一部を構成するバンク２２１Ａ，２２１Ｂと、ＳＲＡ
Ｍ１４８の一部を構成するバンク２２１Ｃ，２２１Ｄと
を有する。また、メモリ２２２は、ＤＲＡＭ１４７の一
部を構成するバンク２２２Ａ，２２２Ｂと、ＳＲＡＭ１
４８の一部を構成するバンク２２２Ｃ，２２２Ｄとを有
する。なお、ＳＲＡＭ１４８を構成するバンク２２１
Ｃ，２２１Ｄ，２２２Ｃ，２２２Ｄに対しては同時アク
セスが可能である。

【００４１】メモリモジュール２３０は、メモリ２３
１，２３２を有する。メモリ２３１は、ＤＲＡＭ１４７
の一部を構成するバンク２３１Ａ，２３１Ｂと、ＳＲＡ
Ｍ１４８の一部を構成するバンク２３１Ｃ，２３１Ｄと
を有する。また、メモリ２３２は、ＤＲＡＭ１４７の一
部を構成するバンク２３２Ａ，２３２Ｂと、ＳＲＡＭ１
４８の一部を構成するバンク２３２Ｃ，２３２Ｄとを有
する。なお、ＳＲＡＭ１４８を構成するバンク２３１
Ｃ，２３１Ｄ，２３２Ｃ，２３２Ｄに対しては同時アク
セスが可能である。

【００４２】ここで、メモリモジュール２００，２１
０，２２０，２３０の各々は、図１に示すテクスチャバ
ッファ１４７ａ、ディスプレイバッファ１４７ｂ、Ｚバ
ッファ１４７ｃおよびテクスチャＣＬＵＴバッファ１４
７ｄの全ての機能を持つ。すなわち、メモリモジュール
２００，２１０，２２０，２３０の各々は、対応する画
素のテクスチャデータ、描画データ（（Ｒ，Ｇ，Ｂ）デ
ータ）、ｚデータおよびテクスチャカラールックアップ
テーブルデータの全てを記憶する。ただし、メモリモジ
ュール２００，２１０，２２０，２３０は、相互で異な
る画素についてのデータを記憶する。ここで、同時に処
理される１６画素についてのテクスチャデータ、描画デ
ータ、ｚデータおよびテクスチャカラールックアップテ
ーブルデータが、相互に異なるバンク２０１Ａ，２０１
Ｂ，２０２Ａ，２０２Ｂ，２１１Ａ，２１１Ｂ，２１２
Ａ，２１２Ｂ，２２１Ａ，２２１Ｂ，２２２Ａ，２２２
Ｂ，２３１Ａ，２３１Ｂ，２３２Ａ，２３２Ｂに記憶さ
れる。これにより、メモリＩ／Ｆ回路１４４は、ＤＲＡ
Ｍ１４７に対して、たとえば２×８画素の１６画素につ
いてのデータが同時にアクセス可能になる。なお、メモ
リＩ／Ｆ回路１４４は、後述するように、いわゆる所定
のインターリーブ方式のアドレッシングに基づいてＤＲ
ＡＭ１４７へのアクセス（書き込み）を行う。

【００４３】図４は、ＤＲＡＭ１４７のバッファ（たと
えばテクスチャバッファ）としての構成例を示す概略図
である。図４に示すように、２×８画素（ピクセル）の
領域でメモリアクセスされたデータは、ページ（ロウ）
とブロック（カラム）で示される領域に格納される。各
ロウＲＯＷ０〜ＲＯＷn+1 は、図４（ａ）に示すよう
に、それぞれ４個のカラム（ブロック）Ｍ０Ａ，Ｍ０
Ｂ，Ｍ１Ａ，Ｍ１Ｂに区分けされている。そして、ｘ方
向について８画素毎のバウンダリ、かつｙ方向について
偶数のバウンダリでの領域でアクセス（書き込み、読み
出し）が行われる。これにより、たとえばロウＲＯＷ０
とロウＲＯＷ１をまたぐような領域へのアクセスが行わ
れることがなく、いわゆるページ違反が発生することが
ない。

【００４４】なお、バンク２０１Ｃ，２０１Ｄ，２０２
Ｃ，２０２Ｄ，２１１Ｃ，２１１Ｄ，２１２Ｃ，２１２
Ｄ，２２１Ｃ，２２１Ｄ，２２２Ｃ，２２２Ｄ，２３１
Ｃ，２３１Ｄ，２３２Ｃ，２３２Ｄには、それぞれバン
ク２０１Ａ，２０１Ｂ，２０２Ａ，２０２Ｂ，２１１
Ａ，２１１Ｂ，２１２Ａ，２１２Ｂ，２２１Ａ，２２１
Ｂ，２２２Ａ，２２２Ｂ，２３１Ａ，２３１Ｂ，２３２
Ａ，２３２Ｂに記憶されているテクスチャデータが記憶
される。

【００４５】次に、インターリーブ方式のアドレッシン
グに基づくテクスチャバッファ１４７ａにおけるテクス
チャデータの記憶パターンについて、図５〜図７に関連
付けてさらに詳細に説明する。図５はテクスチャデータ
に含まれる同時にアクセスが行われる画素データを説明
するための図、図６はテクスチャデータを構成する単位
ブロックを説明するための図、図７はテクスチャバッフ
ァのアドレス空間を説明するするための図である。

【００４６】本実施形態の場合、図５に示すように、テ
クスチャデータに含まれる、２×８のマトリクス状に配
置された画素の色データを示す画素データＰ₀ 〜Ｐ
₁₅が、同時にアクセスされる。

【００４７】画素データＰ₀ 〜Ｐ₁₅は、テクスチャバッ
ファ１４７ａを構成するＳＲＡＭ１４８の異なるバンク
に記憶される必要がある。本実施形態では、画素データ
Ｐ₀ ，Ｐ₁ ，Ｐ₈ ，Ｐ₉ が、それぞれ図３に示すメモリ
２０１のバンク２０１Ｃ，２０１Ｄおよびメモリ２０２
のバンク２０２Ｃ，２０２Ｄに記憶される。また、画素
データＰ₂ ，Ｐ₃ ，Ｐ₁₀，Ｐ₁₁が、それぞれ図３に示す
メモリ２１１のバンク２１１Ｃ，２１１Ｄおよびメモリ
２１２のバンク２１２Ｃ，２１２Ｄに記憶される。ま
た、画素データＰ₄ ，Ｐ₅ ，Ｐ₁₂，Ｐ₁₃が、それぞれ図
３に示すメモリ２２１のバンク２２１Ｃ，２２１Ｄおよ
びメモリ２２２のバンク２２２Ｃ，２２２Ｄに記憶され
る。さらに、画素データＰ₆ ，Ｐ₇ ，Ｐ₁₄，Ｐ₁₅が、そ
れぞれ図３に示すメモリ２３１のバンク２３１Ｃ，２３
１Ｄおよびメモリ２３２のバンク２３２Ｃ，２３２Ｄに
記憶される。

【００４８】本実施形態では、同時に処理される矩形領
域内に位置する画素の画素データＰ₀ 〜Ｐ₁₅の組を単位
ブロックＲ_i と呼び、たとえば、１枚のイメージを示す
テクスチャデータは、図６に示すように、Ｂ×Ａのマト
リクス状に配置された単位ブロックＲ₀ 〜Ｒ_BA-1からな
る。単位ブロックＲ₀ 〜Ｒ_BA-1は、図７に示すように、
１次元のアドレス空間で連続したアドレスを持つよう
に、テクスチャバッファ１４７ａを構成するＤＲＡＭ１
４７に記憶されている。また、各単位ブロックＲ₀ 〜Ｒ
_BA-1内の画素データＰ₀ 〜Ｐ₁₅は、１次元のアドレス空
間内で連続したアドレスを持つように、ＳＲＡＭ１４８
の相互に異なるバンクに記憶される。すなわち、テクス
チャバッファ１４７ａには、同時にアクセスが行われる
画素データからなる単位ブロックが、一次元のアドレス
空間で連続したアドレスを持つように記憶される。

【００４９】ＤＤＡセットアップ回路１４１ ＤＤＡセットアップ回路１４１は、後段のトライアング
ルＤＤＡ回路１４２において物理座標系上の三角形の各
頂点の値を線形補間して、三角形の内部の各画素の色と
深さ情報を求めるに先立ち、ポリゴンレンダリングデー
タＳ１１が示す（ｚ，Ｒ，Ｇ，Ｂ，ｓ，ｔ，ｑ）データ
について、三角形の辺と水平方向の差分などを求めるセ
ットアップ演算を行う。このセットアップ演算は、具体
的には、開始点の値と終点の値と、開始点と終点との距
離を用いて、単位長さ移動した場合における、求めよう
としている値の変分を算出する。ＤＤＡセットアップ回
路１４１は、算出した変分データＳ１４１をトライアン
グルＤＤＡ回路１４２に出力する。

【００５０】ＤＤＡセットアップ回路１４１の機能につ
いて図８に関連付けてさらに説明する。上述したよう
に、ＤＤＡセットアップ回路１４１の主な処理は、前段
のジオメトリ処理を経て物理座標にまで落ちてきた各頂
点における各種情報（色、テクスチャ座標、）の与えら
れた三頂点により構成される三角形内部で変分を求め
て、後段の線形補間処理の基礎デ−タを算出することで
ある。なお、三角形の各頂点データは、たとえばｘ，ｙ
座標が１６ビット、ｚ座標が２４ビット、ＲＧＢカラー
値が各１２ビット（＝８＋４）、ｓ，ｔ，ｑテクスチャ
座標は各３２ビット浮動少数値（ＩＥＥＥフォーマッ
ト）で構成される。

【００５１】三角形の描画は水平ラインの描画に集約さ
れるが、そのために水平ラインの描画開始点における最
初の値を求める必要がある。この水平ラインの描画にお
いては、一つの三角形の中でその描画方向は一定にす
る。たとえば左から右へ描画する場合は、左側の辺にお
けるＹ方向変位に対するＸおよび上記各種の変分を算出
しておいて、それを用いて頂点から次の水平ラインに移
った場合の最も左の点のｘ座標と、上記各種情報の値を
求める（辺上の点はＹ，Ｘ両方向に変化するのでＹ方向
の傾きのみでは計算できない。）。右側の辺に関しては
終点の位置がわかればよいので、Ｙ方向変位に対するｘ
の変分のみを調べておけばよい。水平ラインの描画に関
しては、水平方向の傾きは同一三角形内では均一なの
で、上記各種情報の傾きを算出しておく。与えられた三
角形をＹ方向にソートして最上位の点をＡとする。次に
残りの２頂点のＸ方向の位置を比較して右側の点をＢと
する。こうすることで、処理の場合分け等が２通り程度
にできる。

【００５２】トライアングルＤＤＡ回路１４２ トライアングルＤＤＡ回路１４２は、ＤＤＡセットアッ
プ回路１４１から入力した変分データＳ１４１を用い
て、三角形内部の各画素における線形補間された（ｚ，
Ｒ，Ｇ，Ｂ，ｓ，ｔ，ｑ）データを算出する。トライア
ングルＤＤＡ回路１１は、各画素の（ｘ，ｙ）データ
と、当該（ｘ，ｙ）座標における（ｚ，Ｒ，Ｇ，Ｂ，
ｓ，ｔ，ｑ）データとを、ＤＤＡデータ（補間データ）
Ｓ１４２としてテクスチャエンジン回路１４３に出力す
る。たとえば、トライアングルＤＤＡ回路１４２は、並
行して処理を行う矩形内に位置する８（＝２×４）画素
分のＤＤＡデータＳ１４２をテクスチャエンジン回路１
４３に出力する。

【００５３】トライアングルＤＤＡ回路１４２の機能に
ついて図９に関連付けてさらに説明する。上述したよう
に、ＤＤＡセットアップ回路１４１により、三角形の各
辺と水平方向における先出の各種情報の傾き情報が準備
され、この情報を受けたトライアングルＤＤＡ回路１４
２の基本的処理は、三角形の辺上の各種情報の補間処理
による水平ラインの初期値の算出と、水平ライン上での
各種情報の補間処理である。ここで最も注意しなければ
ならないことは、補間結果の算出は、画素中心における
値を算出する必要があるということである。その理由
は、算出する値が画素中心からはずれたところを求めて
いては、静止画の場合はさほど気にならないが、動画に
した場合には、画像の揺らぎが目立つようになるからで
ある。

【００５４】最初の水平ライン（当然画素中心を結んだ
ライン）の一番左側における各種情報は、辺上の傾きに
頂点からその最初の水平ラインまでの距離をかけてやる
ことで求めることができる。次のラインにおける開始位
置での各種情報は、辺上の傾きを足してゆくことで算出
できる。水平ラインにおける最初の画素での値は、ライ
ンの開始位置における値に、最初の画素までの距離と水
平方向の傾きをかけた値を足すことで算出できる。水平
ラインにおける次の画素における値は、最初の画素の値
に対してつぎつぎに水平方向の傾きを足し込んでゆけば
算出できる。

【００５５】次に、頂点のソートについて図１０に関連
付けて説明する。頂点をあらかじめソートしておくこと
で、以降の処理の場合分けを最大限に減らし、かつ、補
間処理においてもできるだけ一つの三角形の内部におい
ては、矛盾が生じにくくすることができる。ソートのや
り方としては、まずすべての与えられた頂点をＹ方向に
ソートして、最上位の点と最下位の点を決めそれぞれＡ
点、Ｃ点とする。残りの点はＢ点とする。このようにす
ることで、Ｙ方向に最も長く伸びた辺が辺ＡＣとなり、
最初に辺ＡＣと辺ＡＢを用いてその二つの辺で挟まれた
領域の補間処理を行い、次に辺ＡＣはそのままで、辺Ａ
Ｂに変えて辺ＢＣと辺ＡＣで挟まれた領域の補間を行う
という処理になる。また、Ｙ方向の画素座標格子上への
補正に関しても、辺ＡＣと辺ＢＣについて行っておけば
よいこともわかる。このようにして、ソート後の処理に
場合分けが不必要になることで、データを単純に流すだ
けの処理で可能となりバグも発生しにくくなるし、構造
もシンプルになる。また、一つの三角形の中で補間処理
の方向が辺ＢＣ上を開始点として一定にできるため、水
平方向の補間(Span)の方向が一定となり、演算誤差があ
ったとしても辺ＢＣから他の辺に向かって誤差が蓄積さ
れるかたちとなり、その蓄積の方向が一定となるため、
隣接する辺同士での誤差は目立たなくなる。

【００５６】次に、水平方向の傾き算出について図１１
に関連付けて説明する。三角形内における各種変数
（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，ｓ，ｔ，ｑ）の（ｘ，ｙ）
に対する傾き（変数分）は、線形補間であることから一
定となる。したがって、水平方向の傾き、すなわち、各
水平ライン(Span)上での傾きはどのSpanにおいても、一
定となるので、各Spanの処理に先立ってその傾きを求め
ておくことになる。三角形の与えられた頂点をＹ方向に
ソートした結果、辺ＡＣが最も長く伸びた辺と再定義さ
れているので、頂点Ｂを水平方向に伸ばしたラインと辺
ＡＣの交点が必ず存在するのでその点をＤとする。後は
単純に点Ｂと点Ｄの間の変分を求めるようなことを行え
ば、水平方向すなわちｘ方向の傾きを求めることができ
る。

【００５７】具体的には、Ｄ点でのｘおよびｚ座標は次
式のようになる。

【００５８】

【数１】ｘ_d ＝｛（ｙ_d −ｙ_a ）／（ｙ_c −ｙ_a ）｝・
（ｘ_c −ｘ_a ） ｚ_d ＝｛（ｙ_d −ｙ_a ）／（ｙ_c −ｙ_a ）｝・（ｚ_c −
ｚ_a ）

【００５９】これに基づいて、変数ｚのｘ方向の傾きを
求めると、次のようになる。

【００６０】

【数２】 Δｚ／Δｘ＝（ｚ_d −ｚ_b ）／（ｘ_d −ｘ_b ） ＝〔｛（ｙ_d −ｙ_a ）／（ｙ_c −ｙ_a ）｝・（ｚ_c −ｚ_a ）−ｚ_b 〕 ／〔｛（ｙ_d −ｙ_a ）／（ｙ_c −ｙ_a ）｝・（ｘ_c −ｘ_a ）−ｘ_b 〕 ＝｛ｚ_b （ｙ_c −ｙ_a ）−（ｚ_c −ｚ_a ）（ｙ_c −ｙ_a ）｝ ／｛ｘ_b （ｙ_c −ｙ_a ）−（ｚ_c −ｚ_a ）（ｙ_c −ｙ_a ）｝

【００６１】次に、頂点データの補間手順の一例につい
て、図１２および図１３に関連付けて説明する。頂点の
ソート、水平方向の傾き算出、各辺上での傾きの算出処
理を経て、それらの結果を使って補間処理を行う。Ｂ点
の位置によって、Spanでの処理の向きは２通りに別れ
る。これは、一つの三角形の内部での補間における各Sp
an同士での誤差の蓄積方向を、一定にすることで、でき
るだけ不具合が発生しないようにするために、Ｙ方向に
最も長く伸びた辺を常に始点として、処理するようにし
ようとしているからである。Ｂ点がＡ点と同じ高さにあ
った場合には、前半の処理はスキップされることにな
る。よって、場合分けというよりは、スキップが可能な
機構を設けておくだけで処理としてはすっきりしたもの
とできる。複数のSpanを同時処理することで、処理能力
をあげようとした場合には、Ｙ方向における傾きを求め
たくなるが、頂点のソートからやり直す必要があること
になる。しかしながら、補間処理の前処理だけでことが
済むために、全体としての処理系は簡単にできる。

【００６２】具体的には、Ｂ点がＡ点と同じ高さでない
場合には、ＡＣ，ＡＢのＹ方向補正（画素格子上の値算
出）を行い（ＳＴ１，ＳＴ２）、ＡＣ辺上の補間および
ＡＢ辺上の補間を行う（ＳＴ３）。そして、ＡＣ水平方
向の補正およびＡＣ辺からＡＢ辺方向の水平ライン(Spa
n)上を補間する（ＳＴ４）。以上のステップＳＴ３，Ｓ
Ｔ４の処理をＡＢ辺の端点まで行う（ＳＴ５）。ＡＢ辺
の端点までステップＳＴ２〜ＳＴ４の処理が終了した場
合、あるいはステップＳＴ１においてＢ点がＡ点が同じ
高さであると判別した場合には、ＢＣのＹ方向補正（画
素格子上の値算出）を行い（ＳＴ６）、ＡＣ辺上の補間
およびＢＣ辺上の補間を行う（ＳＴ７）。そして、ＡＣ
水平方向の補正およびＡＣ辺からＢＣ辺方向の水平ライ
ン(Span)上を補間する（ＳＴ８）。以上のステップＳＴ
７，ＳＴ８の処理をＢＣ辺の端点まで行う（ＳＴ９）。

【００６３】テクスチャエンジン回路１４３ テクスチャエンジン回路１４３は、「ｓ／ｑ」および
「ｔ／ｑ」の算出処理、テクスチャ座標データ（ｕ，
ｖ）の算出処理、テクスチャバッファ１４７ａからの
（Ｒ，Ｇ，Ｂ）データの読み出し処理等をパイプライン
方式で行う。なお、テクスチャエンジン回路１４３は、
たとえば所定の矩形内に位置する８画素についての処理
を同時に並行して行う。

【００６４】テクスチャエンジン回路１４３は、ＤＤＡ
データＳ１４２が示す（ｓ，ｔ，ｑ）データについて、
ｓデータをｑデータで除算する演算と、ｔデータをｑデ
ータで除算する演算とを行う。テクスチャエンジン回路
１４３には、たとえば図示しない除算回路が８個設けら
れており、８画素についての除算「ｓ／ｑ」および「ｔ
／ｑ」が同時に行われる。

【００６５】また、テクスチャエンジン回路１４３は、
除算結果である「ｓ／ｑ」および「ｔ／ｑ」に、それぞ
れテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じ
て、テクスチャ座標データ（ｕ，ｖ）を生成する。ま
た、テクスチャエンジン回路１４３は、メモリＩ／Ｆ回
路１４４を介して、ＳＲＡＭ１４８あるいはＤＲＡＭ１
４７に、生成したテクスチャ座標データ（ｕ，ｖ）を含
む読み出し要求を出力し、メモリＩ／Ｆ回路１４４を介
して、ＳＲＡＭ１４８あるいはテクスチャバッファ１４
７ａに記憶されているテクスチャデータを読み出すこと
で、（ｓ，ｔ）データに対応したテクスチャアドレスに
記憶された（Ｒ，Ｇ，Ｂ）データＳ１４８を得る。ここ
で、ＳＲＡＭ１４８には、前述したようにテクスチャバ
ッファ１４７ａに格納されているテクスチャデータが記
憶される。テクスチャエンジン回路１４３は、読み出し
た（Ｒ，Ｇ，Ｂ）データＳ１４８の（Ｒ，Ｇ，Ｂ）デー
タと、前段のトライアングルＤＤＡ回路１４２からのＤ
ＤＡデータＳ１４２に含まれる（Ｒ，Ｇ，Ｂ）データと
を、それぞれ掛け合わせるなどして、画素データＳ１４
３を生成する。テクスチャエンジン回路１４３は、この
画素データＳ１４３をメモリＩ／Ｆ回路１４４に出力す
る。

【００６６】なお、テクスチャバッファ１４７ａには、
ＭＩＰＭＡＰ（複数解像度テクスチャ）などの複数の縮
小率に対応したテクスチャデータが記憶されている。こ
こで、何れの縮小率のテクスチャデータを用いるかは、
所定のアルゴリズムを用いて、前記三角形単位で決定さ
れる。

【００６７】テクスチャエンジン回路１４３は、フルカ
ラー方式の場合には、テクスチャバッファ１４７ａから
読み出した（Ｒ，Ｇ，Ｂ）データを直接用いる。一方、
テクスチャエンジン回路１４３は、インデックスカラー
方式の場合には、あらかじめ作成したカラールックアッ
プテーブル（ＣＬＵＴ）をテクスチャＣＬＵＴバッファ
１４７ｄから読み出して、内蔵するＳＲＡＭに転送およ
び記憶し、このカラールックアップテーブルを用いて、
テクスチャバッファ１４７ａから読み出したカラーイン
デックスに対応する（Ｒ，Ｇ，Ｂ）データを得る。

【００６８】メモリＩ／Ｆ回路１４４ メモリＩ／Ｆ回路１４４は、テクスチャエンジン回路１
４３から入力した画素データＳ１４３に対応するｚデー
タと、ｚバッファ１４７ｃに記憶されているｚデータと
の比較を行い、入力した画素データＳ１４３によって描
画される画像が、前回、ディスプレイバッファ１４７ｂ
に書き込まれた画像より、手前（視点側）に位置するか
否かを判断し、手前に位置する場合には、画像データＳ
１４３に対応するｚデータでｚバッファ１４７ｃに記憶
されたｚデータを更新する。また、メモリＩ／Ｆ回路１
４４は、（Ｒ，Ｇ，Ｂ）データをディスプレイバッファ
１４７ｂに書き込む。さらに、メモリＩ／Ｆ回路１４４
は、テクスチャエンジン回路１４３からのＳＲＡＭ１４
８に、生成されたテクスチャ座標データ（ｕ，ｖ）を含
む読み出し要求を受けた場合には、ＳＲＡＭ１４８に記
憶された（Ｒ，Ｇ，Ｂ）データＳ１４８を読み出す。ま
た、メモリＩ／Ｆ回路１４４は、ＣＲＴコントロール回
路１４５から表示データを読み出す要求を受けた場合に
は、この要求に応じて、ディスプレイバッファ１４７ｂ
から一定の固まり、たとえば８画素あるいは１６画素単
位で表示データを読み出す。

【００６９】このように、メモリＩ／Ｆ回路１４４は、
ＤＲＡＭ１４７およびＳＲＡＭ１４８へのアクセス（書
き込みまたは読み出し）を行うが、書き込み経路と読み
出し経路とが別経路として構成されている。すなわち、
書き込みの場合には書き込みアドレスＡＤＲＷと書き込
みデータＤＴＷが書き込み系回路で処理されてＤＲＡＭ
１４７に書き込み、読み出しの場合には読み出し系回路
で処理されてＤＲＡＭ１４７またはＳＲＡＭ１４８から
読み出す。そして、メモリＩ／Ｆ回路１４４は、所定の
インターリーブ方式のアドレッシングに基づいてＤＲＡ
Ｍ１４７へのアクセスを、たとえば１６画素単位で行
う。

【００７０】以下に、メモリＩ／Ｆ回路１４４の具体的
な構成例について、図３に関連付けて説明する。

【００７１】メモリＩ／Ｆ回路１４４は、図３に示すよ
うに、ディストリビュータ３００、アドレスコンバータ
３１０，３２０，３３０，３４０、メモリコントローラ
３５０，３６０，３７０，３８０および読み出しコント
ローラ３９０を有する。

【００７２】ディストリビュータ３００は、書き込み時
に、１６画素分の（Ｒ，Ｇ，Ｂ）データＤＴＷおよび書
き込みアドレスＡＤＲＷを入力し、これらを、各々４画
素分のデータからなる４つの画像データＳ３０１，Ｓ３
０２，Ｓ３０３，Ｓ３０４に分割し、その画像データお
よび書き込みアドレスをそれぞれアドレスコンバータ３
１０，３２０，３３０，３４０に出力する。ここで、１
画素分の（Ｒ，Ｇ，Ｂ）データは各８ビット、ｚデータ
は、それぞれ３２ビットからなる。

【００７３】アドレスコンバータ３１０，３２０，３３
０，３４０は、書き込み時に、ディストリビュータ３０
０から入力した（Ｒ，Ｇ，Ｂ）データおよびｚデータに
対応したアドレスを、それぞれメモリモジュール２０
０，２１０，２２０，２３０内のアドレスに変換し、そ
れぞれ変換したアドレスＳ３１０，Ｓ３２０，Ｓ３３
０，Ｓ３４０と分割された画像データをメモリコントロ
ーラ３５０，３６０，３７０，３８０に出力する。

【００７４】図１４は、このディストリビュータ３００
の画像データ処理（ピクセル処理）を模式的に示す図で
ある。この図は、前述した図４〜図７に対応するもので
あり、ディストリビュータ３００は、ＤＲＡＭ１４７に
対して、たとえば２×８画素の１６画素についてのデー
タが同時にアクセス可能になるように画像データ処理を
行う。そして、ｘ方向について８画素毎のバウンダリ、
かつｙ方向について偶数のバウンダリでの領域でアクセ
ス（書き込み、読み出し）を行うようなアドレッシング
となるように画像データの処理を行う。これによりＤＲ
ＡＭ１４７は、アクセスの先頭がメモリセル番号ＭＣＮ
「１」，「２」，「３」にはならず、必ずメモリセル番
号ＭＣＮ「０」となり、ページ違反の発生等が防止され
る。また、ディストリビュータ３００は、各ＤＲＡＭモ
ジュール２２０〜２３０に対して、表示領域において隣
接した部分は、異なるＤＲＡＭモジュールへの配置とな
るように画像データの処理を行う。これにより、三角形
のような平面を描画する場合には面で同時に処理できる
ことになるため、それぞれのＤＲＡＭモジュールの動作
確率は非常に高くなっている。

【００７５】メモリコントローラ３５０，３６０，３７
０，３８０は、それぞれ書き込み系配線群４０１Ｗ，４
０２Ｗ，４１１Ｗ，４１２Ｗ，４２１Ｗ，４２２Ｗ，４
３１Ｗ，４３２Ｗ、並びに読み出し系配線群４０１Ｒ，
４０２Ｒ，４１１Ｒ，４１２Ｒ，４２１Ｒ，４２２Ｒ，
４３１Ｒ，４３２Ｒを介してメモリモジュール２００，
２１０，２２０，２３０に接続されており、書き込み時
および読み出し時にメモリモジュール２００，２１０，
２２０，２３０に対してのアクセスを制御する。

【００７６】具体的には、書き込み時には、メモリコン
トローラ３５０，３６０，３７０，３８０は、ディスト
リビュータ３００から出力され、アドレスコンバータ３
５０，３６０，３７０，３８０から入力した４画素分の
（Ｒ，Ｇ，Ｂ）データおよびｚデータを、書き込み系配
線群４０１Ｗ，４０２Ｗ，４１１Ｗ，４１２Ｗ，４２１
Ｗ，４２２Ｗ，４３１Ｗ，４３２Ｗを介してメモリモジ
ュール２００，２１０，２２０，２３０に同時に書き込
む。このとき、たとえば、メモリモジュール２００で
は、前述したように、バンク２０１Ａ，２０１Ｂ，２０
２Ａ，２０２Ｂの各々に、１画素分の（Ｒ，Ｇ，Ｂ）デ
ータおよびｚデータが記憶される。メモリモジュール２
１０，２２０，２３０についても同じである。

【００７７】また、各メモリコントローラ３５０，３６
０，３７０，３８０は、自身のステートマシンがいわゆ
るアイドル（ＩＤＬＥ）状態にあるときに、アイドル信
号Ｓ３５０，Ｓ３６０，Ｓ３７０，Ｓ３８０を読み出し
コントローラ３９０にアクティブで出力し、このアイド
ル信号Ｓ３５０，Ｓ３６０，Ｓ３７０，Ｓ３８０に応答
した読み出しコントローラ３９０による読み出しアドレ
スおよび読み出し要求信号Ｓ３９１を受けて、読み出し
系配線群４０１Ｒ，４０２Ｒ，４１１Ｒ，４１２Ｒ，４
２１Ｒ，４２２Ｒ，４３１Ｒ，４３２Ｒを介してデータ
の読み出しを行い、読み出し系配線群３５１，３６１，
３７１，３８１、並びに配線群４４０を介して読み出し
コントローラ３９０に出力する。

【００７８】なお、本実施形態では、書き込み系配線群
４０１Ｗ，４０２Ｗ，４１１Ｗ，４１２Ｗ，４２１Ｗ，
４２２Ｗ，４３１Ｗ，４３２Ｗ、並びに読み出し系配線
群４０１Ｒ，４０２Ｒ，４１１Ｒ，４１２Ｒ，４２１
Ｒ，４２２Ｒ，４３１Ｒ，４３２Ｒの配線本数は１２８
本（１２８ビット）、読み出し系配線群３５１，３６
１，３７１，３８１の配線本数は２５６本（２５６ビッ
ト）、ならびに読み出し系配線群４４０の配線本数は１
０２４本（１０２４ビット）である。

【００７９】読み出しコントローラ３９０は、アドレス
コンバータ３９１およびデータ演算処理部３９２により
構成されている。アドレスコンバータ３９１は、読み出
しアドレスＡＤＲＲを受けた場合、メモリコントローラ
３５０，３６０，３７０，３８０からのアイドル信号Ｓ
３５０，Ｓ３６０，Ｓ３７０，Ｓ３８０をすべてアクテ
ィブで受けると、このアイドル信号Ｓ３５０，Ｓ３６
０，Ｓ３７０，Ｓ３８０に応答して、８画素あるいは１
６画素単位で読み出しを行うように、読み出しアドレス
および読み出し要求信号Ｓ３９１を各メモリコントロー
ラ３５０，３６０，３７０，３８０に出力する。データ
演算部３９２は、読み出しアドレスおよび読み出し要求
信号Ｓ３９１に応答してを各メモリコントローラ３５
０，３６０，３７０，３８０で読み出された８画素ある
いは１６画素単位の、テクスチャデータ、（Ｒ，Ｇ，
Ｂ）データ、ｚデータおよびテクスチャカラールックア
ップテーブルデータを配線群４４０を介して入力し、所
定の演算処理を行って、要求先、たとえばテクスチャエ
ンジン回路１４３またはＣＲＴコントロール回路１４５
に出力する。

【００８０】読み出しコントローラ３９０は、上述した
ように、メモリコントローラ３５０，３６０，３７０，
３８０のすべてがアイドル状態にあるときに、読み出し
アドレスおよび読み出し要求信号Ｓ３９１をメモリコン
トローラ３５０，３６０，３７０，３８０に出力に読み
出しデータを受けることから、読み出すデータの同期を
とることができる。したがって、読み出しコントローラ
３９０は、データを一時的に保持するＦＩＦＯ(First I
n First Out)回路等の保持回路を設ける必要がなく、回
路規模の縮小化が図られている。

【００８１】ＣＲＴコントロール回路１４５ ＣＲＴコントロール回路１４５は、与えられた水平およ
び垂直同期信号に同期して、図示しないＣＲＴに表示す
るアドレスを発生し、ディスプレイバッファ１４７ｂか
ら表示データを読み出す要求をメモリＩ／Ｆ回路１４４
に出力する。この要求に応じて、メモリＩ／Ｆ回路１４
４は、ディスプレイバッファ１４７ｂから一定の固まり
で表示データを読み出す。ＣＲＴコントローラ回路１４
５は、ディスプレイバッファ１４７ｂから読み出した表
示データを記憶するＦＩＦＯ回路を内蔵し、一定の時間
間隔で、ＲＡＭＤＡＣ回路１４６に、ＲＧＢのインデッ
クス値を出力する。

【００８２】ＲＡＭＤＡＣ回路１４６ ＲＡＭＤＡＣ回路１４６は、各インデックス値に対応す
るＲ，Ｇ，Ｂデータを記憶しており、ＣＲＴコントロー
ラ回路１４５から入力したＲＧＢのインデックス値に対
応するデジタル形式のＲ，Ｇ，Ｂデータを、図示しない
Ｄ／Ａコンバータ(Digital/Analog Converter)に転送
し、アナログ形式のＲ，Ｇ，Ｂデータを生成する。ＲＡ
ＭＤＡＣ回路１４６は、この生成されたＲ，Ｇ，Ｂデー
タをＣＲＴに出力する。

【００８３】次に、上記構成による動作を説明する。３
次元コンピュータグラフィックスシステム１０において
は、グラフィックス描画等のデータは、メインプロセッ
サ１１のメインメモリ１２、あるいは外部からのグラフ
ィックスデータを受けるＩ／Ｏインタフェース回路１３
からメインバス１５を介してレンダリング回路１４に与
えられる。なお、必要に応じて、グラフィックス描画等
のデータは、メインプロセッサ１１等において、座標変
換、クリップ処理、ライティング処理等のジオメトリ処
理が行われる。ジオメトリ処理が終わったグラフィック
スデータは、三角形の各３頂点の頂点座標ｘ，ｙ，ｚ、
輝度値Ｒ，Ｇ，Ｂ、描画しようとしている画素と対応す
るテクスチャ座標ｓ，ｔ，ｑとからなるポリゴンレンダ
リングデータＳ１１となる。

【００８４】このポリゴンレンダリングデータＳ１１
は、レンダリング回路１４のＤＤＡセットアップ回路１
４１に入力される。ＤＤＡセットアップ回路１４１にお
いては、ポリゴンレンダリングデータＳ１１に基づい
て、三角形の辺と水平方向の差分などを示す変分データ
Ｓ１４１が生成される。具体的には、開始点の値と終点
の値、並びに、その間の距離を用いて、単位長さ移動し
た場合における、求めようとしている値の変化分である
変分が算出され、変分データＳ１４１としてトライアン
グルＤＤＡ回路１４２に出力される。

【００８５】トライアングルＤＤＡ回路１４２において
は、変分データＳ１４１を用いて、、三角形内部の各画
素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，ｓ，ｔ，
ｑ）データが算出される。そして、この算出された
（ｚ，Ｒ，Ｇ，Ｂ，ｓ，ｔ，ｑ）データと、三角形の各
頂点の（ｘ，ｙ）データとが、ＤＤＡデータＳ１４２と
して、トライアングルＤＤＡ回路１４２からテクスチャ
エンジン回路１４３に出力される。

【００８６】テクスチャエンジン回路１４３において
は、ＤＤＡデータＳ１４２が示す（ｓ，ｔ，ｑ）データ
について、ｓデータをｑデータで除算する演算と、ｔデ
ータをｑデータで除算する演算とが行われる。そして、
除算結果「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテク
スチャサイズＵＳＩＺＥおよびＶＳＩＺＥが乗算され、
テクスチャ座標データ（ｕ，ｖ）が生成される。

【００８７】次に、テクスチャエンジン回路１４３から
メモリＩ／Ｆ回路１４４に対して生成されたテクスチャ
座標データ（ｕ，ｖ）を含む読み出し要求が出力され、
メモリＩ／Ｆ回路１４４を介して、ＳＲＡＭ１４８に記
憶された（Ｒ，Ｇ，Ｂ）データＳ１４８が読み出され
る。次に、テクスチャエンジン回路１４３において、読
み出した（Ｒ，Ｇ，Ｂ）データＳ１４８の（Ｒ，Ｇ，
Ｂ）データと、前段のトライアングルＤＤＡ回路１４２
からのＤＤＡデータＳ１４２に含まれる（Ｒ，Ｇ，Ｂ）
データとが掛け合わされ、画素データＳ１４３として生
成される。この画素データＳ１４３は、テクスチャエン
ジン回路１４３からメモリＩ／Ｆ回路１４４に出力され
る。

【００８８】フルカラーの場合には、テクスチャバッフ
ァ１４７ａからのデータ（Ｒ，Ｇ，Ｂ）を直接用いれば
よいが、インデックスカラーの場合には、あらかじめ作
成しておいたカラーインデックステーブル（Color Inde
x Table ）のデータが、テクスチャＣＬＵＴ（Color Lo
ok Up Table)バッファ１４７ｄより、ＳＲＡＭ等で構成
される一時保管バッファへ転送され、この一時保管バッ
ファのＣＬＵＴを用いてカラーインデックスから実際の
Ｒ，Ｇ，Ｂカラーが得られる。なお、ＣＵＬＴがＳＲＡ
Ｍで構成された場合は、カラーインデックスをＳＲＡＭ
のアドレスに入力すると、その出力には実際のＲ，Ｇ，
Ｂカラーが出てくるといった使い方となる。

【００８９】そして、メモリＩ／Ｆ回路１４４におい
て、テクスチャエンジン回路１４３から入力した画素デ
ータＳ１４３に対応するｚデータと、ｚバッファ１４７
ｃに記憶されているｚデータとの比較が行われ、入力し
た画素データＳ１２によって描画される画像が、前回、
ディスプレイバッファ２１に書き込まれた画像より、手
前（視点側）に位置するか否かが判断される。判断の結
果、手前に位置する場合には、画像データＳ１４３に対
応するｚデータでｚバッファ１４７ｃに記憶されたｚデ
ータが更新される。

【００９０】次に、メモリＩ／Ｆ回路１４４において、
（Ｒ，Ｇ，Ｂ）データがディスプレイバッファ１４７ｂ
に書き込まれる。これら書き込む（更新も含む）べきデ
ータは、書き込み系回路である、ディストリビュータ３
００、アドレスデコーダ３１０，３２０，３３０，３４
０を介してメモリコントローラ３５０，３６０，３７
０，３８０に供給され、メモリコントローラ３５０，３
６０，３７０，３８０によって、それぞれ書き込み系配
線群４０１Ｗ，４０２Ｗ，４１１Ｗ，４１２Ｗ，４２１
Ｗ，４２２Ｗ，４３１Ｗ，４３２Ｗを介し所定のメモリ
に対して並列的に書き込まれる。

【００９１】メモリＩ／Ｆ回路１４４においては、今か
ら描画しようとしている画素におけるテクスチャアドレ
スに対応したテクスチャを格納しているメモリブロック
がそのテクスチャアドレスにより算出され、そのメモリ
ブロックにのみ読みだし要求が出され、テクスチャデー
タが読み出される。この場合、該当するテクスチャデー
タを保持していないメモリブロックにおいては、テクス
チャ読み出しのためのアクセスが行われないため、描画
により多くのアクセス時間を提供することが可能となっ
ている。

【００９２】描画においても同様に、今から描画しよう
としている画素アドレスに対応する画素データを格納し
ているメモリブロックに対して、該当アドレスから画素
データがモディファイ書き込み(Modify Write)を行うた
めに読み出され、モディファイ後、同じアドレスへ書き
戻される。

【００９３】隠れ面処理を行う場合には、やはり同じよ
うに今から描画しようとしている画素アドレスに対応す
る奥行きデータを格納しているメモリブロックに対し
て、該当アドレスから奥行きデータがモディファイ書き
込み(Modify Write)を行うために読み出され、必要なら
ばモディファイ後、同じアドレスへ書き戻される。

【００９４】このようなメモリＩ／Ｆ回路１４４に基づ
くＤＲＡＭ１４７とのデータのやり取りにおいては、そ
れまでの処理を複数並行処理することで、描画性能を向
上させることができる。特に、トライアングルＤＤＡ回
路１４２とテクスチャエンジン１４３の部分を並列実行
形式で、同じ回路に設ける（空間並列）か、または、パ
イプラインを細かく挿入する（時間並列）ことで、部分
的に動作周波数を増加させるという手段により、複数画
素の同時算出が行われる。

【００９５】また、画素データは、メモリＩ／Ｆ回路１
４４の制御のもと、表示領域において隣接した部分は、
異なるＤＲＡＭモジュールとなるように配置される。こ
れにより、三角形のような平面を描画する場合には面で
同時に処理される。このため、それぞれのＤＲＡＭモジ
ュールの動作確率は非常に高い。

【００９６】そして、図示しないＣＲＴに画像を表示す
る場合には、ＣＲＴコントロール回路１４５において、
与えられた水平垂直同期周波数に同期して、表示アドレ
スが発生され、メモリＩ／Ｆ回路１４４へ表示データ転
送の要求が出される。メモリＩ／Ｆ回路１４４では、そ
の要求に従い、一定のまとまった固まりで、表示データ
がＣＲＴコントロール回路１４５に転送される。ＣＲＴ
コントロール回路１４５では、図示しないディスプレイ
用ＦＩＦＯ等にその表示データが貯えられ、一定の間隔
でＲＡＭＤＡＣ１４６へＲＧＢのインデックス値が転送
される。

【００９７】なお、上述したようにメモリＩ／Ｆ回路１
４４に対してＤＲＡＭ１４７あるいはＳＲＡＭ１４８に
格納されているデータの読み出し要求があった場合、読
み出しコントローラ３９０のアドレスコンバータ３９１
に読み出しアドレスＡＤＲＲが入力される。このとき、
アドレスコンバータ３９１ではメモリコントローラ３５
０，３６０，３７０，３８０からのアイドル信号Ｓ３５
０，Ｓ３６０，Ｓ３７０，Ｓ３８０をすべてアクティブ
で入力された否かのチェックが行われる。そして、アイ
ドル信号Ｓ３５０，Ｓ３６０，Ｓ３７０，Ｓ３８０がす
べてアクティブで入力されると、アイドル信号Ｓ３５
０，Ｓ３６０，Ｓ３７０，Ｓ３８０に応答して、８画素
あるいは１６画素単位で読み出しを行うように、読み出
しアドレスおよび読み出し要求信号Ｓ３９１が各メモリ
コントローラ３５０，３６０，３７０，３８０に出力さ
れる。

【００９８】読み出しアドレスおよび読み出し要求信号
Ｓ３９１を受けて、各メモリコントローラ３５０，３６
０，３７０，３８０で８画素あるいは１６画素単位の、
テクスチャデータ、（Ｒ，Ｇ，Ｂ）データ、ｚデータお
よびテクスチャカラールックアップテーブルデータが読
み出し系配線群４０１Ｒ，４０２Ｒ，４１１Ｒ，４１２
Ｒ，４２１Ｒ，４２２Ｒ，４３１Ｒ，４３２Ｒを介して
並列的に読み出され、さらに読み出し系配線群３５１，
３６１，３７１，３８１、配線群４４０を介してデータ
演算部３９２に入力される。そして、データ演算部３９
２で所定の演算処理が行われて、要求先、たとえばテク
スチャエンジン回路１４３またはＣＲＴコントロール回
路１４５に出力される。

【００９９】ＲＡＭＤＡＣ１４６においては、ＲＡＭ内
部にＲＧＢのインデックスに対するＲＧＢ値が記憶され
ていて、インデックス値に対するＲＧＢ値が図示しない
Ｄ／Ａコンバータへ転送される。そして、Ｄ／Ａコンバ
ータでアナログ信号に変換されたＲＧＢ信号がＣＲＴへ
転送される。

【０１００】以上説明したように、本実施形態によれ
ば、半導体チップ内部に内蔵されたＤＲＡＭ１４７に、
表示デ−タと少なくとも一つの図形要素が必要とするテ
クスチャデ−タを記憶させた構成を有することから、表
示領域以外の部分にテクスチャデ−タを格納できること
になり、内蔵ＤＲＡＭの有効利用が可能となり、高速処
理動作、並びに低消費電力化を並立させるようにした画
像処理装置が実現可能となる。そして、単一メモリシス
テムを実現でき、すべてが内蔵された中だけで処理がで
きる。その結果、ア−キテクチャとしても大きなパラダ
イムシフトとなる。また、メモリの有効利用ができるこ
とで、内部に持っているＤＲＡＭのみでの処理が可能と
なり、内部にあるがゆえのメモリと描画システムの間の
大きなバンド幅が、十分に活用可能となる。また、ＤＲ
ＡＭにおいても特殊な処理を組み込むことが可能とな
る。

【０１０１】また、ＤＲＡＭにおける同一機能を独立し
た複数のモジュ−ルとして並列にもつことから、並列動
作の効率を向上させることができる。単にデ−タのビッ
ト数が多いだけでは、デ−タの使用効率は悪化し、性能
向上できるのは一部の条件の場合に限定されることにな
る。平均的な性能を向上させるためには、ある程度の機
能をもったモジュ−ルを複数設けることで、ビット線の
有効利用を行うことができる。

【０１０２】さらに、表示アドレス空間において、隣接
するアドレスにおける表示要素が、それぞれ異なるＤＲ
ＡＭのブロックになるように配置するので、さらにビッ
ト線の有効利用が可能となり、グラフィックス描画にお
けるような、比較的固まった表示領域へのアクセスが多
い場合には、それぞれのモジュ−ルが同時に処理できる
確率が増加し、描画性能の向上が可能となる。

【０１０３】また、より多くのテクスチャデ−タを格納
するために、インデックスカラ−におけるインデックス
と、そのためのカラ−ルックアップテ−ブル値を内蔵Ｄ
ＲＡＭ１４７内部に格納するので、テクスチャデ−タの
圧縮が可能となり、内蔵ＤＲＡＭの効率良い利用が可能
となる。

【０１０４】また、描画しようとしている物体の奥行き
情報を、内蔵のＤＲＡＭに格納するので、描画と同時並
行的に隠れ面処理を行うことが可能となる。描画を行っ
て、通常はそれを表示しようとするわけだが、ユニファ
イドメモリとして、テクスチャデ−タと表示デ−タを同
一のメモリシステムに同居させることができることか
ら、直接表示に使わずに、描画デ−タをテクスチャデ−
タとして使ってしまうということも可能となる。このよ
うなことは、必要なときに必要なテクスチャデ−タを、
描画によって作成する場合に有効となり、これもテクス
チャデ−タを膨らませないための効果的な機能となる。

【０１０５】また、チップ内部にＤＲＡＭを内蔵するこ
とで、その高速なインタ−フェ−ス部分がチップの内部
だけで完結することになるため、大きな付加容量のＩ／
Ｏバッファであるとか、チップ間配線容量をドライブす
る必要がなくなり、消費電力は内蔵しない場合に比較し
て小さくなる。よって、さまざまな技術を使って、一つ
のチップの中だけですべてができるような仕組みは、今
後の携帯情報端末等の身近なデジタル機器のためには、
必要不可欠な技術要素となっている。

【０１０６】なお、本発明は上述した実施形態には限定
されない。また、上述した図１に示す３次元コンピュー
タグラフィックスシステム１０では、ＳＲＡＭ１４８を
用いる構成を例示したが、ＳＲＡＭ１４８を設けない構
成にしてもよい。

【０１０７】さらに、図１に示す３次元コンピュータグ
ラフィックスシステム１０では、ポリゴンレンダリング
データを生成するジオメトリ処理を、メインプロセッサ
１１で行う場合を例示したが、レンダリング回路１４で
行う構成にしてもよい。

【０１０８】

【発明の効果】以上説明したように、本発明によれば、
半導体チップ内部にロジック回路と混載された記憶回路
に、表示デ−タと少なくとも一つの図形要素が必要とす
るテクスチャデ−タを記憶させた構成を有することか
ら、表示領域以外の部分にテクスチャデ−タを格納でき
ることになり、内蔵記憶回路の有効利用が可能となり、
高速処理動作、並びに低消費電力化を並立させるように
した画像処理装置が実現可能となる。そして、単一メモ
リシステムを実現でき、すべてが内蔵された中だけで処
理ができる。その結果、ア−キテクチャとしても大きな
パラダイムシフトとなる。また、記憶回路の有効利用が
できることで、内部に持っているメモリのみでの処理が
可能となり、内部にあるがゆえのメモリと描画システム
の間の大きなバンド幅が、十分に活用可能となる。ま
た、メモリにおいても特殊な処理を組み込むことが可能
となる。

【０１０９】また、メモリにおける同一機能を独立した
複数のモジュ−ルとして並列にもつことから、並列動作
の効率を向上させることができる。

【０１１０】さらに、表示アドレス空間において、隣接
するアドレスにおける表示要素を、それぞれ異なるメモ
リのブロックになるように配置するので、グラフィック
ス描画におけるような、比較的固まった表示領域へのア
クセスが多い場合には、それぞれのモジュ−ルが同時に
処理できる確率が増加し、描画性能の向上が可能とな
る。

【０１１１】また、より多くのテクスチャデ−タを格納
するために、インデックスカラ−におけるインデックス
と、そのためのカラ−ルックアップテ−ブル値を内蔵メ
モリ内部に格納するので、テクスチャデ−タの圧縮が可
能となり、内蔵メモリの効率良い利用が可能となる。

【０１１２】また、描画しようとしている物体の奥行き
情報を、内蔵のメモリに格納するので、描画と同時並行
的に隠れ面処理を行うことが可能となる。そして、ユニ
ファイドメモリとして、テクスチャデ−タと表示デ−タ
を同一のメモリシステムに同居させることができること
から、直接表示に使わずに、描画デ−タをテクスチャデ
−タとして使うことも可能となる。

【０１１３】また、チップ内部にメモリを内蔵すること
で、その高速なインタ−フェ−ス部分がチップの内部だ
けで完結することになるため、大きな付加容量のＩ／Ｏ
バッファであるとか、チップ間配線容量をドライブする
必要がなくなり、消費電力は内蔵しない場合に比較して
小さくできり利点がある。

【図面の簡単な説明】

【図１】本発明に係る３次元コンピュータグラフィック
スシステムの構成を示すブロック図である。

【図２】本発明に係るＤＲＡＭへの表示データと奥行き
データおよびテクスチャデータの格納方法を概念的に説
明するための図である。

【図３】本発明に係るレンダリング回路におけるＤＲＡ
Ｍ、ＳＲＡＭ、並びに、ＤＲＡＭおよびＳＲＡＭへアク
セスするメモリＩ／Ｆ回路の具体的な構成例を示すブロ
ック図である。

【図４】本発明に係るＤＲＡＭバッファの構成例を示す
概略図である。

【図５】テクスチャデータに含まれる同時にアクセスが
行われる画素データを説明するための図である。

【図６】テクスチャデータを構成する単位ブロックを説
明するための図である。

【図７】テクスチャバッファのアドレス空間を説明する
するための図である。

【図８】本発明に係るＤＤＡセットアップ回路の機能を
説明するための図である。

【図９】本発明に係るトライアングルＤＤＡ回路の機能
を説明するための図である。

【図１０】本発明に係るトライアングルＤＤＡ回路の頂
点のソート処理を説明するための図である。

【図１１】本発明に係るトライアングルＤＤＡ回路の水
平方向の傾き算出処理を説明するための図である。

【図１２】本発明に係るトライアングルＤＤＡ回路の頂
点データの補間手順を説明するための図である。

【図１３】本発明に係るトライアングルＤＤＡ回路の頂
点データの補間手順を説明するためのフローチャートで
ある。

【図１４】本発明に係るメモリＩ／Ｆ回路におけるディ
ストリビュータの画像データ処理を説明するための図で
ある。

【図１５】３次元コンピュータグラフィックスシステム
の基本的な概念を示すシステム構成図である。

【符号の説明】

１０…３次元コンピュータグラフィックスシステム、１
１…メインプロセッサ、１２…メインメモリ、１３…Ｉ
／Ｏインタフェース回路、１４…レンダリング回路、１
４１…ＤＤＡセットアップ回路、１４２…トライアング
ルＤＤＡ回路、１４３…テクスチャエンジン回路、１４
４…メモリＩ／Ｆ回路、１４５…ＣＲＴコントローラ回
路、１４６…ＲＡＭＤＡＣ回路、１４７…ＤＲＡＭ、１
４７ａ…テクスチャバッファ、１４７ｂ…ディスプレイ
バッファ、１４７ｃ…ｚバッファ、１４７ｄ…テクスチ
ャＣＬＵＴバッファ、１４８…ＳＲＡＭ、２００，２１
０，２２０，２３０…メモリモジュール、３００…ディ
ストリビュータ、３１０，３２０，３３０，３４０…ア
ドレスデコーダ、３５０，３６０，３７０，３８０…メ
モリコントローラ、３９０…読み出しコントローラ、３
９１…アドレスデコーダ、３９２…データ演算処理部。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 表示デ−タと少なくとも一つの図形要素
   が必要とするテクスチャデ−タを記憶する記憶回路と、 上記記憶回路の記憶データに基づいて、表示データの図
   形要素の表面へのテクスチャデータの張り付け処理を行
   うロジック回路とを有し、 上記記憶回路および上記ロジック回路が一つの半導体チ
   ップ内に混載されている画像処理装置。
2. 【請求項２】 上記記憶回路は、同一機能を有する複数
   のモジュールに分割され、 上記ロジック回路は、各モジュールを並列にアクセスす
   る請求項１記載の画像処理装置。
3. 【請求項３】 上記記憶回路には、表示アドレス空間に
   おいて、隣接するアドレスにおける表示要素が、異なる
   記憶ブロックになるように配置される請求項２記載の画
   像処理装置。
4. 【請求項４】 上記記憶回路には、インデックスカラ−
   におけるインデックスと、カラ−参照のためのカラ−ル
   ックアップテ−ブル値とが記憶されている請求項１記載
   の画像処理装置。
5. 【請求項５】 上記記憶回路には、描画しようとしてい
   る物体の奥行き情報が記憶されている請求項１記載の画
   像処理装置。
6. 【請求項６】 単位図形の頂点について、３次元座標
   （ｘ，ｙ，ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）デー
   タ、テクスチャの同次座標（ｓ，ｔ）および同次項ｑを
   含むポリゴンレンダリングデータを受けてレンダリング
   処理を行う画像処理装置であって、 表示デ−タと少なくとも一つの図形要素が必要とするテ
   クスチャデ−タを記憶する記憶回路と、 前記単位図形の頂点のポリゴンレンダリングデータを補
   間して、前記単位図形内に位置する画素の補間データを
   生成する補間データ生成回路と、 前記補間データに含まれるテクスチャの同次座標（ｓ，
   ｔ）を同次項ｑで除算して「ｓ／ｑ」および「ｔ／ｑ」
   を生成し、前記「ｓ／ｑ」および「ｔ／ｑ」に応じたテ
   クスチャアドレスを用いて、前記記憶回路からテクスチ
   ャデータを読み出し、表示データの図形要素の表面への
   テクスチャデータの張り付け処理を行うテクスチャ処理
   回路とを少なくとも有し、 前記記憶回路、補間データ生成回路およびテクスチャ処
   理回路が一つの半導体チップ内に混載されている画像処
   理装置。
7. 【請求項７】 上記記憶回路は、同一機能を有する複数
   のモジュールに分割され、 上記各モジュールは並列にアクセスされる請求項６記載
   の画像処理装置。
8. 【請求項８】 上記記憶回路には、表示アドレス空間に
   おいて、隣接するアドレスにおける表示要素が、異なる
   記憶ブロックになるように配置される請求項７記載の画
   像処理装置。
9. 【請求項９】 上記記憶回路には、インデックスカラ−
   におけるインデックスと、カラ−参照のためのカラ−ル
   ックアップテ−ブル値とが記憶されている請求項６記載
   の画像処理装置。
10. 【請求項１０】 上記記憶回路には、描画しようとして
    いる物体の奥行き情報が記憶されている請求項６記載の
    画像処理装置。