JP2002366944A

JP2002366944A - 画像処理装置

Info

Publication number: JP2002366944A
Application number: JP2001171573A
Authority: JP
Inventors: Atsushi Narita; 篤史成田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-06-06
Filing date: 2001-06-06
Publication date: 2002-12-20
Also published as: US20020190993A1; US7068279B2

Abstract

(57)【要約】【課題】性能の低下、コスト増、装置の破壊を招くこと
なく良好にリフレッシュを行うことができ、また、低消
費電力化を図れる画像処理装置を提供する。【解決手段】ＤＲＡＭのリフレッシュを与えられたリフ
レッシュ制御データに基づき、４つのＤＲＡＭモジュー
ルを同時にリフレッシュする他に、２つのＤＲＡＭモジ
ュール１４７１と１４７４を同一タイミングでリフレッ
シュし、次タイミングでＤＲＡＭモジュール１４７２と
１４７３同一タイミングでリフレッシュし、あるいは４
つのＤＲＡＭモジュールを１つずつ順番に行うメモリＩ
／Ｆ回路１４４を設け、分割ＤＲＡＭモジュール毎にリ
フレッシュするタイミングを制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、グラフィックス描
画画像処理装置に関し、特にＤＲＡＭ(Dynamic Random
Access Memory)等のリフレッシュが必要なメモリとロジ
ック回路を混載させた場合における、内蔵メモリのリフ
レッシュ技術に関するものである。

【０００２】

【従来の技術】種々のＣＡＤ(Computer Aided Design)
システムや、アミューズメント装置などにおいて、コン
ピュータグラフィックスがしばしば用いられている。特
に、近年の画像処理技術の進展に伴い、３次元コンピュ
ータグラフィックスを用いたシステムが急速に普及して
いる。このような３次元コンピュータグラフィックスで
は、各画素（ピクセル）に対応する色を決定するとき
に、各画素の色の値を計算し、この計算した色の値を、
当該画素に対応するディスプレイバッファ（フレームバ
ッファ）のアドレスに書き込むレンダリング(Renderin
g) 処理を行う。

【０００３】レンダリング処理の手法の一つに、ポリゴ
ン（Polygon)レンダリングがある。この手法では、立体
モデルを三角形の単位図形（ポリゴン）の組み合わせと
して表現しておき、このポリゴンを単位として描画を行
うことで、表示画面の色を決定する。

【０００４】ポリゴンレンダリングでは、物理座標系に
おける三角形の各頂点についての、座標（ｘ，ｙ，ｚ）
と、色データ（Ｒ，Ｇ，Ｂ）と、張り合わせのイメージ
パターンを示すテクスチャデータの同次座標（ｓ，ｔ）
および同次項ｑの値とを入力とし、これらの値を三角形
の内部で補間する処理が行われる。ここで、同次項ｑ
は、実際のテクスチャバッファのＵＶ座標系における座
標、すなわち、テクスチャ座標データ（ｕ，ｖ）は、同
次座標（ｓ，ｔ）を同次項ｑで除算した「ｓ／ｑ」およ
び「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥ
およびＶＳＩＺＥを乗じたものとなる。

【０００５】図２１は、３次元コンピュータグラフィッ
クスシステムの基本的な概念を示すシステム構成図であ
る。

【０００６】この３次元コンピュータグラフィックスシ
ステムにおいては、グラフィックス描画等のデータは、
メインプロセッサ１のメインメモリ２、あるいは外部か
らのグラフィックスデータを受けるＩ／Ｏインタフェー
ス回路３からメインバス４を介してレンダリングプロセ
ッサ５ａ、フレームバッファメモリ５ｂを有するレンダ
リング回路５に与えられる。

【０００７】レンダリングプロセッサ５ａには、表示す
るためのデータを保持することを目的とするフレームバ
ッファ５ｂと、描画する図形要素（たとえば三角形）の
表面に張り付けるテクスチャデータを保持しているテク
スチャメモリ６が結合されている。そして、レンダリン
グプロセッサ５ａによって、図形要素毎に表面にテクス
チャを張り付けた図形要素を、フレームバッファ５ｂに
描画するという処理が行われる。

【０００８】フレームバッファ５ｂとテクスチャメモリ
６は、一般的にＤＲＡＭにより構成される。そして、図
２１のシステムにおいては、フレームバッファ５ｂとテ
クスチャメモリ６は、物理的に別々のメモリシステムと
して構成されている。

【０００９】ところが、グラフィックス描画画像処理装
置においては、画像データのメモリへの書き込みや読み
出し、画面表示のための読み出しなどメモリへのアクセ
スは頻繁に行われる。また、描画性能を出すためにはメ
モリのバス幅を広くとることが必要となる。そのため、
グラフィックス描画画像処理装置とメモリは別々に配置
されていたものが配線数の増加により物理的に不可能と
なり、ＤＲＡＭとロジック回路を同一チップ内に混載さ
せるようになった。

【００１０】このように、ロジック回路と同一チップ内
に内蔵されるＤＲＡＭは、メモリセルの記憶素子にキャ
パシタを用いていることから、ある時間が経過すると電
荷としてメモリセルのキャパシタに保持されているデー
タがリーク電流等の擾乱により失われしまう。そのた
め、周知のように、ＤＲＡＭに対しては、メモリセルが
保持するデータを書き直して維持するために、所定の方
式に従ったリフレッシュ動作が行われる。

【００１１】１ＭビットのＤＲＡＭを例にとると、一つ
の行アドレス（ページアドレス）が選ばれるとリフレッ
シュ時は、選択されたワード線に接続された２０４８個
のセルが同時にリフレッシュされる。リフレッシュの規
格は、たとえば８ｍｓで５１２サイクル行うことになっ
ており、このサイクル数により、５１２×２０４８＝１
Ｍビットのセル全部がリフレッシュされる。

【００１２】ＤＲＡＭのリフレッシュの方式としては、
主に図２２（ａ）に示すラインリフレッシュ方式と図２
２（ｂ）に示すバーストリフレッシュ方式がある。そし
て、グラフィックス用のメモリのリフレッシュの方式と
しては、たとえば図２２（ｃ）に示すように、水平同期
信号ＨＳＹＮＣの単位でリフレッシュの規格を満足する
回数のリフレッシュを行う方式が採用される。

【００１３】

【発明が解決しようとする課題】上述したように、グラ
フィックス描画画像処理装置においては、ＬＳＩ内部に
メモリを収めることにより、バス幅の確保は容易になっ
た。ところが、性能をあげるために内蔵ＤＲＡＭの大容
量化を行うと、リフレッシュが以下の点で問題となる。

【００１４】第１に、ＤＲＡＭのリフレッシュは消費電
力が大きく、一度に行うと電圧降下などによる電源のゆ
れやノイズの混入により、回路が正常に動作しなくなる
おそれがある。第２に、大規模ＤＲＡＭのリフレッシュ
を一度に行うことにより大電流が流れ、装置の破壊をも
たらす可能性がある。第３に、大規模回路での動作不良
がリフレッシュによって引き起こされているのか、別の
原因であるのかどうかを切り分けるのが困難である。第
４に、動作不良の原因がリフレッシュによるものと断定
できたとき、リフレッシュなしでチップの動作の確認測
定を行うことが困難な可能性があり、この対策を施した
チップの作り直しが必要になる可能性がある。そして、
第５に、動作不良にならなかった場合でも、リフレッシ
ュ時の瞬間消費電力に耐えうる熱に強いセラミックなど
のパッケージの使用が必要となり、プラスチックパッケ
ージと比べ、コスト面で割高になる。

【００１５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、性能の低下、コスト増を招くこ
となく、しかも装置の破壊を招くことなく良好にリフレ
ッシュを行うことができ、また、低消費電力化を図れる
画像処理装置を提供することにある。

【００１６】

【課題を解決するための手段】上記目的を達成するた
め、本発明の画像処理装置は、複数の記憶モジュールに
分割され、少なくとも画像データを記憶するリフレッシ
ュを必要とする記憶回路と、上記記憶回路の記憶データ
に基づいて、画像データに所定の処理を行うロジック回
路とを有し、上記記憶回路および上記ロジック回路が一
つの半導体チップ内に混載され、さらに、上記記憶回路
のリフレッシュを、分割された記憶モジュール単位で行
うリフレッシュ回路を有する。

【００１７】また、本発明は、単位図形の頂点につい
て、３次元座標（ｘ，ｙ，ｚ）、Ｒ（赤），Ｇ（緑），
Ｂ（青）データ、テクスチャの同次座標（ｓ，ｔ）およ
び同次項ｑを含むポリゴンレンダリングデータを受けて
レンダリング処理を行う画像処理装置であって、表示デ
−タと少なくとも一つの図形要素が必要とするテクスチ
ャデ−タを記憶するリフレッシュが必要な記憶回路と、
前記単位図形の頂点のポリゴンレンダリングデータを補
間して、前記単位図形内に位置する画素の補間データを
生成する補間データ生成回路と、前記補間データに含ま
れるテクスチャの同次座標（ｓ，ｔ）を同次項ｑで除算
して「ｓ／ｑ」および「ｔ／ｑ」を生成し、前記「ｓ／
ｑ」および「ｔ／ｑ」に応じたテクスチャアドレスを用
いて、前記記憶回路からテクスチャデータを読み出し、
表示データの図形要素の表面へのテクスチャデータの張
り付け処理を行うテクスチャ処理回路とを少なくとも備
えたロジック回路とを有し、上記記憶回路および上記ロ
ジック回路が一つの半導体チップ内に混載され、さら
に、上記記憶回路のリフレッシュを、分割された記憶モ
ジュール単位で行うリフレッシュ回路を有する。

【００１８】また、本発明では、上記リフレッシュ回路
は、複数の記憶モジュールを少なくとも２つの記憶モジ
ュールを単位として順次にリフレッシュする。

【００１９】また、本発明では、上記リフレッシュ回路
は、複数の記憶モジュールを１つずつ所定の順番に従っ
て行う。

【００２０】また、本発明では、上記リフレッシュ回路
は、与えられるリフレッシュ制御データが第１のデータ
のときは複数の記憶モジュールを少なくとも２つの記憶
モジュールを単位として順次にリフレッシュし、第２の
データのときは複数の記憶モジュールを１つずつ所定の
順番に従って行う。

【００２１】また、本発明では、上記リフレッシュ回路
は、少なくとも互いに隣接していない少なくとも２つの
記憶モジュールを単位としてリフレッシュする。

【００２２】また、本発明では、上記リフレッシュ回路
は、与えられるリフレッシュ制御データが第１のデータ
のときは複数の記憶モジュールを少なくとも互いに隣接
していない少なくとも２つの記憶モジュールを単位とし
て順次にリフレッシュし、第２のデータのときは複数の
記憶モジュールを１つずつ所定の順番に従って行う。

【００２３】また、本発明の画像処理装置は、複数の記
憶モジュールに分割され、少なくとも画像データを記憶
するリフレッシュを必要とする記憶回路と、上記記憶回
路の記憶データに基づいて、画像データに所定の処理を
行うロジック回路とを有し、上記記憶回路および上記ロ
ジック回路が一つの半導体チップ内に混載され、かつ、
上記複数に分割された記憶モジュールが上記ロジック回
路の周辺部に配置され、さらに、上記記憶回路のリフレ
ッシュを、分割された記憶モジュール単位で行うリフレ
ッシュ回路を有する。

【００２４】また、本発明は、前記単位図形の頂点につ
いて、３次元座標（ｘ，ｙ，ｚ）、Ｒ（赤），Ｇ
（緑），Ｂ（青）データ、テクスチャの同次座標（ｓ，
ｔ）および同次項ｑを含むポリゴンレンダリングデータ
を受けてレンダリング処理を行う画像処理装置であっ
て、表示デ−タと少なくとも一つの図形要素が必要とす
るテクスチャデ−タを記憶するリフレッシュが必要な記
憶回路と、前記単位図形の頂点のポリゴンレンダリング
データを補間して、前記単位図形内に位置する画素の補
間データを生成する補間データ生成回路と、前記補間デ
ータに含まれるテクスチャの同次座標（ｓ，ｔ）を同次
項ｑで除算して「ｓ／ｑ」および「ｔ／ｑ」を生成し、
前記「ｓ／ｑ」および「ｔ／ｑ」に応じたテクスチャア
ドレスを用いて、前記記憶回路からテクスチャデータを
読み出し、表示データの図形要素の表面へのテクスチャ
データの張り付け処理を行うテクスチャ処理回路とを少
なくとも備えたロジック回路とを有し、上記記憶回路お
よび上記ロジック回路が一つの半導体チップ内に混載さ
れ、かつ、上記複数に分割された記憶モジュールが上記
ロジック回路の周辺部に配置され、さらに、上記記憶回
路のリフレッシュを、分割された記憶モジュール単位で
行うリフレッシュ回路を有する。

【００２５】また、本発明では、上記リフレッシュ回路
は、複数の記憶モジュールを少なくとも２つの記憶モジ
ュールを単位として順次にリフレッシュする。

【００２６】また、本発明では、上記リフレッシュ回路
は、複数の記憶モジュールを１つずつ所定の順番に従っ
て行う。

【００２７】また、本発明では、上記リフレッシュ回路
は、与えられるリフレッシュ制御データが第１のデータ
のときは複数の記憶モジュールを少なくとも２つの記憶
モジュールを単位として順次にリフレッシュし、第２の
データのときは複数の記憶モジュールを１つずつ所定の
順番に従って行う。

【００２８】また、本発明では、上記各記憶モジュール
は、上記ロジック回路部を囲むように当該ロジック回路
部の周辺部に配置され、上記リフレッシュ回路は、上記
ロジック回路部の異なる縁部に対向して配置されている
少なくとも２つの記憶モジュールを単位として順次にリ
フレッシュする。

【００２９】また、本発明では、上記各記憶モジュール
は、上記ロジック回路部を囲むように当該ロジック回路
部の周辺部に配置され、上記リフレッシュ回路は、与え
られるリフレッシュ制御データが第１のデータのときは
複数の記憶モジュールを上記ロジック回路部の異なる縁
部に対向して配置されている少なくとも２つの記憶モジ
ュールを単位として順次にリフレッシュし、第２のデー
タのときは複数の記憶モジュールを１つずつ所定の順番
に従って行う。

【００３０】本発明によれば、記憶回路が独立した複数
のモジュールで構成される。これにより、同時にアクセ
スしなければならない場合に比較して、一回のアクセス
でのビット線に占める有効データの割合が増加する。そ
して、それらの複数に分割された記憶モジュールが、グ
ラフィックス描画処理等を行うロジック回路部分の周辺
部に配置される。これにより、それぞれの記憶モジュー
ルからロジック回路部分までの距離が均一になり、固め
て一方向に並べる場合に比較して、最も長くなるパス配
線の長さが短くなる。そのため、全体での動作速度が向
上する。

【００３１】そして、リフレッシュ回路により記憶回路
に対してリフレッシュが行われるが、このとき、リフレ
ッシュは分割された記憶モジュール単位で行われる。た
とえば通常は、記憶モジュールの全てが一括的に同一タ
イミングでリフレッシュされる。また、リフレッシュ制
御データが第１のデータの場合には、ロジック回路の同
一縁（辺）側に配置され互いに隣接する記憶モジュール
を同一タイミングでリフレッシュするとノイズの影響や
電圧降下等の影響があるおそれがあることから、ロジッ
ク回路のそれぞれ異なる縁（辺）側に配置されているた
とえば２つの記憶モジュールが同一タイミングでリフレ
ッシュされ、次いで、残りの２つの異なる縁（辺）側に
配置されている記憶モジュールが同一タイミングでリフ
レッシュされる。また、リフレッシュ制御データが第２
のデータの場合には、複数の記憶ジュールが１つずつ順
番に異なるタイミングでリフレッシュされる。このよう
に、本発明によれば、複数の記憶モジュールを、同時に
リフレッシュする他に、少なくとも２つの記憶モジュー
ルを同一タイミングでリフレッシュし、次のタイミング
で少なくとも２つの記憶モジュールを同一タイミングで
リフレッシュしたり、複数の記憶１つずつ順番に行った
りなど、ＤＲＡＭモジュール毎に制御することが可能で
ある。リフレッシュの単位を記憶モジュール単位で制御
できるようにすることによって、リフレッシュが回路に
与える影響を見積もることが可能であり、リフレッシュ
が電源、接地電圧の降下やノイズの原因となり誤動作を
引き起こす場合には、ＤＲＡモジュール毎の制御するこ
とにより、消費電力をおさえ、誤動作をなくすとともに
パッケージコストを下げることにも貢献できる。

【００３２】

【発明の実施の形態】以下、本実施形態においては、パ
ーソナルコンピュータなどに適用される、任意の３次元
物体モデルに対する所望の３次元画像をＣＲＴ(Cathode
Ray Tube)などのディスプレイ上に高速に表示する３次
元コンピュータグラフィックスシステムについて説明す
る。

【００３３】図１は、本発明に係る画像処理装置として
の３次元コンピュータグラフィックスシステム１０のシ
ステム構成図である。

【００３４】３次元コンピュータグラフィックスシステ
ム１０は、立体モデルを単位図形である三角形（ポリゴ
ン）の組み合わせとして表現し、このポリゴンを描画す
ることで表示画面の各ピクセルの色を決定し、ディスプ
レイに表示するポリゴンレンダリング処理を行うシステ
ムである。また、３次元コンピュータグラフィックスシ
ステム１０では、平面上の位置を表現する（ｘ，ｙ）座
標の他に、奥行きを表すｚ座標を用いて３次元物体を表
し、この（ｘ，ｙ，ｚ）の３つの座標で３次元空間の任
意の一点を特定する。

【００３５】図１に示すように、３次元コンピュータグ
ラフィックスシステム１０は、メインプロセッサ１１、
メインメモリ１２、Ｉ／Ｏインタフェース回路１３、お
よびレンダリング回路１４が、メインバス１５を介して
接続されている。以下、各構成要素の機能について説明
する。

【００３６】メインプロセッサ１１は、たとえば、アプ
リケーションの進行状況などに応じて、メインメモリ１
２から必要なグラフィックデータを読み出し、このグラ
フィックデータに対してクリッピング(Clipping)処理、
ライティング(Lighting)処理などのジオメトリ(Geometr
y)処理などを行い、ポリゴンレンダリングデータを生成
する。メインプロセッサ１１は、ポリゴンレンダリング
データＳ１１を、メインバス１５を介してレンダリング
回路１４に出力する。

【００３７】Ｉ／Ｏインタフェース回路１３は、必要に
応じて、外部から動きの制御情報またはポリゴンレンダ
リングデータ等を入力し、これをメインバス１５を介し
てレンダリング回路１４に出力する。

【００３８】ポリゴンレンダリングデータは、ポリゴン
の各３頂点の（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，ｓ，ｔ，ｑ）
のデータを含んでいる。ここで、（ｘ，ｙ，ｚ）データ
は、ポリンゴの頂点の３次元座標を示し、（Ｒ，Ｇ，
Ｂ）データは、それぞれ当該３次元座標における赤、
緑、青の輝度値を示している。（ｓ，ｔ，ｑ）データの
うち、（ｓ，ｔ）は、対応するテクスチャの同次座標を
示しており、ｑは同次項を示している。ここで、「ｓ／
ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵ
ＳＩＺＥおよびＶＳＩＺＥを乗じてテクスチャ座標デー
タ（ｕ，ｖ）が得られる。テクスチャバッファに記憶さ
れたテクスチャデータへのアクセスは、テクスチャ座標
データ（ｕ，ｖ）を用いて行われる。すなわち、ポリゴ
ンレンダリングデータは、三角形の各頂点の物理座標値
と、それぞれの頂点の色とテクスチャデータである。

【００３９】以下、ロジック回路とＤＲＡＭとを混載
し、本発明に係るリフレッシュ方法を採用したレンダリ
ング回路１４について詳細に説明する。

【００４０】図１に示すように、レンダリング回路１４
は、ＤＤＡ(Digital DifferentialAnalyzer) セットア
ップ回路１４１、トライアングルＤＤＡ回路１４２、テ
クスチャエンジン回路１４３、リフレッシュ回路として
の機能を含むメモリインタフェース（Ｉ／Ｆ）回路１４
４、ＣＲＴコントロール回路１４５、ＲＡＭＤＡＣ回路
１４６、ＤＲＡＭ１４７およびＳＲＡＭ(Static RAM)１
４８を有する。本実施形態におけるレンダリング回路１
４は、一つの半導体チップ内にロジック回路と少なくと
も表示データとテクスチャデータとを記憶するＤＲＡＭ
１４７とが混載されている。

【００４１】本実施形態では、まずＤＲＡＭ１４７の構
成および同一半導体チップ内に混載されたロジック回路
との配置および配線方法、並びに、ＤＲＡＭ１４７のリ
フレッシュ制御を含むメモリＩ／Ｆ回路１４４の機能に
ついて説明する。そしてその後、ＤＤＡセットアップ回
路１４１、トライアングルＤＤＡ回路１４２、テクスチ
ャエンジン回路１４３、ＣＲＴコントロール回路１４
５、およびＲＡＭＤＡＣ回路１４６の機能について順を
追って説明する。

【００４２】ＤＲＡＭ１４７ＤＲＡＭ１４７は、テクスチャバッファ１４７ａ、ディ
スプレイバッファ１４７ｂ、ｚバッファ１４７ｃおよび
テクスチャＣＬＵＴ(Color Look Up Table) バッファ１
４７ｄとして機能する。

【００４３】また、ＤＲＡＭ１４７は、同一機能を有す
る複数（４個あるいは８個等）のモジュールに分割され
ている。

【００４４】本実施形態においては、ＤＲＡＭ１４７
は、たとえば図２に示すように、４つのＤＲＡＭモジュ
ール１４７１〜１４７４に分割されている。ＤＲＡＭモ
ジュール１４７１〜１４７４の各々は、たとえば５１２
のページアドレス（行アドレス）を有する。メモリＩ／
Ｆ回路１４４には、各ＤＲＡＭモジュール１４７１〜１
４７４に対応したメモリコントローラ１４４１〜１４４
４、並びにこれらメモリコントローラ１４４１にデータ
を分配するディストリビュータ１４４５が設けられてい
る。そして、メモリＩ／Ｆ回路１４４は、各ＤＲＡＭモ
ジュール１４７１〜１４７４に対して、図２に示すよう
に、ピクセルデータを、表示領域において隣接した部分
は、異なるＤＲＡＭモジュールとなるように配置する。
これにより、三角形のような平面を描画する場合には面
で同時に処理できることになるため、それぞれのＤＲＡ
Ｍモジュールの動作確率は非常に高くなっている。

【００４５】また、ＤＲＡＭ１４７には、より多くのテ
クスチャデ−タを格納するために、インデックスカラ−
におけるインデックスと、そのためのカラ−ルックアッ
プテ−ブル値が、テクスチャＣＬＵＴバッファ１４７ｄ
に格納されている。インデックスおよびカラ−ルックア
ップテ−ブル値は、テクスチャ処理に使われる。すなわ
ち、通常はＲ，Ｇ，Ｂそれぞれ８ビットの合計２４ビッ
トでテクスチャ要素を表現するが、それではデ−タ量が
膨らむため、あらかじめ選んでおいたたとえば２５６色
等の中から一つの色を選んで、そのデ−タをテクスチャ
処理に使う。このことで２５６色であればそれぞれのテ
クスチャ要素は８ビットで表現できることになる。イン
デックスから実際のカラ−への変換テ−ブルは必要にな
るが、テクスチャの解像度が高くなるほど、よりコンパ
クトなテクスチャデ−タとすることが可能となる。これ
により、テクスチャデ−タの圧縮が可能となり、内蔵Ｄ
ＲＡＭ１４７の効率良い利用が可能となる。

【００４６】さらにＤＲＡＭ１４７には、描画と同時並
行的に隠れ面処理を行うため、描画しようとしている物
体の奥行き情報が格納されている。なお、表示データと
奥行きデータおよびテクスチャデータの格納方法として
は、メモリブロックの先頭から連続して表示データが格
納され、次に奥行きデータが格納され、残りの空いた領
域に、テクスチャの種類毎に連続したアドレス空間でテ
クスチャデータが格納される。これにより、テクスチャ
データを効率よく格納できることになる。

【００４７】以下に、本実施形態に係る同一半導体チッ
プ内に混載されるレンダリング回路１４のロジック回路
とＤＲＡＭ１４７およびＳＲＡＭ１４８等からなる２次
メモリとの好適な構成、配置および配線方法について、
図３および図４に関連付けて説明する。

【００４８】後述するように描画処理においては、最終
的にはピクセルの一つ一つのアクセスにまで集約されて
くることになる。したがって、ピクセル一つ一つの処理
が同時並行処理されることにより、描画性能は並行処理
の数だけ増加できることが理想である。そのために、本
３次元コンピュータグラフィックスシステムにおけるメ
モリシステムを構成するメモリＩ／Ｆ回路１４４におい
ても、同時並行処理が行える構成がとられている。

【００４９】グラフィック描画処理においては、ピクセ
ルを書き込む処理等を行う処理回路は、ＤＲＡＭと頻繁
にデータのやりとりを行う必要がある。そのため、本実
施形態では、図３に示すように、ピクセル処理を制御す
る機能ブロックであるピクセル処理モジュール１４４
６，１４４７，１４４８，１４４９をメモリコントロー
ラから物理的に分離し、かつ、これらピクセル処理モジ
ュール１４４６，１４４７，１４４８，１４４９を対応
するＤＲＡＭモジュール１４７１，１４７２，１４７
３，１４７４の近くに配置（近接配置）している。

【００５０】ピクセル処理モジュール１４４６，１４４
７，１４４８，１４４９は、（Ｒ，Ｇ，Ｂ）カラーのリ
ード（Ｒｅａｄ）／モディファイ（Ｍｏｄｉｆｙ）／ラ
イト（Ｗｒｉｔｅ）処理および、隠面処理のための以前
に描画している深さデータと、今から描画しようとして
いるデータの深さを比較して、その結果により書き戻し
たりする作業に関する処理を全て行う。これら作業をす
べてピクセル処理モジュール１４４６，１４４７，１４
４８，１４４９で行うことで、ＤＲＡＭモジュール１４
７１，１４７２，１４７３，１４７４との配線長が短い
モジュール内で、ＤＲＡＭとのやりとりを完結すること
が可能となる。そのため、ＤＲＡＭとの配線数、すなわ
ち、転送のビット数を多くとっても、面積に対する配線
が占める割合を、少なく抑えることができることから、
動作速度向上および、配線面積の縮小化が可能となって
いる。

【００５１】ディストリビュータ等を含むＤＲＡＭ間制
御モジュール１４５０に関しては、描画処理としての、
ＤＤＡセットアップ回路１４１のＤＤＡセットアップ演
算、トライアングルＤＤＡ回路１４２のトライアングル
ＤＤＡ演算、テクスチャエンジン回路１４３のテクスチ
ャ貼り付け、並びに、ＣＲＴコントロール回路１４５に
よる表示処理等に比較して、それぞれのＤＲＡＭモジュ
ール（ＤＲＡＭ＋ピクセル処理）との関連も強く、ＤＲ
ＡＭモジュール１４７１，１４７２，１４７３，１４７
４との間の信号線が最も多くなるところである。そのた
め、ＤＲＡＭ間制御モジュール１４５０は、それぞれの
ＤＲＡＭモジュール１４７１，１４７２，１４７３，１
４７４の中心付近に配置して、最長配線長ができるだけ
短くなるように考慮している。

【００５２】また、ピクセル処理モジュール１４４６，
１４４７，１４４８，１４４９とＤＲＡＭ間制御モジュ
ール１４５０との接続のための信号入出力端子について
は、図３に示すように、それぞれのピクセル処理モジュ
ール１４４６，１４４７，１４４８，１４４９における
入出力端子を同じにするのではなく、個々のピクセル処
理モジュールと、ＤＲＡＭ間制御モジュール１４５０間
が最適（最短）に配線されるように、個々のピクセル処
理モジュールにおける信号の入出力端子位置を調整して
ある。

【００５３】具体的には、ピクセル処理モジュール１４
４６は、図３においてモジュール下縁部の右端側に入出
力端子Ｔ１４４６ａが形成されている。そして、この入
出力端子Ｔ１４４６ａがＤＲＡＭ間制御モジュール１４
５０の上縁部の左端側に形成された入出力端子Ｔ１４５
０ａと対向するように配置されて、両端子Ｔ１４４６ａ
およびＴ１４５０ａが最短距離をもって接続されてい
る。そして、ピクセル処理モジュール１４４６には、図
３において上縁部の中央部にＤＲＡＭモジュール１４７
１との接続用入出力端子Ｔ１４４６ｂが形成されてい
る。

【００５４】ピクセル処理モジュール１４４７は、図３
においてモジュール下縁部の左端側に入出力端子Ｔ１４
４７ａが形成されている。そして、この入出力端子Ｔ１
４４７ａがＤＲＡＭ間制御モジュール１４５０の上縁部
の右端側に形成された入出力端子Ｔ１４５０ｂと対向す
るように配置されて、両端子Ｔ１４４７ａおよびＴ１４
５０ｂが最短距離をもって接続されている。そして、ピ
クセル処理モジュール１４４７には、図３において上縁
部の中央部にＤＲＡＭモジュール１４７２との接続用入
出力端子Ｔ１４４７ｂが形成されている。

【００５５】ピクセル処理モジュール１４４８は、図３
においてモジュール上縁部の右端側に入出力端子Ｔ１４
４８ａが形成されている。そして、この入出力端子Ｔ１
４４８ａがＤＲＡＭ間制御モジュール１４５０の下縁部
の左端側に形成された入出力端子Ｔ１４５０ｃと対向す
るように配置されて、両端子Ｔ１４４８ａおよびＴ１４
５０ｃが最短距離をもって接続されている。そして、ピ
クセル処理モジュール１４４８には、図３において下縁
部の中央部にＤＲＡＭモジュール１４７３との接続用入
出力端子Ｔ１４４８ｂが形成されている。

【００５６】ピクセル処理モジュール１４４９は、図３
においてモジュール上縁部の左端側に入出力端子Ｔ１４
４９ａが形成されている。そして、この入出力端子Ｔ１
４４９ａがＤＲＡＭ間制御モジュール１４５０の下縁部
の右端側に形成された入出力端子Ｔ１４５０ｄと対向す
るように配置されて、両端子Ｔ１４４９ａおよびＴ１４
５０ｄが最短距離をもって接続されている。そして、ピ
クセル処理モジュール１４４９には、図３において下縁
部の中央部にＤＲＡＭモジュール１４７４との接続用入
出力端子Ｔ１４４９ｂが形成されている。

【００５７】なお、ピクセル処理モジュール１４４６，
１４４７，１４４８，１４４９は、各ＤＲＡＭモジュー
ル１４７１，１４７２，１４７３，１４７４からＤＲＡ
Ｍ間制御モジュール１４５０に至る経路を、上記のよう
にして最適な長さにしても、処理速度要求が満足できな
い処理に関しては、たとえばレジスタで分断した少なく
とも１段のパイプライン処理をとり得、所望の処理速度
を達成できるように構成されている。

【００５８】また、本実施形態に係るＤＲＡＭモジュー
ル１４７１〜１４７４は、たとえば図４に示すように構
成されている。なお、ここでは、ＤＲＡＭモジュール１
４７１を例に説明するが、他のＤＲＡＭモジュール１４
７２〜１４７４も同様の構成を有することから、その説
明は省略する。

【００５９】ＤＲＡＭモジュール１４７１は、図４に示
すように、メモリセルがマトリクス状に配置され、ロウ
アドレスＲＡ、カラムアドレスＣＡに基づいて選択され
る図示しないワード線およびビット線を通してアクセス
されるＤＲＡＭコア１４８０、ロウデコーダ１４８１、
センスアンプ１４８２、カラムデコーダ１４８３、およ
びＳＲＡＭ等からなるいわゆるキャッシュメモリと同様
の機能を備えた２次メモリ１４８４を有している。

【００６０】本実施形態のように、ＤＲＡＭモジュール
毎に、グラフィックス描画におけるピクセル処理を制御
する機能ブロックとしてのピクセル処理モジュール１４
４６〜１４４９と、ＤＲＡＭモジュールの２次メモリ１
４８４とがＤＲＡＭモジュールに近接配置されている。
そして、この場合、ＤＲＡＭのいわゆる長辺方向が、Ｄ
ＲＡＭコア１４８０のカラム方向になるように配置され
ている。

【００６１】図４の構成においてランダムな読み出し
（リード）に関して見てみると、ピクセル処理モジュー
ル１４４６から制御信号と必要なアドレス信号Ｓ１４４
６が、アドレス制御パスからＤＲＡＭモジュール１４７
１に供給され、それをもとに、ロウアドレスＲＡとカラ
ムアドレスＣＡが生成され、所望のロウに相当するＤＲ
ＡＭのデータがセンスアンプ１４８２を通して読み出さ
れる。センスアンプ１４８２を通ったデータは所望のカ
ラムアドレスＣＡに従って、カラムデコーダにて必要な
カラムが集約され、ランダムアクセスポートから所望の
ロウ／カラムに対応した、ＤＲＡＭのデータＤ１４７１
がパスを介してピクセル処理モジュール１４４６に転送
される。

【００６２】２次メモリにデータを書き込む場合は、ピ
クセル処理モジュール１４４６から制御信号と必要なア
ドレス信号Ｓ１４４６が、アドレス制御パスからＤＲＡ
Ｍモジュール１４７１に供給され、それをもとにロウア
ドレスのみが生成され、１ロウ分のデータが一気にＤＲ
ＡＭからＳＲＡＭ１４８等からなる２次メモリ１４８４
に書き込まれる。この場合、ＤＲＡＭのいわゆる長辺方
向が、ＤＲＡＭコア１４８０のカラム方向になるように
配置されていることから、ロウ方向に配置する場合に比
較して、ロウアドレス指定のみで、そのロウアドレスに
対応している１ロウ分のデータを、一度に２次メモリ１
４８４にロードできるビット数が格段に増加する。

【００６３】また、テクスチャ処理モジュールとしての
テクスチャエンジン回路１４３への２次メモリ（ＳＲＡ
Ｍ）１４８４からのデータＤ１４８４の読み込みは、テ
クスチャエンジン回路１４３から、制御信号と必要なア
ドレス信号が、アドレス制御パスからＤＲＡＭに供給さ
れ、それに対応したデータＤ１４８４がデータパスを介
してテクスチャエンジン回路１４３へ転送される。

【００６４】また、本実施形態においては、図４に示す
ように、ピクセル処理モジュールとＤＲＡＭモジュール
の２次メモリとが、それぞれ互いにＤＲＡＭモジュール
の長辺側の同一側に近接配置されている。これにより、
ピクセル処理モジュールとＤＲＡＭモジュールの２次メ
モリへのデータは、同一のセンスアンプを使うことがで
きるため、ＤＲＡＭコア１４８０の面積増加を最小限に
抑えて２ポート化することが可能となっている。

【００６５】メモリＩ／Ｆ回路１４４メモリＩ／Ｆ回路１４４は、テクスチャエンジン回路１
４３から入力したピクセルデータＳ１４３に対応するｚ
データと、ｚバッファ１４７ｃに記憶されているｚデー
タとの比較を行い、入力したピクセルデータＳ１４３に
よって描画される画像が、前回、ディスプレイバッファ
１４７ｂに書き込まれた画像より、手前（視点側）に位
置するか否かを判断し、手前に位置する場合には、画像
データＳ１４３に対応するｚデータでｚバッファ１４７
ｃに記憶されたｚデータを更新する。また、メモリＩ／
Ｆ回路１４４は、（Ｒ，Ｇ，Ｂ）データをディスプレイ
バッファ１４７ｂに書き込む（打ち込む）。

【００６６】なお、メモリＩ／Ｆ回路１４４によるＤＲ
ＡＭ１４７に対してのアクセスは、１６ピクセルについ
て同時に行われる。

【００６７】また、メモリＩ／Ｆ回路１４４は、たとえ
ば図１に示すように、リフレッシュ用モードレジスタ１
４４ａを有する。リフレッシュ用モードレジスタ１４４
ａには、たとえばメインプロセッサ１１によりバス１５
を介してリフレッシュ制御データＲＣＤが設定され、メ
モリＩ／Ｆ回路１４４は、モードレジスタ１４４ａに設
定されたリフレッシュ制御データに基づいたタイミング
で、ＤＲＡＭモジュール１４７１，１４７２，１４７
３，１４７４を一定期間毎にリフレッシュし、ＤＲＡＭ
モジュール１４７１〜１４７４の各メモリセルが保持す
るデータを書き直して維持する。なお、本実施形態で
は、水平同期信号ＨＳＹＮＣの単位でリフレッシュの規
格を満足する回数のリフレッシュを行う方式が採用され
る。

【００６８】以下に、本実施形態に係るリフレッシュ制
御データに基づくリフレッシュ制御について、図５〜図
１２に関連付けて説明する。なお、図５、図７、および
図９においては、図３のピクセル処理モジュール１４４
６，１４４７，１４４８，１４４９、ＤＲＡＭ間制御モ
ジュール１４５０、ＤＤＡセットアップ回路１４１、ト
ライアングルＤＤＡ回路１４２、テクスチャエンジン回
路１４３、およびＣＲＴコントロール回路１４５を、ひ
とまとめにしてロジック部２００として示している。ま
た、図６、図８、および図１０のタイミングチャートに
示す符号１はＤＲＡＭモジュール１４７１を示し、符号
２はＤＲＡＭモジュール１４７２を示し、符号３はＤＲ
ＡＭモジュール１４７３を示し、符号４はＤＲＡＭモジ
ュール１４７４を示している。

【００６９】図５および図６は、第１のリフレッシュ制
御を説明するための図であり、図５は、リフレッシュさ
れるＤＲＡＭモジュールを示し、図６は、第１のリフレ
ッシュ制御のタイミングチャートを示す。

【００７０】第１のリフレッシュ制御の場合、たとえば
リフレッシュ制御データＲＣＤが「０」でモードレジス
タ１４４ａに設定される。この第１のリフレッシュ制御
では、メモリＩ／Ｆ回路１４４は、図５および図６に示
すように、通常のＤＲＡＭの場合と同様に、４つのＤＲ
ＡＭモジュール１４７１〜１４７４を一括的に同一タイ
ミングでリフレッシュする。

【００７１】図７および図８は、第２のリフレッシュ制
御を説明するための図であり、図７は、リフレッシュさ
れるＤＲＡＭモジュールを示し、図８は、第２のリフレ
ッシュ制御のタイミングチャートを示す。

【００７２】第２のリフレッシュ制御の場合、たとえば
リフレッシュ制御データＲＣＤが第１のデータ「１」で
モードレジスタ１４４ａに設定される。この第２のリフ
レッシュ制御では、メモリＩ／Ｆ回路１４４は、図７お
よび図８に示すように、まず、ロジック部２００を挟ん
で対角上に配置される２つのＤＲＡＭモジュール１４７
１および１４７４を同一タイミングでリフレッシュし、
次に、同じくロジック部２００を挟んで対角上に配置さ
れる２つのＤＲＡＭモジュール１４７２および１４７３
を同一タイミングでリフレッシュする。このように、第
２のリフレッシュ制御では、メモリＩ／Ｆ回路１４４
は、ロジック回路２００の同一縁（辺）側に配置され互
いに隣接するＤＲＡＭモジュールを同一タイミングでリ
フレッシュするとノイズの影響や電圧降下等の影響があ
るおそれがあることから、ロジック部２００を挟んだそ
れぞれ異なる縁（辺）側に配置されている２つのＤＲＡ
Ｍモジュールを同一タイミングでリフレッシュし、次い
で、残りの２つの異なる縁（辺）側に配置されているＤ
ＲＡＭモジュールを同一タイミングでリフレッシュす
る。

【００７３】この２つのＤＲＡＭモジュールの組み合わ
せは、図７および図８に示す例が最も遠い位置に配置さ
れているＤＲＡＭモジュールを同一タイミングでリフレ
ッシュすることから、ノイズの影響等の観点からは、最
適であるが、本発明はこれに限定されるものではない。
すなわち、たとえばＤＲＡＭモジュール１４７１と１４
７３を同一タイミングでリフレッシュし、次いでＤＲＡ
Ｍモジュール１４７２と１４７４を同一タイミングでリ
フレッシュするように構成することも可能であり、十分
な効果を得ることができる。

【００７４】図９および図１０は、第３のリフレッシュ
制御を説明するための図であり、図９は、リフレッシュ
されるＤＲＡＭモジュールを示し、図１０、第３のリフ
レッシュ制御のタイミングチャートを示す。

【００７５】第３のリフレッシュ制御の場合、たとえば
リフレッシュ制御データＲＣＤが第２のデータ「２」で
モードレジスタ１４４ａに設定される。この第３のリフ
レッシュ制御では、メモリＩ／Ｆ回路１４４は、図９お
よび図１０に示すように、４つのＤＲＡＭモジュール１
４７１〜１４７４を１つずつ順番に異なるタイミングで
リフレッシュする。なお、この順番は、任意に変更可能
であることは言うまでもない。

【００７６】以上のように、本実施形態では、メモリＩ
／Ｆ回路１４４は、４つのＤＲＡＭモジュールを同時に
リフレッシュする他に、図７および図８に示すように、
２つのＤＲＡＭモジュール１４７１と１４７４を同一タ
イミングでリフレッシュし、次タイミングでＤＲＡＭモ
ジュール１４７２と１４７３を同一タイミングでリフレ
ッシュしたり、図９および図１０に示すように、４つの
ＤＲＡＭモジュールを１つずつ順番に行ったりなど、Ｄ
ＲＡＭモジュール毎に制御することが可能である。リフ
レッシュの単位をＤＲＡＭモジュール単位で制御できる
ようにすることによって、リフレッシュに要する時間は
４ＤＲＡＭモジュールを同一タイミングでリフレッシュ
する場合と比較して、２ＤＲＡＭモジュール毎のリフレ
ッシュで２倍、１ＤＲＡＭモジュール毎で４倍時間がか
かるが、リフレッシュが回路に与える影響を見積もるこ
とが可能である。

【００７７】具体的には、たとえばリフレッシュを行っ
ているファンクションパターンをテスタで測定し、リフ
レッシュ期間内の動作電流を測定して消費電流を見積も
る。また、本実施形態のレンダリング回路１４のように
アナログ信号を生成するＲＡＭＤＡＣ１４６を有する場
合、あるいはアナログ混載の場合（アナログ／デジタル
（Ａ／Ｄ）コンバータ、デジタル／アナログ（Ｄ／Ａ）
コンバータやＰＬＬ等を含む場合）、各セルの出力波形
などをモニタし、リフレッシュによる影響を観察する。

【００７８】そして、たとえば、第２のリフレッシュ制
御により４つのＤＲＡＭモジュールを２つずつ順にリフ
レッシュした場合の動作電流測定において、図１１に示
すように、電流消費が局所的に大きくなる場合等には、
たとえばメモリＩ／Ｆ回路１４４のモードレジスタ１４
４ａのリフレッシュ制御データを第１のデータ「１」か
ら第２のデータ「２」に再設定する。そして、この場合
の動作電流測定において、図１２に示すように、電流消
費が分散して、消費電力をおさえることが可能であると
判断可能の場合には、リフレッシュを第２のリフレッシ
ュ制御ではなく、第３のリフレッシュ制御を行うべきで
あることを正しく判断できる。

【００７９】以上のように、ロジック回路と同一半導体
チップ内に混載される大規模化したＤＲＡＭのリフレッ
シュの単位を、分割モジュール単位で制御できるように
することによって、リフレッシュが回路に与える影響を
見積もることが可能であり、リフレッシュが電源、接地
電圧の降下やノイズの原因となり誤動作を引き起こす場
合には、ＤＲＡモジュール毎の制御することにより、消
費電力をおさえ、誤動作をなくすとともにパッケージコ
ストを下げることにも貢献できる。

【００８０】なお、以上に説明では、ＤＲＡＭの分割モ
ジュール数が４の場合を例に説明しているが、たとえば
図１３および図１４に示すように、分割モジュール数が
８の場合等にも同様に、１または２モジュール毎に制御
してリフレッシュを行うことにより、上記と同様の効果
を得ることができる。

【００８１】図１３および図１４は、８個に分割された
ＤＲＡＭモジュール１４７１〜１４７８が、ロジック部
２００の４つの縁（辺）にそれぞれ２つずつ配置されて
いる。そして、図１３に示す例は、第２のリフレッシュ
制御の場合であって、メモリＩ／Ｆ回路１４４は、ロジ
ック部２００のそれぞれ異なる４つの縁（辺）側に配置
されている４つのＤＲＡＭモジュール１４７１，１４７
３，１４７５、および１４７７を同一タイミングでリフ
レッシュし、次いで、残りの４つの異なる縁（辺）側に
配置されているＤＲＡＭモジュール１４７２，１４７
４，１４７６、および１４７８を同一タイミングでリフ
レッシュする。なお、同時にリフレッシュする４つのＤ
ＲＡＭモジュールの組み合わせは、図１３の例の限定さ
れるものではない。

【００８２】そして、図１４に示す例は、第３のリフレ
ッシュ制御の場合であって、メモリＩ／Ｆ回路１４４
は、８つのＤＲＡＭモジュール１４７１〜１４７８を１
つずつ順番に異なるタイミングでリフレッシュする。な
お、この順番は、任意に変更可能であることは言うまで
もない。

【００８３】ＤＤＡセットアップ回路１４１ＤＤＡセットアップ回路１４１は、後段のトライアング
ルＤＤＡ回路１４２において物理座標系上の三角形の各
頂点の値を線形補間して、三角形の内部の各ピクセル
（画素）の色と深さ情報を求めるに先立ち、ポリゴンレ
ンダリングデータＳ１１が示す（ｚ，Ｒ，Ｇ，Ｂ，ｓ，
ｔ，ｑ）データについて、三角形の辺と水平方向の差分
などを求めるセットアップ演算を行う。このセットアッ
プ演算は、具体的には、開始点の値と終点の値、開始点
と終点との距離を用いて、単位長さ移動した場合におけ
る、求めようとしている値の変分を算出する。ＤＤＡセ
ットアップ回路１４１は、算出した変分データＳ１４１
をトライアングルＤＤＡ回路１４２に出力する。

【００８４】ＤＤＡセットアップ回路１４１の機能につ
いて図１５に関連付けてさらに説明する。上述したよう
に、ＤＤＡセットアップ回路１４１の主な処理は、前段
のジオメトリ処理を経て物理座標にまで落ちてきた各頂
点における各種情報（色、テクスチャ座標）の与えられ
た三頂点により構成される三角形内部で変分を求めて、
後段の線形補間処理の基礎デ−タを算出することであ
る。なお、三角形の各頂点データは、たとえばｘ，ｙ座
標が１６ビット、ｚ座標が２４ビット、ＲＧＢカラー値
が各１２ビット（＝８＋４）、ｓ，ｔ，ｑテクスチャ座
標は各３２ビット浮動少数値（ＩＥＥＥフォーマット）
で構成される。

【００８５】三角形の描画は水平ラインの描画に集約さ
れるが、そのために水平ラインの描画開始点における最
初の値を求める必要がある。この水平ラインの描画にお
いては、一つの三角形の中でその描画方向は一定にす
る。たとえば左から右へ描画する場合は、左側の辺にお
けるＹ方向変位に対するＸおよび上記各種の変分を算出
しておいて、それを用いて頂点から次の水平ラインに移
った場合の最も左の点のｘ座標と、上記各種情報の値を
求める（辺上の点はＹ，Ｘ両方向に変化するのでＹ方向
の傾きのみでは計算できない。）。右側の辺に関しては
終点の位置がわかればよいので、Ｙ方向変位に対するｘ
の変分のみを調べておけばよい。水平ラインの描画に関
しては、水平方向の傾きは同一三角形内では均一なの
で、上記各種情報の傾きを算出しておく。与えられた三
角形をＹ方向にソートして最上位の点をＡとする。次に
残りの２頂点のＸ方向の位置を比較して右側の点をＢと
する。こうすることで、処理の場合分け等が２通り程度
にできる。

【００８６】トライアングルＤＤＡ回路１４２トライアングルＤＤＡ回路１４２は、ＤＤＡセットアッ
プ回路１４１から入力した変分データＳ１４１を用い
て、三角形内部の各ピクセルにおける線形補間された
（ｚ，Ｒ，Ｇ，Ｂ，ｓ，ｔ，ｑ）データを算出する。ト
ライアングルＤＤＡ回路１１は、各ピクセルの（ｘ，
ｙ）データと、当該（ｘ，ｙ）座標における（ｚ，Ｒ，
Ｇ，Ｂ，ｓ，ｔ，ｑ）データとを、ＤＤＡデータ（補間
データ）Ｓ１４２としてテクスチャエンジン回路１４３
に出力する。たとえば、トライアングルＤＤＡ回路１４
２は、並行して処理を行う矩形内に位置する８（＝２×
４）ピクセル（画素）分のＤＤＡデータＳ１４２をテク
スチャエンジン回路１４３に出力する。

【００８７】トライアングルＤＤＡ回路１４２の機能に
ついて図１６に関連付けてさらに説明する。上述したよ
うに、ＤＤＡセットアップ回路１４１により、三角形の
各辺と水平方向における先出の各種情報の傾き情報が準
備され、この情報を受けたトライアングルＤＤＡ回路１
４２の基本的処理は、三角形の辺上の各種情報の補間処
理による水平ラインの初期値の算出と、水平ライン上で
の各種情報の補間処理である。ここで最も注意しなけれ
ばならないことは、補間結果の算出は、ピクセル中心に
おける値を算出する必要があるということである。その
理由は、算出する値がピクセル中心からはずれたところ
を求めていては、静止画の場合はさほど気にならない
が、動画にした場合には、画像の揺らぎが目立つように
なるからである。

【００８８】最初の水平ライン（当然ピクセル中心を結
んだライン）の一番左側における各種情報は、辺上の傾
きに頂点からその最初の水平ラインまでの距離をかけて
やることで求めることができる。次のラインにおける開
始位置での各種情報は、辺上の傾きを足してゆくことで
算出できる。水平ラインにおける最初のピクセルでの値
は、ラインの開始位置における値に、最初のピクセルま
での距離と水平方向の傾きをかけた値を足すことで算出
できる。水平ラインにおける次のピクセルにおける値
は、最初のピクセルの値に対してつぎつぎに水平方向の
傾きを足し込んでゆけば算出できる。

【００８９】次に、頂点のソートについて図１７に関連
付けて説明する。頂点をあらかじめソートしておくこと
で、以降の処理の場合分けを最大限に減らし、かつ、補
間処理においてもできるだけ一つの三角形の内部におい
ては、矛盾が生じにくくすることができる。ソートのや
り方としては、まずすべての与えられた頂点をＹ方向に
ソートして、最上位の点と最下位の点を決めそれぞれＡ
点、Ｃ点とする。残りの点はＢ点とする。このようにす
ることで、Ｙ方向に最も長く伸びた辺が辺ＡＣとなり、
最初に辺ＡＣと辺ＡＢを用いてその二つの辺で挟まれた
領域の補間処理を行い、次に辺ＡＣはそのままで、辺Ａ
Ｂに変えて辺ＢＣと辺ＡＣで挟まれた領域の補間を行う
という処理になる。また、Ｙ方向のピクセル座標格子上
への補正に関しても、辺ＡＣと辺ＢＣについて行ってお
けばよいこともわかる。このようにして、ソート後の処
理に場合分けが不必要になることで、データを単純に流
すだけの処理で可能となりバグも発生しにくくなるし、
構造もシンプルになる。また、一つの三角形の中で補間
処理の方向が辺ＢＣ上を開始点として一定にできるた
め、水平方向の補間(Span)の方向が一定となり、演算誤
差があったとしても辺ＢＣから他の辺に向かって誤差が
蓄積されるかたちとなり、その蓄積の方向が一定となる
ため、隣接する辺同士での誤差は目立たなくなる。

【００９０】次に、水平方向の傾き算出について図１８
に関連付けて説明する。三角形内における各種変数
（ｘ，ｚ，Ｒ，Ｇ，Ｂ，ｓ，ｔ，ｑ）の（ｘ，ｙ）に対
する傾き（変数分）は、線形補間であることから一定と
なる。したがって、水平方向の傾き、すなわち、各水平
ライン(Span)上での傾きはどのSpanにおいても、一定と
なるので、各Spanの処理に先立ってその傾きを求めてお
くことになる。三角形の与えられた頂点をＹ方向にソー
トした結果、辺ＡＣが最も長く伸びた辺と再定義されて
いるので、頂点Ｂを水平方向に伸ばしたラインと辺ＡＣ
の交点が必ず存在するのでその点をＤとする。後は単純
に点Ｂと点Ｄの間の変分を求めるようなことを行えば、
水平方向すなわちｘ方向の傾きを求めることができる。

【００９１】具体的には、Ｄ点でのｘおよびｚ座標は次
式のようになる。

【００９２】

【数１】ｘ_d ＝｛（ｙ_d −ｙ_a ）／（ｙ_c −ｙ_a ）｝・
（ｘ_c −ｘ_a ）ｚ_d ＝｛（ｙ_d −ｙ_a ）／（ｙ_c −ｙ_a ）｝・（ｚ_c −
ｚ_a ）

【００９３】これに基づいて、変数ｚのｘ方向の傾きを
求めると、次のようになる。

【００９４】

【数２】 Δｚ／Δｘ＝（ｚ_d −ｚ_b ）／（ｘ_d −ｘ_b ）＝〔｛（ｙ_d −ｙ_a ）／（ｙ_c −ｙ_a ）｝・（ｚ_c −ｚ_a ）−ｚ_b 〕／〔｛（ｙ_d −ｙ_a ）／（ｙ_c −ｙ_a ）｝・（ｘ_c −ｘ_a ）−ｘ_b 〕＝｛ｚ_b （ｙ_c −ｙ_a ）−（ｚ_c −ｚ_a ）（ｙ_c −ｙ_a ）｝／｛ｘ_b （ｙ_c −ｙ_a ）−（ｚ_c −ｚ_a ）（ｙ_c −ｙ_a ）｝

【００９５】次に、頂点データの補間手順の一例につい
て、図１９および図２０に関連付けて説明する。頂点の
ソート、水平方向の傾き算出、各辺上での傾きの算出処
理を経て、それらの結果を使って補間処理を行う。Ｂ点
の位置によって、Spanでの処理の向きは２通りに別れ
る。これは、一つの三角形の内部での補間における各Sp
an同士での誤差の蓄積方向を、一定にすることで、でき
るだけ不具合が発生しないようにするために、Ｙ方向に
最も長く伸びた辺を常に始点として、処理するようにし
ようとしているからである。Ｂ点がＡ点と同じ高さにあ
った場合には、前半の処理はスキップされることにな
る。よって、場合分けというよりは、スキップが可能な
機構を設けておくだけで処理としてはすっきりしたもの
とできる。複数のSpanを同時処理することで、処理能力
をあげようとした場合には、Ｙ方向における傾きを求め
たくなるが、頂点のソートからやり直す必要があること
になる。しかしながら、補間処理の前処理だけでことが
済むために、全体としての処理系は簡単にできる。

【００９６】具体的には、Ｂ点がＡ点と同じ高さでない
場合には、ＡＣ，ＡＢのＹ方向補正（画素（ピクセル）
格子上の値算出）を行い（ＳＴ１，ＳＴ２）、ＡＣ辺上
の補間およびＡＢ辺上の補間を行う（ＳＴ３）。そし
て、ＡＣ水平方向の補正およびＡＣ辺からＡＢ辺方向の
水平ライン(Span)上を補間する（ＳＴ４）。以上のステ
ップＳＴ３，ＳＴ４の処理をＡＢ辺の端点まで行う（Ｓ
Ｔ５）。ＡＢ辺の端点までステップＳＴ２〜ＳＴ４の処
理が終了した場合、あるいはステップＳＴ１においてＢ
点がＡ点が同じ高さであると判別した場合には、ＢＣの
Ｙ方向補正（画素格子上の値算出）を行い（ＳＴ６）、
ＡＣ辺上の補間およびＢＣ辺上の補間を行う（ＳＴ
７）。そして、ＡＣ水平方向の補正およびＡＣ辺からＢ
Ｃ辺方向の水平ライン(Span)上を補間する（ＳＴ８）。
以上のステップＳＴ７，ＳＴ８の処理をＢＣ辺の端点ま
で行う（ＳＴ９）。

【００９７】テクスチャエンジン回路１４３テクスチャエンジン回路１４３は、「ｓ／ｑ」および
「ｔ／ｑ」の算出処理、テクスチャ座標データ（ｕ，
ｖ）の算出処理、テクスチャバッファ１４７ａからの
（Ｒ，Ｇ，Ｂ）データの読み出し処理等を順にパイプラ
イン方式で行う。なお、テクスチャエンジン回路１４３
は、たとえば所定の矩形内に位置する８ピクセルについ
ての処理を同時に並行して行う。

【００９８】テクスチャエンジン回路１４３は、ＤＤＡ
データＳ１４２が示す（ｓ，ｔ，ｑ）データについて、
ｓデータをｑデータで除算する演算と、ｔデータをｑデ
ータで除算する演算とを行う。テクスチャエンジン回路
１４３には、たとえば図示しない除算回路が８個設けら
れており、８ピクセルについての除算「ｓ／ｑ」および
「ｔ／ｑ」が同時に行われる。

【００９９】また、テクスチャエンジン回路１４３は、
除算結果である「ｓ／ｑ」および「ｔ／ｑ」に、それぞ
れテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じ
て、テクスチャ座標データ（ｕ，ｖ）を生成する。ま
た、テクスチャエンジン回路１４３は、メモリＩ／Ｆ回
路１４４を介して、ＳＲＡＭ１４８あるいはＤＲＡＭ１
４７に、生成したテクスチャ座標データ（ｕ，ｖ）を含
む読み出し要求を出力し、メモリＩ／Ｆ回路１４４を介
して、ＳＲＡＭ１４８あるいはテクスチャバッファ１４
７ａに記憶されているテクスチャデータを読み出すこと
で、（ｓ，ｔ）データに対応したテクスチャアドレスに
記憶された（Ｒ，Ｇ，Ｂ）データＳ１４８を得る。ここ
で、ＳＲＡＭ１４８には、テクスチャバッファ１４７ａ
に格納されているテクスチャデータが記憶される。テク
スチャエンジン回路１４３は、読み出した（Ｒ，Ｇ，
Ｂ）データＳ１４８の（Ｒ，Ｇ，Ｂ）データと、前段の
トライアングルＤＤＡ回路１４２からのＤＤＡデータＳ
１４２に含まれる（Ｒ，Ｇ，Ｂ）データとを、それぞれ
かけあわせるなどして、ピクセルデータＳ１４３を生成
する。テクスチャエンジン回路１４３は、このピクセル
データＳ１４３をメモリＩ／Ｆ回路１４４に出力する。

【０１００】なお、テクスチャバッファ１４７ａには、
ＭＩＰＭＡＰ（複数解像度テクスチャ）などの複数の縮
小率に対応したテクスチャデータが記憶されている。こ
こで、何れの縮小率のテクスチャデータを用いるかは、
所定のアルゴリズムを用いて、前記三角形単位で決定さ
れる。

【０１０１】テクスチャエンジン回路１４３は、フルカ
ラー方式の場合には、テクスチャバッファ１４７ａから
読み出した（Ｒ，Ｇ，Ｂ）データを直接用いる。一方、
テクスチャエンジン回路１４３は、インデックスカラー
方式の場合には、あらかじめ作成したカラールックアッ
プテーブル（ＣＬＵＴ）をテクスチャＣＬＵＴバッファ
１４７ｄから読み出して、内蔵するＳＲＡＭに転送およ
び記憶し、このカラールックアップテーブルを用いて、
テクスチャバッファ１４７ａから読み出したカラーイン
デックスに対応する（Ｒ，Ｇ，Ｂ）データを得る。

【０１０２】ＣＲＴコントロール回路１４５ＣＲＴコントロール回路１４５は、与えられた水平およ
び垂直同期信号に同期して、図示しないＣＲＴに表示す
るアドレスを発生し、ディスプレイバッファ１４７ｂか
ら表示データを読み出す要求をメモリＩ／Ｆ回路１４４
に出力する。この要求に応じて、メモリＩ／Ｆ回路１４
４は、ディスプレイバッファ１４７ｂから一定の固まり
で表示データを読み出す。ＣＲＴコントローラ回路１４
５は、ディスプレイバッファ１４７ｂから読み出した表
示データを記憶するＦＩＦＯ(First In First Out)回路
を内蔵し、一定の時間間隔で、ＲＡＭＤＡＣ回路１４６
に、ＲＧＢのインデックス値を出力する。

【０１０３】ＲＡＭＤＡＣ回路１４６ＲＡＭＤＡＣ回路１４６は、各インデックス値に対応す
るＲ，Ｇ，Ｂデータを記憶しており、ＣＲＴコントロー
ラ回路１４５から入力したＲＧＢのインデックス値に対
応するデジタル形式のＲ，Ｇ，Ｂデータを、図示しない
Ｄ／Ａコンバータ(Digital/Analog Converter)に転送
し、アナログ形式のＲ，Ｇ，Ｂデータを生成する。ＲＡ
ＭＤＡＣ回路１４６は、この生成されたＲ，Ｇ，Ｂデー
タを図示しないＣＲＴに出力する。

【０１０４】次に、図１の３次元コンピュータグラフィ
ックスシステムの全体の動作を説明する。３次元コンピ
ュータグラフィックスシステム１０においては、グラフ
ィックス描画等のデータは、メインプロセッサ１１のメ
インメモリ１２、あるいは外部からのグラフィックスデ
ータを受けるＩ／Ｏインタフェース回路１３からメイン
バス１５を介してレンダリング回路１４に与えられる。
なお、必要に応じて、グラフィックス描画等のデータ
は、メインプロセッサ１１等において、座標変換、クリ
ップ処理、ライティング処理等のジオメトリ処理が行わ
れる。ジオメトリ処理が終わったグラフィックスデータ
は、三角形の各３頂点の頂点座標ｘ，ｙ，ｚ、輝度値
Ｒ，Ｇ，Ｂ、描画しようとしているピクセルと対応する
テクスチャ座標ｓ，ｔ，ｑとからなるポリゴンレンダリ
ングデータＳ１１となる。

【０１０５】このポリゴンレンダリングデータＳ１１
は、レンダリング回路１４のＤＤＡセットアップ回路１
４１に入力される。ＤＤＡセットアップ回路１４１にお
いては、ポリゴンレンダリングデータＳ１１に基づい
て、三角形の辺と水平方向の差分などを示す変分データ
Ｓ１４１が生成される。具体的には、開始点の値と終点
の値、並びに、その間の距離を用いて、単位長さ移動し
た場合における、求めようとしている値の変化分である
変分が算出され、変分データＳ１４１としてトライアン
グルＤＤＡ回路１４２に出力される。

【０１０６】トライアングルＤＤＡ回路１４２において
は、変分データＳ１４１を用いて、、三角形内部の各ピ
クセルにおける線形補間された（ｚ，Ｒ，Ｇ，Ｂ，ｓ，
ｔ，ｑ）データが算出される。そして、この算出された
（ｚ，Ｒ，Ｇ，Ｂ，ｓ，ｔ，ｑ）データと、三角形の各
頂点の（ｘ，ｙ）データとが、ＤＤＡデータＳ１４２と
して、トライアングルＤＤＡ回路１４２からテクスチャ
エンジン回路１４３に出力される。

【０１０７】テクスチャエンジン回路１４３において
は、ＤＤＡデータＳ１４２が示す（ｓ，ｔ，ｑ）データ
について、ｓデータをｑデータで除算する演算と、ｔデ
ータをｑデータで除算する演算とが行われる。そして、
除算結果「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテク
スチャサイズＵＳＩＺＥおよびＶＳＩＺＥが乗算され、
テクスチャ座標データ（ｕ，ｖ）が生成される。

【０１０８】次に、テクスチャエンジン回路１４３から
メモリＩ／Ｆ回路１４４を介して、テクスチャエンジン
回路１４３からＳＲＡＭ１４８に、生成されたテクスチ
ャ座標データ（ｕ，ｖ）を含む読み出し要求が出力さ
れ、メモリＩ／Ｆ回路１４４を介して、ＳＲＡＭ１４８
に記憶された（Ｒ，Ｇ，Ｂ）データＳ１４８が読み出さ
れる。次に、テクスチャエンジン回路１４３において、
読み出した（Ｒ，Ｇ，Ｂ）データＳ１４８の（Ｒ，Ｇ，
Ｂ）データと、前段のトライアングルＤＤＡ回路１４２
からのＤＤＡデータＳ１４２に含まれる（Ｒ，Ｇ，Ｂ）
データとが、かけあわされ、ピクセルデータＳ１４３と
して生成される。このピクセルデータＳ１４３は、テク
スチャエンジン回路１４３からメモリＩ／Ｆ回路１４４
に出力される。

【０１０９】フルカラーの場合には、テクスチャバッフ
ァ１４７ａからのデータ（Ｒ，Ｇ，Ｂ）を直接用いれば
よいが、インデックスカラーの場合には、あらかじめ作
成しておいたカラーインデックステーブル（Color Inde
x Table ）のデータが、テクスチャＣＬＵＴ（Color Lo
ok Up Table)バッファ１４７ｄより、ＳＲＡＭ等で構成
される一時保管バッファへ転送され、この一時保管バッ
ファのＣＬＵＴを用いてカラーインデックスから実際の
Ｒ，Ｇ，Ｂカラーが得られる。なお、ＣＵＬＴがＳＲＡ
Ｍで構成された場合は、カラーインデックスをＳＲＡＭ
のアドレスに入力すると、その出力には実際のＲ，Ｇ，
Ｂカラーが出てくるといった使い方となる。

【０１１０】そして、メモリＩ／Ｆ回路１４４におい
て、テクスチャエンジン回路１４３から入力したピクセ
ルデータＳ１４３に対応するｚデータと、ｚバッファ１
４７ｃに記憶されているｚデータとの比較が行われ、入
力したピクセルデータＳ１２によって描画される画像
が、前回、ディスプレイバッファ２１に書き込まれた画
像より、手前（視点側）に位置するか否かが判断され
る。判断の結果、手前に位置する場合には、画像データ
Ｓ１４３に対応するｚデータでｚバッファ１４７ｃに記
憶されたｚデータが更新される。

【０１１１】次に、メモリＩ／Ｆ回路１４４において、
（Ｒ，Ｇ，Ｂ）データがディスプレイバッファ１４７ｂ
に書き込まれる。

【０１１２】メモリＩ／Ｆ回路１４４においては、今か
ら描画しようとしているピクセルにおけるテクスチャア
ドレスに対応したテクスチャを格納しているメモリブロ
ックがそのテクスチャアドレスにより算出され、そのメ
モリブロックにのみ読み出し要求が出され、テクスチャ
データが読み出される。この場合、該当するテクスチャ
データを保持していないメモリブロックにおいては、テ
クスチャ読み出しのためのアクセスが行われないため、
描画により多くのアクセス時間を提供することが可能と
なっている。

【０１１３】描画においても同様に、今から描画しよう
としているピクセルアドレスに対応するピクセルデータ
を格納しているメモリブロックに対して、該当アドレス
からピクセルデータがモディファイ書き込み(Modify Wr
ite)を行うために読み出され、モディファイ後、同じア
ドレスへ書き戻される。

【０１１４】隠れ面処理を行う場合には、やはり同じよ
うに今から描画しようとしているピクセルアドレスに対
応する奥行きデータを格納しているメモリブロックに対
して、該当アドレスから奥行きデータがモディファイ書
き込み(Modify Write)を行うために読み出され、必要な
らばモディファイ後、同じアドレスへ書き戻される。

【０１１５】このようなメモリＩ／Ｆ回路１４４に基づ
くＤＲＡＭ１４７とのデータのやり取りにおいては、そ
れまでの処理が複数並行処理される。これにより、描画
性能を向上させることができる。特に、トライアングル
ＤＤＡ回路１４２とテクスチャエンジン１４３の部分を
並列実行形式で、同じ回路に設ける（空間並列）か、ま
たは、パイプラインを細かく挿入する（時間並列）こと
で、部分的に動作周波数を増加させるという手段によ
り、複数ピクセルの同時算出が行われる。

【０１１６】また、ピクセルデータは、メモリＩ／Ｆ回
路１４４の制御のもと、表示領域において隣接した部分
は、異なるＤＲＡＭモジュールとなるように配置され
る。これにより、三角形のような平面を描画する場合に
は面で同時に処理される。このため、それぞれのＤＲＡ
Ｍモジュールの動作確率は非常に高い。

【０１１７】また、メモリＩ／Ｆ回路１４４では、リフ
レッシュ用モードレジスタ１４４ａに、たとえばメイン
プロセッサ１１によりバス１５を介してリフレッシュ制
御データＲＣＤが設定される。そして、メモリＩ／Ｆ回
路１４４では、モードレジスタ１４４ａに設定されたリ
フレッシュ制御データに基づいたタイミングで、ＤＲＡ
Ｍモジュール１４７１，１４７２，１４７３，１４７４
が一定期間毎にリフレッシュされ、ＤＲＡＭモジュール
１４７１〜１４７４の各メモリセルが保持するデータが
書き直されて維持される。

【０１１８】たとえば、リフレッシュ制御データＲＣＤ
が「１」でモードレジスタ１４４ａに設定されている
と、メモリＩ／Ｆ回路１４４では、ロジック部２００を
挟んだそれぞれ異なる縁（辺）側に配置されている２つ
のＤＲＡＭモジュールに対して同一タイミングでリフレ
ッシュが行われ、次いで、残りの２つの異なる縁（辺）
側に配置されているＤＲＡＭモジュールに対して同一タ
イミングでリフレッシュが行われる。

【０１１９】また、たとえばリフレッシュ制御データＲ
ＣＤが「２」でモードレジスタ１４４ａに設定されてい
ると、メモリＩ／Ｆ回路１４４では、４つのＤＲＡＭモ
ジュール１４７１〜１４７４に対して１つずつ順番に異
なるタイミングでリフレッシュが行われる。

【０１２０】そして、図示しないＣＲＴに画像を表示す
る場合には、ＣＲＴコントロール回路１４５において、
与えられた水平垂直同期周波数に同期して、表示アドレ
スが発生され、メモリＩ／Ｆ回路１４４へ表示データ転
送の要求が出される。メモリＩ／Ｆ回路１４４では、そ
の要求に従い、一定のまとまった固まりで、表示データ
がＣＲＴコントロール回路１４５に転送される。ＣＲＴ
コントロール回路１４５では、図示しないディスプレイ
用ＦＩＦＯ(First In First Out)等にその表示データが
貯えられ、一定の間隔でＲＡＭＤＡＣ１４６へＲＧＢの
インデックス値が転送される。

【０１２１】ＲＡＭＤＡＣ１４６においては、ＲＡＭ内
部にＲＧＢのインデックスに対するＲＧＢ値が記憶され
ていて、インデックス値に対するＲＧＢ値が図示しない
Ｄ／Ａコンバータへ転送される。そして、Ｄ／Ａコンバ
ータでアナログ信号に変換されたＲＧＢ信号がＣＲＴへ
転送される。

【０１２２】以上説明したように、本実施形態によれ
ば、同一半導体チップに画像データを記憶するＤＲＡＭ
とロジック回路とを混載し、かつ、ＤＲＡＭを独立した
複数のＤＲＡＭモジュール１４７１〜１４７４により分
割し、それらの複数に分割されたＤＲＡＭモジュール１
４７１〜１４７４を、グラフィックス描画処理等を行う
ロジック回路部分の周辺部に配置し、ＤＲＡＭのリフレ
ッシュを与えられたリフレッシュ制御データに基づき、
４つのＤＲＡＭモジュールを同時にリフレッシュする他
に、２つのＤＲＡＭモジュール１４７１と１４７４を同
一タイミングでリフレッシュし、次タイミングでＤＲＡ
Ｍモジュール１４７２と１４７３同一タイミングでリフ
レッシュし、あるいは４つのＤＲＡＭモジュールを１つ
ずつ順番に行うメモリＩ／Ｆ回路１４４を設けので、分
割ＤＲＡＭモジュール毎にリフレッシュするタイミング
を制御することが可能である。このように、リフレッシ
ュの単位をＤＲＡＭモジュール単位で制御できることか
ら、リフレッシュが回路に与える影響を見積もることが
可能であり、リフレッシュが電源、接地電圧の降下やノ
イズの原因となり誤動作を引き起こす場合には、ＤＲＡ
Ｍモジュール毎の制御をすることにより、消費電力をお
さえ、誤動作をなくすとともにパッケージコストを下げ
ることにも貢献できる。

【０１２３】また、複数に分割されたＤＲＡＭモジュー
ル１４７１〜１４７４を、グラフィックス描画処理等を
行うロジック回路部分の周辺部に配置したことから、同
時にアクセスしなければならない場合に比較して、一回
のアクセスでのビット線に占める有効データの割合が増
加し、また、それぞれのＤＲＡＭモジュール１４７１〜
１４７４からロジック回路部分までの距離が均一にな
り、固めて一方向に並べる場合に比較して、最も長くな
るパス配線の長さを短くできる。そのため、全体での動
作速度を向上できる利点がある。

【０１２４】また、ＤＲＡＭモジュール１４７１〜１４
７４毎に、グラフィックス描画におけるピクセル処理を
制御する機能ブロックとしてのピクセル処理モジュール
１４４６〜１４４９を近接配置したので、グラフィック
ス描画において非常に回数多く行われる、リード（Ｒｅ
ａｄ）／モディファイ（Ｍｏｄｉｆｙ）／ライト（Ｗｒ
ｉｔｅ）処理が非常に短い配線領域で可能となる。この
ため、動作速度を飛躍的に向上させることができる。

【０１２５】また、ピクセル処理モジュールとＤＲＡＭ
モジュールの２次メモリとを、それぞれ互いにＤＲＡＭ
モジュールの長辺側の同一側に近接配置したので、ピク
セル処理モジュールから２次メモリへのデータ転送を非
常に幅の広いパスで行っても、いわゆるクロストーク
（ＣｒｏｓｓＴａｌｋ）の影響も少なく、当然配線長
も短いため、動作速度が向上する。また、配線が占める
面積も小さくなる。また、ピクセル処理モジュールと２
次メモリへのデータは、同一のセンスアンプを使うこと
ができる。このため、ＤＲＡＭコアの面積増加を最小限
に抑えてポート化することが可能となる。

【０１２６】また、ピクセル処理モジュール１４４６〜
１４４９は、その内部に少なくとも１段以上の、パイプ
ライン制御が行われることから、その他の描画処理を行
う中央に配置されるブロックまでの距離が、平均的に長
くなったとしても、データを処理するスループットに影
響を与えなくできるため、処理速度が向上する。

【０１２７】また、ＤＲＡＭ間制御モジュール４５０
は、それぞれのＤＲＡＭモジュール１４７１，１４７
２，１４７３，１４７４の中心付近に配置したので、配
線領域を整然と並べることができ、平均配線長を短くで
きる。また、ピクセル処理モジュール１４４６，１４４
７，１４４８，１４４９とＤＲＡＭ間制御モジュール１
４５０との接続のための信号入出力端子については、図
３に示すように、それぞれのピクセル処理モジュール１
４４６，１４４７，１４４８，１４４９における入出力
端子を同じにするのではなく、個々のピクセル処理モジ
ュールと、ＤＲＡＭ間制御モジュール１４５０間が最適
（最短）に配線されるように、個々のピクセル処理モジ
ュールにおける信号の入出力端子位置を調整してあるの
で、たとえ機能は同じであっても、その配置された場所
での最適な位置にブロックの端子位置を置くことが可能
になり、平均配線長を短くできる利点がある。

【０１２８】また、ＤＲＡＭモジュール１４７１〜１４
７４の記憶モジュールの長辺方向が、ＤＲＡＭコアのカ
ラム方向になるように配置したので、ロウ方向に配置す
る場合に比較して、ロウアドレス指定のみで、そのロウ
アドレスに対応している１ロウ分のデータを、一度に２
次メモリにロードできるビット数が格段に増加するとい
う利点がある。

【０１２９】さらに、半導体チップ内部に内蔵されたＤ
ＲＡＭ１４７に、表示デ−タと少なくとも一つの図形要
素が必要とするテクスチャデ−タを記憶させた構成を有
することから、表示領域以外の部分にテクスチャデ−タ
を格納できることになり、内蔵ＤＲＡＭの有効利用が可
能となり、高速処理動作、並びに低消費電力化を並立さ
せるようにした画像処理装置が実現可能となる。そし
て、単一メモリシステムを実現でき、すべてが内蔵され
た中だけで処理ができる。その結果、ア−キテクチャと
しても大きなパラダイムシフトとなる。また、メモリの
有効利用ができることで、内部に持っているＤＲＡＭの
みでの処理が可能となり、内部にあるがゆえのメモリと
描画システムの間の大きなバンド幅が、十分に活用可能
となる。また、ＤＲＡＭにおいても特殊な処理を組み込
むことが可能となる。

【０１３０】さらに、表示アドレス空間において、隣接
するアドレスにおける表示要素が、それぞれ異なるＤＲ
ＡＭのブロックになるように配置するので、さらにビッ
ト線の有効利用が可能となり、グラフィックス描画にお
けるような、比較的固まった表示領域へのアクセスが多
い場合には、それぞれのモジュ−ルが同時に処理できる
確率が増加し、描画性能の向上が可能となる。

【０１３１】また、より多くのテクスチャデ−タを格納
するために、インデックスカラ−におけるインデックス
と、そのためのカラ−ルックアップテ−ブル値を内蔵Ｄ
ＲＡＭ１４７内部に格納するので、テクスチャデ−タの
圧縮が可能となり、内蔵ＤＲＡＭの効率良い利用が可能
となる。

【０１３２】また、描画しようとしている物体の奥行き
情報を、内蔵のＤＲＡＭに格納するので、描画と同時並
行的に隠れ面処理を行うことが可能となる。描画を行っ
て、通常はそれを表示しようとするわけだが、ユニファ
イドメモリとして、テクスチャデ−タと表示デ−タを同
一のメモリシステムに同居させることができることか
ら、直接表示に使わずに、描画デ−タをテクスチャデ−
タとして使ってしまうということも可能となる。このよ
うなことは、必要なときに必要なテクスチャデ−タを、
描画によって作成する場合に有効となり、これもテクス
チャデ−タを膨らませないための効果的な機能となる。

【０１３３】また、チップ内部にＤＲＡＭを内蔵するこ
とで、その高速なインタ−フェ−ス部分がチップの内部
だけで完結することになるため、大きな付加容量のＩ／
Ｏバッファであるとか、チップ間配線容量をドライブす
る必要がなくなり、消費電力は内蔵しない場合に比較し
て小さくなる。よって、さまざまな技術を使って、一つ
のチップの中だけですべてができるような仕組みは、今
後の携帯情報端末等の身近なデジタル機器のためには、
必要不可欠な技術要素となっている。

【０１３４】なお、本発明は上述した実施形態には限定
されない。また、上述した図１に示す３次元コンピュー
タグラフィックスシステム１０では、ＳＲＡＭ１４８を
用いる構成を例示したが、ＳＲＡＭ１４８を設けない構
成にしてもよい。

【０１３５】さらに、図１に示す３次元コンピュータグ
ラフィックスシステム１０では、ポリゴンレンダリング
データを生成するジオメトリ処理を、メインプロセッサ
１１で行う場合を例示したが、レンダリング回路１４で
行う構成にしてもよい。

【０１３６】

【発明の効果】以上説明したように、本発明によれば、
性能の低下、コスト増を招くことなく、しかも装置の破
壊を招くことなく良好にリフレッシュを行うことがで
き、また、低消費電力化を図れる利点がある。また、ロ
ジック回路と同一半導体チップ内に混載されるメモリの
リフレッシュの単位を、分割モジュール単位で制御でき
る。これにより、リフレッシュが回路に与える影響を見
積もることが可能であり、リフレッシュが電源、接地電
圧の降下やノイズの原因となり誤動作を引き起こす場合
には、モジュール毎の制御をすることにより、消費電力
をおさえ、誤動作をなくすことができ、パッケージコス
トを下げることができる利点がある。

【図面の簡単な説明】

【図１】本発明に係る３次元コンピュータグラフィック
スシステムの構成を示すブロック図である。

【図２】本発明に係るデータ格納方法を説明するための
図である。

【図３】本発明に係る同一半導体チップ内に混載される
レンダリング回路のロジック回路とＤＲＡＭおよび２次
メモリとの好適な構成、配置および配線方法を説明する
ための図である。

【図４】本発明に係るＤＲＡＭモジュールの構成例を説
明するするための図である。

【図５】本発明に係る第１のリフレッシュ制御を説明す
るための図であり、リフレッシュされるＤＲＡＭモジュ
ールを示す図である。

【図６】本発明に係る第１のリフレッシュ制御を説明す
るための図であり、第１のリフレッシュ制御のタイミン
グチャートを示す図である。

【図７】本発明に係る第２のリフレッシュ制御を説明す
るための図であり、リフレッシュされるＤＲＡＭモジュ
ールを示す図である。

【図８】本発明に係る第２のリフレッシュ制御を説明す
るための図であり、第２のリフレッシュ制御のタイミン
グチャートを示す図である。

【図９】本発明に係る第３のリフレッシュ制御を説明す
るための図であり、リフレッシュされるＤＲＡＭモジュ
ールを示す図である。

【図１０】本発明に係る第３のリフレッシュ制御を説明
するための図であり、第２のリフレッシュ制御のタイミ
ングチャートを示す図である。

【図１１】モジュール単位のリフレッシュ制御を行う場
合であって、２ＤＲＡＭモジュールずつリフレッシュす
る場合の動作電流測定結果を示す図である。

【図１２】モジュール単位のリフレッシュ制御を行う場
合であって、１ＤＲＡＭモジュールずつリフレッシュす
る場合の動作電流測定結果を示す図である。

【図１３】分割モジュールが８の場合の第２のリフレッ
シュ制御を説明するための図である。

【図１４】分割モジュールが８の場合の第３のリフレッ
シュ制御を説明するための図である。

【図１５】本発明に係るＤＤＡセットアップ回路の機能
を説明するための図である。

【図１６】本発明に係るトライアングルＤＤＡ回路の機
能を説明するための図である。

【図１７】本発明に係るトライアングルＤＤＡ回路の頂
点のソート処理を説明するための図である。

【図１８】本発明に係るトライアングルＤＤＡ回路の水
平方向の傾き算出処理を説明するための図である。

【図１９】本発明に係るトライアングルＤＤＡ回路の頂
点データの補間手順を説明するための図である。

【図２０】本発明に係るトライアングルＤＤＡ回路の頂
点データの補間手順を説明するためのフローチャートで
ある。

【図２１】３次元コンピュータグラフィックスシステム
の基本的な概念を示すシステム構成図である。

【図２２】ＤＲＡＭのリフレッシュの方式を説明するた
めの図である。

【符号の説明】

１０…３次元コンピュータグラフィックスシステム、１
１…メインプロセッサ、１２…メインメモリ、１３…Ｉ
／Ｏインタフェース回路、１４…レンダリング回路、１
４１…ＤＤＡセットアップ回路、１４２…トライアング
ルＤＤＡ回路、１４３…テクスチャエンジン回路、１４
４…メモリＩ／Ｆ回路、１４４ａ…リフレッシュ用モー
ドレジスタ、１４５…ＣＲＴコントローラ回路、１４６
…ＲＡＭＤＡＣ回路、１４７…ＤＲＡＭ、１４７１〜１
４７８…ＤＲＡＭモジュール、１４７ａ…テクスチャバ
ッファ、１４７ｂ…ディスプレイバッファ、１４７ｃ…
ｚバッファ、１４７ｄ…テクスチャＣＬＵＴバッファ、
１４８…ＳＲＡＭ、２００…ロジック部、１４４１〜１
４４４…メモリコントローラ、１４４５…ディストリビ
ュータ、１４４６〜１４４９…ピクセル処理モジュー
ル、１４５０…ＤＲＡＭ間制御モジュール、１４７１〜
１４７４…ＤＲＡＭモジュール、１４８０…ＤＲＡＭコ
ア、１４８１…ロウデコーダ、１４８２…センスアン
プ、１４８３…カラムデコーダ、１４８４…２次メモ
リ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ１１Ｃ 11/34 ３７１ＫＦターム(参考） 5B018 GA04 NA02 QA03 5B057 AA20 CA08 CA13 CA16 CB01 CB08 CB13 CB16 CC01 CE16 CH05 CH11 CH16 DA16 5B080 AA13 CA04 DA08 FA02 FA15 GA22 5M024 AA15 AA25 BB22 BB27 EE08 EE30 KK24 KK35 LL01 LL15 LL20 PP01 PP07

Claims

【特許請求の範囲】

【請求項１】複数の記憶モジュールに分割され、少な
くとも画像データを記憶するリフレッシュを必要とする
記憶回路と、上記記憶回路の記憶データに基づいて、画像データに所
定の処理を行うロジック回路とを有し、上記記憶回路および上記ロジック回路が一つの半導体チ
ップ内に混載され、さらに、上記記憶回路のリフレッシュを、分割された記憶モジュ
ール単位で行うリフレッシュ回路を有する画像処理装
置。
【請求項２】上記リフレッシュ回路は、複数の記憶モ
ジュールを少なくとも２つの記憶モジュールを単位とし
て順次にリフレッシュする請求項１記載の画像処理装
置。
【請求項３】上記リフレッシュ回路は、複数の記憶モ
ジュールを１つずつ所定の順番に従って行う請求項１記
載の画像処理装置。
【請求項４】上記リフレッシュ回路は、与えられるリ
フレッシュ制御データが第１のデータのときは複数の記
憶モジュールを少なくとも２つの記憶モジュールを単位
として順次にリフレッシュし、第２のデータのときは複
数の記憶モジュールを１つずつ所定の順番に従って行う
請求項１記載の画像処理装置。
【請求項５】上記リフレッシュ回路は、少なくとも互
いに隣接していない少なくとも２つの記憶モジュールを
単位としてリフレッシュする請求項２記載の画像処理装
置。
【請求項６】上記リフレッシュ回路は、与えられるリ
フレッシュ制御データが第１のデータのときは複数の記
憶モジュールを少なくとも互いに隣接していない少なく
とも２つの記憶モジュールを単位として順次にリフレッ
シュし、第２のデータのときは複数の記憶モジュールを
１つずつ所定の順番に従って行う請求項１記載の画像処
理装置。
【請求項７】複数の記憶モジュールに分割され、少な
くとも画像データを記憶するリフレッシュを必要とする
記憶回路と、上記記憶回路の記憶データに基づいて、画像データに所
定の処理を行うロジック回路とを有し、上記記憶回路および上記ロジック回路が一つの半導体チ
ップ内に混載され、かつ、上記複数に分割された記憶モジュールが上記ロジック回
路の周辺部に配置され、さらに、上記記憶回路のリフレッシュを、分割された記憶モジュ
ール単位で行うリフレッシュ回路を有する画像処理装
置。
【請求項８】上記リフレッシュ回路は、複数の記憶モ
ジュールを少なくとも２つの記憶モジュールを単位とし
て順次にリフレッシュする請求項７記載の画像処理装
置。
【請求項９】上記リフレッシュ回路は、複数の記憶モ
ジュールを１つずつ所定の順番に従って行う請求項７記
載の画像処理装置。
【請求項１０】上記リフレッシュ回路は、与えられる
リフレッシュ制御データが第１のデータのときは複数の
記憶モジュールを少なくとも２つの記憶モジュールを単
位として順次にリフレッシュし、第２のデータのときは
複数の記憶モジュールを１つずつ所定の順番に従って行
う請求項７記載の画像処理装置。
【請求項１１】上記各記憶モジュールは、上記ロジッ
ク回路部を囲むように当該ロジック回路部の周辺部に配
置され、上記リフレッシュ回路は、上記ロジック回路部の異なる
縁部に対向して配置されている少なくとも２つの記憶モ
ジュールを単位として順次にリフレッシュする請求項７
記載の画像処理装置。
【請求項１２】上記各記憶モジュールは、上記ロジッ
ク回路部を囲むように当該ロジック回路部の周辺部に配
置されている請求項８記載の画像処理装置。
【請求項１３】上記各記憶モジュールは、上記ロジッ
ク回路部を囲むように当該ロジック回路部の周辺部に配
置され、上記リフレッシュ回路は、与えられるリフレッシュ制御
データが第１のデータのときは複数の記憶モジュールを
上記ロジック回路部の異なる縁部に対向して配置されて
いる少なくとも２つの記憶モジュールを単位として順次
にリフレッシュし、第２のデータのときは複数の記憶モ
ジュールを１つずつ所定の順番に従って行う請求項７記
載の画像処理装置。
【請求項１４】単位図形の頂点について、３次元座標
（ｘ，ｙ，ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）デー
タ、テクスチャの同次座標（ｓ，ｔ）および同次項ｑを
含むポリゴンレンダリングデータを受けてレンダリング
処理を行う画像処理装置であって、表示デ−タと少なくとも一つの図形要素が必要とするテ
クスチャデ−タを記憶するリフレッシュが必要な記憶回
路と、前記単位図形の頂点のポリゴンレンダリングデータを補
間して、前記単位図形内に位置する画素の補間データを
生成する補間データ生成回路と、前記補間データに含ま
れるテクスチャの同次座標（ｓ，ｔ）を同次項ｑで除算
して「ｓ／ｑ」および「ｔ／ｑ」を生成し、前記「ｓ／
ｑ」および「ｔ／ｑ」に応じたテクスチャアドレスを用
いて、前記記憶回路からテクスチャデータを読み出し、
表示データの図形要素の表面へのテクスチャデータの張
り付け処理を行うテクスチャ処理回路とを少なくとも備
えたロジック回路とを有し、上記記憶回路および上記ロジック回路が一つの半導体チ
ップ内に混載され、さらに、上記記憶回路のリフレッシュを、分割された記憶モジュ
ール単位で行うリフレッシュ回路を有する画像処理装
置。
【請求項１５】上記リフレッシュ回路は、複数の記憶
モジュールを少なくとも２つの記憶モジュールを単位と
して順次にリフレッシュする請求項１４記載の画像処理
装置。
【請求項１６】上記リフレッシュ回路は、複数の記憶
モジュールを１つずつ所定の順番に従って行う請求項１
４記載の画像処理装置。
【請求項１７】上記リフレッシュ回路は、与えられる
リフレッシュ制御データが第１のデータのときは複数の
記憶モジュールを少なくとも２つの記憶モジュールを単
位として順次にリフレッシュし、第２のデータのときは
複数の記憶モジュールを１つずつ所定の順番に従って行
う請求項１４記載の画像処理装置。
【請求項１８】上記リフレッシュ回路は、少なくとも
互いに隣接していない少なくとも２つの記憶モジュール
を単位としてリフレッシュする請求項１５記載の画像処
理装置。
【請求項１９】上記リフレッシュ回路は、与えられる
リフレッシュ制御データが第１のデータのときは複数の
記憶モジュールを少なくとも互いに隣接していない少な
くとも２つの記憶モジュールを単位として順次にリフレ
ッシュし、第２のデータのときは複数の記憶モジュール
を１つずつ所定の順番に従って行う請求項１４記載の画
像処理装置。
【請求項２０】前記単位図形の頂点について、３次元
座標（ｘ，ｙ，ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）デ
ータ、テクスチャの同次座標（ｓ，ｔ）および同次項ｑ
を含むポリゴンレンダリングデータを受けてレンダリン
グ処理を行う画像処理装置であって、表示デ−タと少なくとも一つの図形要素が必要とするテ
クスチャデ−タを記憶するリフレッシュが必要な記憶回
路と、前記単位図形の頂点のポリゴンレンダリングデータを補
間して、前記単位図形内に位置する画素の補間データを
生成する補間データ生成回路と、前記補間データに含ま
れるテクスチャの同次座標（ｓ，ｔ）を同次項ｑで除算
して「ｓ／ｑ」および「ｔ／ｑ」を生成し、前記「ｓ／
ｑ」および「ｔ／ｑ」に応じたテクスチャアドレスを用
いて、前記記憶回路からテクスチャデータを読み出し、
表示データの図形要素の表面へのテクスチャデータの張
り付け処理を行うテクスチャ処理回路とを少なくとも備
えたロジック回路とを有し、上記記憶回路および上記ロジック回路が一つの半導体チ
ップ内に混載され、かつ、上記複数に分割された記憶モジュールが上記ロジック回
路の周辺部に配置され、さらに、上記記憶回路のリフレッシュを、分割された記憶モジュ
ール単位で行うリフレッシュ回路を有する画像処理装
置。
【請求項２１】上記リフレッシュ回路は、複数の記憶
モジュールを少なくとも２つの記憶モジュールを単位と
して順次にリフレッシュする請求項２０記載の画像処理
装置。
【請求項２２】上記リフレッシュ回路は、複数の記憶
モジュールを１つずつ所定の順番に従って行う請求項２
０記載の画像処理装置。
【請求項２３】上記リフレッシュ回路は、与えられる
リフレッシュ制御データが第１のデータのときは複数の
記憶モジュールを少なくとも２つの記憶モジュールを単
位として順次にリフレッシュし、第２のデータのときは
複数の記憶モジュールを１つずつ所定の順番に従って行
う請求項２０記載の画像処理装置。
【請求項２４】上記各記憶モジュールは、上記ロジッ
ク回路部を囲むように当該ロジック回路部の周辺部に配
置され、上記リフレッシュ回路は、上記ロジック回路部の異なる
縁部に対向して配置されている少なくとも２つの記憶モ
ジュールを単位として順次にリフレッシュする請求項２
０記載の画像処理装置。
【請求項２５】上記各記憶モジュールは、上記ロジッ
ク回路部を囲むように当該ロジック回路部の周辺部に配
置されている請求項２１記載の画像処理装置。
【請求項２６】上記各記憶モジュールは、上記ロジッ
ク回路部を囲むように当該ロジック回路部の周辺部に配
置され、上記リフレッシュ回路は、与えられるリフレッシュ制御
データが第１のデータのときは複数の記憶モジュールを
上記ロジック回路部の異なる縁部に対向して配置されて
いる少なくとも２つの記憶モジュールを単位として順次
にリフレッシュし、第２のデータのときは複数の記憶モ
ジュールを１つずつ所定の順番に従って行う請求項２０
記載の画像処理装置。