JP2002076120A

JP2002076120A - 半導体装置

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Publication number: JP2002076120A
Application number: JP2000254441A
Authority: JP
Inventors: Mutsuhiro Omori; 睦弘大森; Etsuro Yamauchi; 悦朗山内
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2000-08-24
Filing date: 2000-08-24
Publication date: 2002-03-15

Abstract

(57)【要約】【課題】半導体チップのまわりを囲むパッドの外周によ
りチップ全体の大きさが決まってしまうような場合、一
枚のウェハからチップを何枚とれるのかの理論的収率
（理収）を増加させることができる半導体装置を提供す
ることにある。【解決手段】一つの半導体チップ１００内に同一機能の
回路ブロック１０１〜１０４を複数配置し、それぞれの
回路ブロック１０１〜１０４からの信号線を選択するセ
レクタ２０１〜２０４を設ける。これにより、チップ１
００内の少なくとも一つの回路ブロックが動作すれば他
の回路ブロックは不良であってもそのチップとしては良
品とすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に係
り、特に、一つの半導体チップ内に複数の回路ブロック
を複数配置し、半導体の製造工程における理論収率向上
を図るための技術に関するものである。

【０００２】

【従来の技術】半導体装置において、ＬＳＩの見かけ上
の歩留を向上させるために、ＤＲＡＭのような場合に
は、冗長性を持たせた構成が採用されている。具体的に
は、もともとが同一の動作を行うメモリセルブロックを
複数配置し、全体の制御ブロックが一つあり、メモリセ
ルブロックに関しては冗長性をもたせて、必要な容量よ
りも多くのメモリセルブロックを配置しておいて、不良
メモリセルブロックに関してヒューズ等を用いて、切り
捨て処理を行っている。

【０００３】

【発明が解決しようとする課題】ところが、上述した冗
長性を持たせＤＲＡＭにおいても、制御ブロック回路が
不良であると、そのチップ全体は不良となってしまう。
また、ほとんどがロジック回路であるようなチップに関
しては、ＤＲＡＭにおける冗長性をもたせるようなこと
は行われていなかった。

【０００４】ところで、近年の微細加工の進歩により、
半導体装置のロジック部分は１８ケ月で１／２倍の割合
でその面積が小さくなっている傾向にある。しかしなが
ら、チップのロジック回路からの信号を外部に入出力す
るためのパッドの大きさに関しては、ワイヤーボンディ
ングの関係から半導体のロジック部分の微細化に比例で
きない傾向にある。現在のところパッドの幅は、だいた
い８０μｍ程度が限界となっている。

【０００５】そのため、実際に動作するロジック回路は
どんどん小さくなるにもかかわらず、チップの周りに配
置されるパッドの大きさはあまりかわらないということ
になり、いくらチップ自体を小さくしようとしても小さ
くできなくなる傾向にある。そのため、一枚のウエハか
ら切り出すことのできるチップ数は、ロジック回路が小
さくなったとしても増加できないということになる。

【０００６】歩留に関して言えば、有効な面積が小さい
にもかかわらず、不良となった場合はそのパッドが取り
囲む面積分の領域がすべてつかえなくなることになるた
め、ロジック回路が小さくなったとしても、歩留は向上
しないことになる。

【０００７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、半導体チップのまわりを囲むパ
ッドの外周によりチップ全体の大きさが決まってしまう
ような場合、一枚のウェハからチップを何枚とれるのか
の理論的収率（理収）を増加させることができる半導体
装置を提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、一つの半導体チップ内に同
一機能を有する回路ブロックを複数配置し、それぞれの
回路ブロックからの信号線を選択する手段を有する。

【０００９】また、本発明では、複数の同一機能を有す
る回路ブロックからの信号を選択する手段を有する。

【００１０】また、本発明では、複数の同一機能を有す
るの回路ブロックから良品となっている回路ブロックを
パッドに選択信号により選択的に接続するマルチプレク
サと、当該選択信号を固定可能な手段とを有する。

【００１１】また、本発明では、不良となった回路ブロ
ックの電源ラインを切断可能な手段を有する。

【００１２】また、本発明では、上記信号線の選択は、
チップの検査段階で各回路ブロック毎に実施するスキャ
ンテストにより有効な回路ブロックの判定に基づいて行
う。

【００１３】また、本発明の半導体装置は、一つの半導
体チップ内に同一機能を有する回路ブロックを複数配置
し、それぞれの回路ブロックからの信号線を選択する手
段を有し、上記回路ブロックは、論理回路ブロックと、
表示しようとする表示データを十分保持できるだけのメ
モリブロックを同一チップに内蔵し、上記論理回路ブロ
ックへの入力部に、３次元グラフィックス描画プリミテ
ィブの１頂点分以上の大きさの入力バッファを有するレ
ンダリング処理を行うグラフィックス描画装置を含む。

【００１４】また、本発明の半導体装置は、一つの半導
体チップ内に同一機能を有する回路ブロックを複数配置
し、それぞれの回路ブロックからの信号線を選択する手
段を有し、上記回路ブロックは、単位図形の頂点につい
て、３次元座標（ｘ，ｙ，ｚ）、Ｒ（赤），Ｇ（緑），
Ｂ（青）データ、テクスチャの同次座標（ｓ，ｔ）およ
び同次項ｑを含むポリゴンレンダリングデータを受けて
レンダリング処理を行うグラフィックス描画装置であっ
て、表示デ−タと少なくとも一つの図形要素が必要とす
るテクスチャデ−タをメモリブロックと、上記単位図形
の頂点のポリゴンレンダリングデータを補間して、上記
単位図形内に位置する画素の補間データを生成する補間
処理回路ブロックと、上記補間データに含まれるテクス
チャの同次座標（ｓ，ｔ）を同次項ｑで除算して「ｓ／
ｑ」および「ｔ／ｑ」を生成し、上記「ｓ／ｑ」および
「ｔ／ｑ」に応じたテクスチャアドレスを用いて、上記
メモリブロックからテクスチャデータを読み出し、表示
データの図形要素の表面へのテクスチャデータの張り付
け処理を行うテクスチャ処理回路ブロックとを少なくと
も備えた論理回路ブロックと、上記論理回路ブロックの
補間処理回路ブロックへのポリゴンレンダリングデータ
の入力部に、３次元グラフィックス描画プリミティブの
１頂点分以上の大きさの入力バッファとを有し、上記メ
モリブロック、論理回路ブロック、および入力バッファ
が一つの半導体チップ内に混載されているグラフィック
ス描画装置を含む。

【００１５】本発明によれば、一つの半導体チップ内に
まったく同一の回路ブロックを複数配置し、それぞれの
回路ブロックから信号線を選択する手段を設けること
で、そのチップ内の少なくとも一つの回路ブロックが動
作すれば他の回路ブロックは不良であってもそのチップ
としては良品とすることができる。複数の同一の回路ブ
ロックから良品となっている回路ブロックをパッドに選
択的に接続するマルチプレクサを設置し、その選択信号
をテスト時に固定することで、あたかも一つの良品チッ
プのようにすることができる。また、不良となった回路
ブロックの電源を切断することで、消費電力、および、
不良となった悪影響を取り除くことが可能となる。した
がって、パッドリミットとなって、半導体チップのまわ
りを囲むパッドの外周によりチップ全体の大きさが決ま
ってしまうような場合、一枚のウェハからの理収（何枚
とれるのかの理論的収率）が増加する。

【００１６】

【発明の実施の形態】図１は、本発明に係る半導体装置
の一実施形態の基本構成を示すブロック図である。

【００１７】図１において、１００は半導体チップ、１
０１〜１０４は同一機能を有する回路ブロック、１０５
はパッドをそれぞれ示している。

【００１８】図１は、同一の機能の回路ブロック１０１
〜１０４を４つ一つの半導体チップ１００の中央部に実
装し、その中から良品となった回路ブロックを検査工程
において選択して、理論収率を向上させようとしている
典型的な機能ブロックの配置の例を示している。そし
て、方形状の半導体チップ１００の４つの周辺部に８個
ずつパッド１０５が配置されている。

【００１９】もしも、一つの回路ブロックのみを入れて
いたとしても、必要な入出力のためのパッド１０５の配
置のために、半導体チップ１００全体の大きさとして
は、同じになってしまうということになる。したがっ
て、この本実施形態においては、同じ理論収率（一枚の
シリコンのウェハから切り出すことのできるチップの
数）でありながら、不良により歩留まりが減少すること
を少なくすることが可能となっている。

【００２０】そこで、本実施形態においては、各同一機
能の回路ブロック１０１〜１０４における、それぞれの
入出力信号を選択してパッド１０５に接続する例につい
て示す。

【００２１】図２は、回路ブロック１０１〜１０４にお
ける信号の出力端子に関して処理する構成例を示してい
る。図２において、２０１〜２０４はセレクタ、２０５
〜２０８はフューズ部をそれぞれ示している。

【００２２】図１に示すように、半導体チップ１００に
同一の機能を有する回路ブロックが４つ実装されている
場合、回路ブロックからのそれぞれの出力信号を固定的
に選択できる構成があればよい。そこで、図２に示す回
路では、ＮＡＮＤゲートを２段構成としたセレクタ２０
１〜２０４の各データ入力に対して、各回路ブロック１
０１〜１０４からの同一種類の信号を入力し、その選択
をヒューズの切断により行う。

【００２３】図２の例では、セレクタ２０１には回路ブ
ロック１０１〜１０４からの同一機能の４本の出力信号
線ＳＬ１０１−１〜ＳＬ１０４−１が接続され、セレク
タ２０２には回路ブロック１０１〜１０４からの同一機
能の４本の出力信号線ＳＬ１０１−２〜ＳＬ１０４−２
が接続され、セレクタ２０３には回路ブロック１０１〜
１０４からの同一機能の４本の出力信号線ＳＬ１０１−
３〜ＳＬ１０４−３が接続され、セレクタ２０４には回
路ブロック１０１〜１０４からの同一機能の４本の出力
信号線ＳＬ１０１−４〜ＳＬ１０４−４が接続されてい
る。

【００２４】なお、セレクタ２０１〜２０４は同一の構
成を有することから、図２においては、セレクタ２０１
のみ具体的な回路構成を示している。図２に示すよう
に、セレクタ２０１〜２０４は、２入力ＮＡＮＤゲート
ＮＡ１〜ＮＡ４、および４入力ＮＡＮＤゲートＮＡ５を
有している。

【００２５】セレクタ２０１においては、ＮＡＮＤゲー
トＮＡ１の第１入力端子が信号線ＳＬ１０１−１に接続
され、第２入力端子がフューズ部２０５に接続されてい
る。ＮＡＮＤゲートＮＡ２の第１入力端子が信号線ＳＬ
１０２−１に接続され、第２入力端子がフューズ部２０
６に接続されている。ＮＡＮＤゲートＮＡ３の第１入力
端子が信号線ＳＬ１０３−１に接続され、第２入力端子
がフューズ部２０７に接続されている。ＮＡＮＤゲート
ＮＡ４の第１入力端子が信号線ＳＬ１０４−１に接続さ
れ、第２入力端子がフューズ部２０８に接続されてい
る。そして、ＮＡＮＤゲートＮＡ１〜ＮＡ４の出力端子
が、ＮＡＮＤゲートＮＡ５の第１〜第４入力端子にそれ
ぞれ接続され、ＮＡＮＤゲートＮＡ５の出力端子がパッ
ド１０５−１に接続されている。

【００２６】セレクタ２０２においては、ＮＡＮＤゲー
トＮＡ１の第１入力端子が信号線ＳＬ１０１−２に接続
され、第２入力端子がフューズ部２０５に接続されてい
る。ＮＡＮＤゲートＮＡ２の第１入力端子が信号線ＳＬ
１０２−２に接続され、第２入力端子がフューズ部２０
６に接続されている。ＮＡＮＤゲートＮＡ３の第１入力
端子が信号線ＳＬ１０３−２に接続され、第２入力端子
がフューズ部２０７に接続されている。ＮＡＮＤゲート
ＮＡ４の第１入力端子が信号線ＳＬ１０４−２に接続さ
れ、第２入力端子がフューズ部２０８に接続されてい
る。そして、ＮＡＮＤゲートＮＡ１〜ＮＡ４の出力端子
が、ＮＡＮＤゲートＮＡ５の第１〜第４入力端子にそれ
ぞれ接続され、ＮＡＮＤゲートＮＡ５の出力端子がパッ
ド１０５−２に接続されている。

【００２７】図示しないセレクタ２０３においては、Ｎ
ＡＮＤゲートＮＡ１の第１入力端子が信号線ＳＬ１０１
−３に接続され、第２入力端子がフューズ部２０５に接
続されている。ＮＡＮＤゲートＮＡ２の第１入力端子が
信号線ＳＬ１０２−３に接続され、第２入力端子がフュ
ーズ部２０６に接続されている。ＮＡＮＤゲートＮＡ３
の第１入力端子が信号線ＳＬ１０３−３に接続され、第
２入力端子がフューズ部２０７に接続されている。ＮＡ
ＮＤゲートＮＡ４の第１入力端子が信号線ＳＬ１０４−
３に接続され、第２入力端子がフューズ部２０８に接続
されている。そして、ＮＡＮＤゲートＮＡ１〜ＮＡ４の
出力端子が、ＮＡＮＤゲートＮＡ５の第１〜第４入力端
子にそれぞれ接続され、ＮＡＮＤゲートＮＡ５の出力端
子が図示しないパッド１０５−３に接続されている。

【００２８】セレクタ２０４においては、ＮＡＮＤゲー
トＮＡ１の第１入力端子が信号線ＳＬ１０１−４に接続
され、第２入力端子がフューズ部２０５に接続されてい
る。ＮＡＮＤゲートＮＡ２の第１入力端子が信号線ＳＬ
１０２−４に接続され、第２入力端子がフューズ部２０
６に接続されている。ＮＡＮＤゲートＮＡ３の第１入力
端子が信号線ＳＬ１０３−４に接続され、第２入力端子
がフューズ部２０７に接続されている。ＮＡＮＤゲート
ＮＡ４の第１入力端子が信号線ＳＬ１０４−４に接続さ
れ、第２入力端子がフューズ部２０８に接続されてい
る。そして、ＮＡＮＤゲートＮＡ１〜ＮＡ４の出力端子
が、ＮＡＮＤゲートＮＡ５の第１〜第４入力端子にそれ
ぞれ接続され、ＮＡＮＤゲートＮＡ５の出力端子がパッ
ド１０５−４に接続されている。

【００２９】フューズ部２０５は、接地電位ＧＮＤとＮ
ＡＮＤゲートＮＡ１の第２入力端子間を接続する第１フ
ューズ２０５１、および電源電位ＶｃｃとＮＡＮＤゲー
トＮＡ１の第２入力端子間を接続する第２フューズ２０
５２を有する。

【００３０】フューズ部２０６は、接地電位ＧＮＤとＮ
ＡＮＤゲートＮＡ２の第２入力端子間を接続する第１フ
ューズ２０６１、および電源電位ＶｃｃとＮＡＮＤゲー
トＮＡ２の第２入力端子間を接続する第２フューズ２０
６２を有する。

【００３１】フューズ部２０７は、接地電位ＧＮＤとＮ
ＡＮＤゲートＮＡ３の第２入力端子間を接続する第１フ
ューズ２０７１、および電源電位ＶｃｃとＮＡＮＤゲー
トＮＡ３の第２入力端子間を接続する第２フューズ２０
７２を有する。

【００３２】フューズ部２０８は、接地電位ＧＮＤとＮ
ＡＮＤゲートＮＡ４の第２入力端子間を接続する第１フ
ューズ２０８１、および電源電位ＶｃｃとＮＡＮＤゲー
トＮＡ４の第２入力端子間を接続する第２フューズ２０
８２を有する。

【００３３】図２の構成においては、上述したように、
ヒューズは接地電位ＧＮＤ、または、電源電位Ｖｃｃに
選択信号を接続するかしないかというものである。各第
１フューズ２０５１〜２０８１、第２フューズ２０５２
〜２０８２の切断処理は、チップの検査段階において、
各回路ブロック１０１〜１０４毎のスキャンテストの結
果を見て、合格した回路ブロックによる信号がパッド１
０５−１〜１０５−４に出力されるように、選択したい
回路ブロックを選択する端子に対して接地電位ＧＮＤの
ヒューズのみを切断し、他の回路ブロックに関する選択
端子に対しては電源電位Ｖｃｃのヒューズのみを切断す
る処理を行う。

【００３４】たとえば、スキャンテストの結果、回路ブ
ロック１０１による信号がパッド１０５−１〜１０５−
４に出力されるようにする場合、フューズ部２０５の第
２フューズ２０５２がレーザ光により溶断され、各セレ
クタ２０１〜２０４のＮＡＮＤゲートＮＡ１の第２入力
端子が接地電位ＧＮＤに固定的に接続される。そして、
他のフューズ部２０６〜２０８においては、第１フュー
ズ２０６１〜２０８１がレーザ光により溶断され、各セ
レクタ２０１〜２０４のＮＡＮＤゲートＮＡ２〜ＮＡ４
の第２入力端子が電源電位Ｖｃｃに固定的に接続され
る。

【００３５】次に、回路ブロックにおける信号の入出力
端子に関して処理する構成例について説明する。

【００３６】図３は、本発明に係る回路ブロックにおけ
る信号の入出力端子に関して処理する構成例を示す図で
ある。

【００３７】なお、図３においては、各回路ブロック１
０１〜１０４は、同一の構成を有することから、図３に
おいては、回路ブロック１０１のみ具体的な回路構成を
示しており、ここでは、回路ブロック１０１の構成につ
いてのみ説明する。図３において、各回路ブロック１０
１〜１０４は、制御ゲート３０１〜３０２、インバータ
ＩＮＶ１、２入力ＮＡＮＤゲートＮＡ６、およびフュー
ズ部３０３を有している。

【００３８】図１に示すように、半導体チップ１００に
同一の機能を有する回路ブロックが４つ実装されている
場合、回路ブロックからのそれぞれの出力制御信号ＣＴ
Ｌを固定的に選択できる構成があればよい。そこで、図
３に示す回路では、ＮＡＮＤゲートＮＡ６によるゲート
機構を設けて、各回路ブロック１０１〜１０４からの同
一の出力制御信号ＣＴＬを入力し、その有効／非有効を
ヒューズ部３０３により行うように構成されている。

【００３９】図３の例では、制御ゲート３０１の入力端
子が回路ブロックの入出力信号ラインに接続され、出力
端子が半導体チップ１００の入出力端子としてのパッド
１０５に接続され、制御端子がＮＡＮＤゲートＮＡ６の
出力端子に接続されている。制御ゲート３０１は、制御
端子にローレベルの信号を受けると導通状態となり、回
路ブロックの入出力信号ラインの信号をパッド１０５に
出力させる。

【００４０】制御ゲート３０２の入力端子が半導体チッ
プ１００の入出力端子としてのパッド１０５に接続さ
れ、出力端子が回路ブロックの入出力信号ラインに接続
され、制御端子がインバータＩＮＶ１を介してＮＡＮＤ
ゲートＮＡ６の出力端子に接続されている。制御ゲート
３０１は、制御端子にローレベルの信号を受けると導通
状態となり、パッド１０５に入力された信号を回路ブロ
ックの入出力信号ラインに伝播させる。

【００４１】ＮＡＮＤゲートＮＡ６の第１入力端子が図
示しない制御系による出力制御信号ＣＴＬの供給ライン
に接続され、第２入力端子がフューズ部３０３に接続さ
れている。

【００４２】フューズ部３０３は、接地電位ＧＮＤとＮ
ＡＮＤゲートＮＡ６の第２入力端子間を接続する第１フ
ューズ３０３１、および電源電位ＶｃｃとＮＡＮＤゲー
トＮＡ６の第２入力端子間を接続する第２フューズ３０
３２を有する。

【００４３】図３の構成においても、上述したように、
ヒューズは接地電位ＧＮＤ、または、電源電位Ｖｃｃに
選択信号を接続するかしないかというものである。各回
路ブロックにおける第１フューズ３０３１、第２フュー
ズ３０３２の切断処理は、チップの検査段階において、
各回路ブロック１０１〜１０４毎のスキャンテストの結
果を見て、合格した回路ブロックによる信号がパッド１
０５に出力さるように、選択したい回路ブロックを選択
する端子に対して接地電位ＧＮＤのヒューズのみを切断
し、他の回路ブロックに関する選択端子に対しては電源
電位Ｖｃｃのヒューズのみを切断する処理を行う。

【００４４】たとえば、スキャンテストの結果、回路ブ
ロック１０１による信号がパッド１０５に出力されるよ
うにする場合、フューズ部３０３の第２フューズ３０３
２がレーザ光により溶断され、回路ブロック１０１のＮ
ＡＮＤゲートＮＡ６の第２入力端子が接地電位ＧＮＤに
固定的に接続される。そして、他の回路ブロック１０２
〜１０４においては、第１フューズ３０３１がレーザ光
により溶断され、ＮＡＮＤゲートＮＡ６の第２入力端子
が電源電位Ｖｃｃに固定的に接続される。

【００４５】この場合、回路ブロック１０１において、
出力制御信号ＣＴＬがハイレベルに設定されると、ＮＡ
ＮＤゲートＮＡ６の出力信号がローレベルとなり、制御
ゲート３０１が導通状態となり、制御ゲート３０２が非
導通状態となる。

【００４６】以上説明したように、本実施形態によれ
ば、一つの半導体チップ１００内に同一機能の回路ブロ
ック１０１〜１０４を複数配置し、それぞれの回路ブロ
ック１０１〜１０４からの信号線を選択するセレクタ２
０１〜２０４を設けたので、そのチップ１００内の少な
くとも一つの回路ブロックが動作すれば他の回路ブロッ
クは不良であってもそのチップとしては良品とすること
ができる。よって、パッド１０５によって囲まれた大き
な部分の中に小さなロジック回路ブロックが不良となる
だけで、そのパッド１０５によって囲まれた大きな部分
全部を捨てなければならなくなる確率を減少させること
がができるようになる。そのことは、すなわち見かけ上
の歩留が向上することを特徴とすることを意味する。し
かも、今後パッドリミット（パッドによってチップの大
きさが決まってしまって、その中身は隙間だらけの状態
となる）になりやすい傾向にあるため、このような対処
を行うことは、今後の超微細加工技術を使う半導体製造
においては、製造効率向上によるコスト削減のために非
常に重要になってくる。

【００４７】また、複数の同一の回路ブロック１０１〜
１０４から良品となっている回路ブロックをパッドに選
択的に接続するマルチプレクサとしての機能を設け、そ
の選択信号をテスト時に固定することで、あたかも一つ
の良品チップのようにすることができる。この処理は、
ヒューズをレーザ光線で切断する等の非常に簡単な処理
であるため、歩留向上に比較して、その処理処理コスト
は低く押さえることができる。

【００４８】また、不良となった回路ブロックの電源ラ
インを切断することで、消費電力、および、不良となっ
た悪影響を取り除くことが可能となるため、全体として
は、あたかも、もともとの良品が増加したかのように見
えるだけになるという利点がある。

【００４９】なお、上記の説明では、回路ブロック１０
１〜１０４を同一の機能を有する回路として、具体的な
構成については説明を行わなかったが、たとえば以下に
説明するように、パーソナルコンピュータなどに適用さ
れる、任意の３次元物体モデルに対する所望の３次元画
像をＣＲＴ(Cathode Ray Tube)などのディスプレイ上に
高速に表示する高機能な３次元コンピュータグラフィッ
クス用レンダリング回路が回路ブロックとして採用さ
れ、本発明に係る構成がレンダリング回路の入出力部に
適用される。このような高性能な回路ブロックに関して
は、製造効率向上によるコスト削減のために非常に重要
になってくることから、本発明を適用することは特に効
果的である。

【００５０】以下に、このレンダリング装置の具体的な
構成について図面に関連付けて説明する。

【００５１】図４は、本発明に係る回路ブロックとして
のレンダリング回路が採用される３次元コンピュータグ
ラフィックスシステム４００のシステム構成図である。

【００５２】３次元コンピュータグラフィックスシステ
ム４００は、立体モデルを単位図形である三角形（ポリ
ゴン）の組み合わせとして表現し、このポリゴンを描画
することで表示画面の各画素の色を決定し、ディスプレ
イに表示するポリゴンレンダリング処理を行うシステム
である。また、３次元コンピュータグラフィックスシス
テム４００では、平面上の位置を表現する（ｘ，ｙ）座
標の他に、奥行きを表すｚ座標を用いて３次元物体を表
し、この（ｘ，ｙ，ｚ）の３つの座標で３次元空間の任
意の一点を特定する。

【００５３】図４に示すように、３次元コンピュータグ
ラフィックスシステム４００は、メインプロセッサ４０
１、メインメモリ４０２、Ｉ／Ｏインタフェース回路４
０３、およびレンダリング回路４０４が、メインバス４
０５を介して接続されている。以下、各構成要素の機能
について説明する。

【００５４】メインプロセッサ４０１は、たとえば、ア
プリケーションの進行状況などに応じて、メインメモリ
４０２から必要なグラフィックデータを読み出し、この
グラフィックデータに対して、座標変換、クリッピング
(Clipping)処理、ライティング(Lighting)処理などのジ
オメトリ(Geometry)処理などを行い、ポリゴンレンダリ
ングデータを生成する。メインプロセッサ４０１は、ポ
リゴンレンダリングデータＳ４０１を、メインバス４０
５を介してレンダリング回路４０４に出力する。

【００５５】Ｉ／Ｏインタフェース回路４０３は、必要
に応じて、外部から動きの制御情報またはポリゴンレン
ダリングデータなどを入力し、これをメインバス４０５
を介してレンダリング回路４０４に出力する。

【００５６】レンダリング回路４０４に入力されるポリ
ゴンレンダリングデータは、ポリゴンの各３頂点の
（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，ｓ，ｔ，ｑ）のデータを含
んでいる。ここで、（ｘ，ｙ，ｚ）データは、ポリンゴ
の頂点の３次元座標を示し、（Ｒ，Ｇ，Ｂ）データは、
それぞれ当該３次元座標における赤、緑、青の輝度値を
示している。（ｓ，ｔ，ｑ）データのうち、（ｓ，ｔ）
は、対応するテクスチャの同次座標を示しており、ｑは
同次項を示している。ここで、「ｓ／ｑ」および「ｔ／
ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶ
ＳＩＺＥを乗じて、実際のテクスチャ座標データ（ｕ，
ｖ）が得られる。レンダリング回路４０４のメモリブロ
ック（具体的には後記するテクスチャバッファ４０４９
ａ）に記憶されたテクスチャデータへのアクセスは、テ
クスチャ座標データ（ｕ，ｖ）を用いて行われる。すな
わち、ポリゴンレンダリングデータは、三角形の各頂点
の物理座標値と、それぞれの頂点の色とテクスチャデー
タである。

【００５７】以下、レンダリング回路４０４について詳
細に説明する。図４に示すように、レンダリング回路４
０４は、ホストインタフェース（Ｉ／Ｆ）回路４０４
１、入力バッファ４０４２、線形補間演算のための初期
設定演算ブロックとしてのＤＤＡ(Digital Differentia
l Anarizer) セットアップ回路４０４３、線形補間処理
ブロックとしてのトライアングルＤＤＡ回路４０４４、
テクスチャエンジン回路４０４５、メモリインタフェー
ス（Ｉ／Ｆ）回路４０４６、ＣＲＴコントロール回路４
０４７、ＲＡＭＤＡＣ回路４０４８、ＤＲＡＭ４０４９
およびＳＲＡＭ(Static RAM)４０５０を有する。

【００５８】レンダリング回路４０４は、一つの半導体
チップ内にロジック回路と少なくとも表示データとテク
スチャデータとを記憶するＤＲＡＭ４０４９とが混載さ
れている。ＤＲＡＭ４０４９（およびＳＲＡＭ４０５
０）は、表示しようとする表示データを十分保持できる
だけの大容量メモリブロックを構成し、図５に示すよう
に、この大容量メモリブロックは、たとえば２つのブロ
ックＡ，Ｂに分割されている。そして、レンダリング回
路４０４においては、分割メモリブロックＡ，Ｂの間
に、論理回路ブロックとしてのホストＩ／Ｆ４０４１、
入力バッファ４０４２、ＤＤＡセットアップ回路４０４
３、トライアングルＤＤＡ回路４０４４、テクスチャエ
ンジン回路４０４５、メモリＩ／Ｆ回路４０４６を含む
テクスチャ処理系等が配置されている。換言すれば、分
割メモリブロックＡ，Ｂは、論理回路ブロックの周辺部
に配置されている。

【００５９】以下、レンダリング回路４０４の各ブロッ
クの構成および機能、並びに論理回路ブロックとメモリ
ブロックの配置関係等について、図面に関連付けて順を
追って説明する。

【００６０】ホストＩ／Ｆ４０４１は、レンダリング回
路４０４の外部、すなわちメインプロセッサ４０１等と
のデータの受け渡しをメインバス４０５を介して行う。
ホストＩ／Ｆ４０４１は、たとえばメインプロセッサ４
０１によるポリゴンレンダリングデータＳ１１を、たと
えば複数（数ビット用）のパッド部１０５１を介して入
力し、入力バッファ４０４２に供給する。

【００６１】このパッド部１０５１に対応する部分に
は、たとえば図３に示す入出力制御系に適用される。こ
の場合、たとえば制御ゲート３０１が非導通状態とな
り、制御ゲート３０２が導通状態となるように、制御信
号ＣＴＬのレベルおよびフューズ部３０３のフューズ切
断が行われる。たとえば第１フューズ３０３２を切断し
て、制御信号ＣＴＬをローレベルに設定することによ
り、制御ゲート３０１を非導通状態に制御し、制御ゲー
ト３０２を導通状態に制御できる。

【００６２】入力バッファ４０４２は、たとえば入力さ
れるデータの処理が最適に行なわれるために、描画プリ
ミティブ（主に三角形）の１頂点分以上の大きさを有
し、ホストＩ／Ｆ４０４１により供給されるポリゴンレ
ンダリングデータを格納し、格納したデータをＤＤＡセ
ットアップ回路４０４３に供給する。

【００６３】ホストプロセッサ４０１からのポリゴンレ
ンダリングデータは、後述するように、物理座標系上の
三角形の内部の各画素の色と深さ情報を三角形の各頂点
の値を線形補間することにより求めるために用いられ
る。その補間演算のためのＤＤＡ演算を行うにあたり、
三角形の水平方向と垂直方向の等分等を求めるセットア
ップ演算を行うモジュールであるＤＤＡセットアップ回
路４０４３に三角形の頂点データを、ホストＩ／Ｆ４０
４１、入力バッファ４０４２を通して順々に転送する。
このとき、ホストＩ／Ｆ４０４１を介して、入力バッフ
ァ４０４２において三角形の複数の頂点分のデータが格
納可能となっており、転送待ちをできるだけ隠すことで
処理の効率をアップしている。

【００６４】ＤＤＡセットアップ回路４０４３は、後段
のトライアングルＤＤＡ回路４０４４において物理座標
系上の三角形の各頂点の値を線形補間して、三角形の内
部の各画素の色と深さ情報を求めるに先立ち、ポリゴン
レンダリングデータＳ４０１が示す（ｚ，Ｒ，Ｇ，Ｂ，
ｓ，ｔ，ｑ）データについて、三角形の辺と水平方向の
差分などを求めるセットアップ演算を行う。このセット
アップ演算は、具体的には、開始点の値と終点の値と、
開始点と終点との距離を用いて、単位長さ移動した場合
における、求めようとしている値の変分を算出する。Ｄ
ＤＡセットアップ回路４０４３は、算出した変分データ
Ｓ４０４３をトライアングルＤＤＡ回路４０４４に出力
する。

【００６５】なお、三角形の各頂点データは、たとえば
ｘ，ｙ座標が１６ビット、ｚ座標が２４ビット、ＲＧＢ
カラー値が各１２ビット（＝８＋４）、ｓ，ｔ，ｑテク
スチャ座標は各３２ビット浮動少数値（ＩＥＥＥフォー
マット）等で構成される。

【００６６】なお、このＤＤＡセットアップ回路４０４
３は、たとえばＤＳＰ構造ではなく、ＡＳＩＣ手法によ
り実装される。

【００６７】トライアングルＤＤＡ回路４０４４は、Ｄ
ＤＡセットアップ回路４０４３から入力した変分データ
Ｓ４０４３を用いて、三角形内部の各画素における線形
補間された（ｚ，Ｒ，Ｇ，Ｂ，ｓ，ｔ，ｑ）データを算
出する。トライアングルＤＤＡ回路４０４４は、各画素
の（ｘ，ｙ）データと、当該（ｘ，ｙ）座標における
（ｚ，Ｒ，Ｇ，Ｂ，ｓ，ｔ，ｑ）データとを、ＤＤＡデ
ータ（補間データ）Ｓ４０４４としてテクスチャエンジ
ン回路４０４５に出力する。たとえば、トライアングル
ＤＤＡ回路４０４４は、並行して処理を行う矩形内に位
置する８（＝２×４）画素分のＤＤＡデータＳ４０４４
をテクスチャエンジン回路４０４５に出力する。

【００６８】テクスチャエンジン回路４０４５は、「ｓ
／ｑ」および「ｔ／ｑ」の算出処理、テクスチャ座標デ
ータ（ｕ，ｖ）の算出処理、テクスチャバッファ４０４
９ａからの（Ｒ，Ｇ，Ｂ）データの読み出し処理等をパ
イプライン方式で行う。なお、テクスチャエンジン回路
４０４５は、たとえば所定の矩形内に位置する８画素に
ついての処理を同時に並行して行う。

【００６９】テクスチャエンジン回路４０４５は、ＤＤ
ＡデータＳ４０４４が示す（ｓ，ｔ，ｑ）データについ
て、ｓデータをｑデータで除算する演算と、ｔデータを
ｑデータで除算する演算とを行う。テクスチャエンジン
回路４０４５には、たとえば図示しない除算回路が８個
設けられており、８画素についての除算「ｓ／ｑ」およ
び「ｔ／ｑ」が同時に行われる。また、８画素のうち代
表点からの補間演算処理を行うように実装することも可
能である。

【００７０】また、テクスチャエンジン回路４０４５
は、除算結果である「ｓ／ｑ」および「ｔ／ｑ」に、そ
れぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを
乗じて、テクスチャ座標データ（ｕ，ｖ）を生成する。
また、テクスチャエンジン回路４０４５は、メモリＩ／
Ｆ回路４０４６を介して、ＳＲＡＭ４０５０あるいはＤ
ＲＡＭ４０４９に、生成したテクスチャ座標データ
（ｕ，ｖ）を含む読み出し要求を出力し、メモリＩ／Ｆ
回路４０４６を介して、ＳＲＡＭ４０５０あるいはＤＲ
ＡＭ４０４９に含まれるテクスチャバッファ４０４９ａ
に記憶されているテクスチャデータを読み出すことで、
（ｓ，ｔ）データに対応したテクスチャアドレスに記憶
された（Ｒ，Ｇ，Ｂ）データＳ４０５０を得る。ここ
で、ＳＲＡＭ４０５０には、前述したようにテクスチャ
バッファ４０４９ａに格納されているテクスチャデータ
が記憶される。テクスチャエンジン回路４０４５は、読
み出した（Ｒ，Ｇ，Ｂ）データＳ４０５０の（Ｒ，Ｇ，
Ｂ）データと、前段のトライアングルＤＤＡ回路４０４
４からのＤＤＡデータＳ４０４４に含まれる（Ｒ，Ｇ，
Ｂ）データとを、それぞれ掛け合わせるなどして、画素
データＳ４０４５を生成する。テクスチャエンジン回路
４０４５は、この画素データＳ４０４５を最終的に画素
のカラー値としてメモリＩ／Ｆ回路４０４６に出力す
る。

【００７１】なお、テクスチャバッファ４０４９ａに
は、ＭＩＰＭＡＰ（複数解像度テクスチャ）などの複数
の縮小率に対応したテクスチャデータが記憶されてい
る。ここで、何れの縮小率のテクスチャデータを用いる
かは、所定のアルゴリズムを用いて、前記三角形単位で
決定される。

【００７２】テクスチャエンジン回路４０４５は、フル
カラー方式の場合には、テクスチャバッファ４０４９ａ
から読み出した（Ｒ，Ｇ，Ｂ）データを直接用いる。一
方、テクスチャエンジン回路４０４５は、インデックス
カラー方式の場合には、あらかじめ作成しておいたカラ
ーインデックステーブルのデータを、テクスチャカラー
ルックアップテーブル（ＣＬＵＴ）バッファ４０４９ｄ
より内蔵するＳＲＡＭ等で構成した一時保管バッファに
転送しておいて、このカラールックアップテーブルを用
いて、テクスチャバッファ４０４９ａから読み出したカ
ラーインデックスに対応する（Ｒ，Ｇ，Ｂ）データを得
る。たとえばカラールックアップテーブルがＳＲＡＭで
構成された場合、カラーインデックスをＳＲＡＭのアド
レスに入力すると、その出力には実際の（Ｒ，Ｇ，Ｂ）
データが出てくるといった使い方となる。

【００７３】メモリＩ／Ｆ回路４０４６は、テクスチャ
エンジン回路４０４５から入力した画素データＳ４０４
５に対応するｚデータと、ＤＲＡＭ４０４９に含まれる
ｚバッファ４０４９ｃに記憶されているｚデータとの比
較を行い、入力した画素データＳ４０４５によって描画
される画像が、前回、ディスプレイバッファ４０４９ｂ
に書き込まれた画像より、手前（視点側）に位置するか
否かを判断し、手前に位置する場合には、画像データＳ
４０４３に対応するｚデータでｚバッファ４０４９ｃに
記憶されたｚデータを更新する。また、メモリＩ／Ｆ回
路４０４６は、（Ｒ，Ｇ，Ｂ）データをディスプレイバ
ッファ４０４７ｂに書き込む。

【００７４】さらに、メモリＩ／Ｆ回路４０４６は、今
から描画しようとしている画素におけるテクスチャアド
レスに対応したテクスチャデータを格納しているメモリ
ブロックをそのテクスチャアドレスより算出し、そのメ
モリブロックにのみ読み出し要求を出すことにより、テ
クスチャデータを読み出す。この場合、該当するテクス
チャデータを保持していないメモリブロックにおいて
は、テクスチャデータの読み出しのためのアクセスが行
われないため、描画により多くのアクセス時間を提供す
ることが可能となっている。

【００７５】メモリＩ／Ｆ回路４０４６は、描画におい
ても同様に、今から描画しようとしている画素アドレス
に対応する画素データを格納しているメモリブロックに
対して、該当アドレスから画素データをモディファイ書
き込みするために読み出し、モディファイ後同じアドレ
スへ書き戻す。隠れ面処理を行なう場合には、やはり同
じように今から描画しようとしている画素アドレスに対
応する奥行きデータを格納しているメモリブロックに対
して、該当アドレスから奥行きデータをモディファイ書
き込みするため読み出し、必要ならばモディファイ後同
じアドレスへ書き戻す。

【００７６】また、メモリＩ／Ｆ回路４０４６は、テク
スチャエンジン回路４０４３からのＳＲＡＭ４０５０
に、生成されたテクスチャ座標データ（ｕ，ｖ）を含む
読み出し要求を受けた場合には、ＳＲＡＭ４０５０に記
憶された（Ｒ，Ｇ，Ｂ）データＳ４０５０を読み出す。
また、メモリＩ／Ｆ回路４０４６は、ＣＲＴコントロー
ル回路４０４７から表示データを読み出す要求を受けた
場合には、この要求に応じて、ディスプレイバッファ４
０４９ｂから一定の固まり、たとえば８画素あるいは１
６画素単位で表示データを読み出す。

【００７７】メモリＩ／Ｆ回路４０４６は、ＤＲＡＭ４
０４９およびＳＲＡＭ４０５０へのアクセス（書き込み
または読み出し）を行うが、書き込み経路と読み出し経
路とが別経路として構成されている。すなわち、書き込
みの場合には書き込みアドレスＡＤＲＷと書き込みデー
タＤＴＷが書き込み系回路で処理されてＤＲＡＭ４０４
９に書き込み、読み出しの場合には読み出し系回路で処
理されてＤＲＡＭ４０４９またはＳＲＡＭ４０５０から
読み出す。そして、メモリＩ／Ｆ回路４０４６は、所定
のインターリーブ方式のアドレッシングに基づいてＤＲ
ＡＭ４０４９へのアクセスを、たとえば１６画素単位で
行う。

【００７８】このようなメモリとのデータのやりとりに
おいては、それまでの処理を複数並行処理することで、
描画性能を向上させることができる。特に、トライアン
グルＤＤＡ部分とテクスチャエンジン部分を並列実効形
式で、同じ回路を設ける（空間並列）か、または、パイ
プラインを細かく挿入する（時間並列）ことで、複数画
素の同時算出を行っている。メモリブロックは表示領域
において隣接した部分は、後述するように異なるメモリ
ブロックとなるように配置してあるので、三角形のよう
な平面を描画する場合には面で同時に処理できることに
なるため、それぞれのメモリブロックの動作確率は非常
に高くなっている。

【００７９】ＣＲＴコントロール回路４０４７は、与え
られた水平および垂直同期信号に同期して、図示しない
ＣＲＴに表示する表示アドレスを発生し、ＤＲＡＭ４０
４９に含まれるディスプレイバッファ４０４９ｂから表
示データを読み出す要求をメモリＩ／Ｆ回路４０４４に
出力する。この要求に応じて、メモリＩ／Ｆ回路４０４
６は、ディスプレイバッファ４０４９ｂから一定の固ま
りで表示データを読み出す。ＣＲＴコントローラ回路４
０４７は、ディスプレイバッファ４０４９ｂから読み出
した表示データを記憶するたとえばＦＩＦＯ回路を内蔵
し、一定の時間間隔で、ＲＡＭＤＡＣ回路４０４８に、
ＲＧＢのインデックス値を出力する。

【００８０】ＲＡＭＤＡＣ回路４０４８は、各インデッ
クス値に対応するＲ，Ｇ，Ｂデータを記憶しており、Ｃ
ＲＴコントローラ回路４０４７から入力したＲＧＢのイ
ンデックス値に対応するデジタル形式のＲ，Ｇ，Ｂデー
タを、図示しないＤ／Ａコンバータ(Digital/Analog Co
nverter)に転送し、アナログ形式のＲ，Ｇ，Ｂデータを
生成する。ＲＡＭＤＡＣ回路４０４８は、この生成され
たＲ，Ｇ，Ｂデータを、たとえば複数（数ビット分用）
のパッド部１０５２を介して図示しないＣＲＴに出力す
る。

【００８１】なお、このパッド部１０５２に対応する部
分には、たとえば図２に示す出力信号選択系が適用され
る。

【００８２】ＤＲＡＭ４０４９は、テクスチャバッファ
４０４９ａ、ディスプレイバッファ４０４９ｂ、ｚバッ
ファ４０４９ｃおよびテクスチャＣＬＵＴ(Color Look
Up Table) バッファ４０４９ｄとして機能する。また、
ＤＲＡＭ４０４９は、後述するように、同一機能を有す
る複数（本実施形態では４個）のモジュールに分割され
ている。

【００８３】また、ＤＲＡＭ４０４９には、より多くの
テクスチャデ−タを格納するために、インデックスカラ
−におけるインデックスと、そのためのカラ−ルックア
ップテ−ブル値が、テクスチャＣＬＵＴバッファ４０４
９ｄに格納されている。インデックスおよびカラ−ルッ
クアップテ−ブル値は、上述したように、テクスチャ処
理に使われる。すなわち、通常はＲ，Ｇ，Ｂそれぞれ８
ビットの合計２４ビットでテクスチャ要素を表現する
が、それではデ−タ量が膨らむため、あらかじめ選んで
おいたたとえば２５６色等の中から一つの色を選んで、
そのデ−タをテクスチャ処理に使う。このことで２５６
色であればそれぞれのテクスチャ要素は８ビットで表現
できることになる。インデックスから実際のカラ−への
変換テ−ブルは必要になるが、テクスチャの解像度が高
くなるほど、よりコンパクトなテクスチャデ−タとする
ことが可能となる。これにより、テクスチャデ−タの圧
縮が可能となり、内蔵ＤＲＡＭの効率良い利用が可能と
なる。

【００８４】さらにＤＲＡＭ４０４９には、描画と同時
並行的に隠れ面処理を行うため、描画しようとしている
物体の奥行き情報が格納されている。なお、表示データ
と奥行きデータおよびテクスチャデータの格納方法とし
ては、たとえばメモリブロックの所定の位置、たとえば
先頭から連続して表示データが格納され、次に奥行きデ
ータが格納され、残りの空いた領域に、テクスチャの種
類毎に連続したアドレス空間でテクスチャデータが格納
される。図面に関連付けて概念的に説明すると、図６
（Ａ）〜（Ｃ）に示すように、いわゆるベースポインタ
（ＢＰ）で示された位置から図中ＦＢで示す領域に、た
とえば２４ビット幅で表示データと奥行きデータが格納
され、残りの空いた領域である８ビット幅の領域に図中
ＴＢで示すようにテクスチャデータが格納される。これ
らは表示データとテクスチャデータのユニファイドメモ
リ（Unified Memory）化ということになる。これによ
り、テクスチャデータを効率よく格納できることにな
る。

【００８５】以上のように、ＤＤＡセットアップ回路４
０４３、トライアングルＤＤＡ回路４０４４、テクスチ
ャエンジン回路４０４５、メモリＩ／Ｆ回路４０４６等
における所定を経て、最終的なメモリアクセスがピクセ
ル(Pixel；Picture Cell Element) という描画画素単位
になる。

【００８６】以上のような処理を行うために、それぞれ
の論理的な機能に対応したブロックが構成され、それら
は図５のレイアウト図に示したような配置関係をもって
配置される。

【００８７】外部とのデータ受け渡しのためのホストＩ
／Ｆ４０４１を論理回路ブロックの片側に配置してい
る。これにより、Ｉ／Ｆから処理ブロックまでの配線の
ばらつきと最大の長さの最小化が可能となる。このホス
トＩ／Ｆ４０４１に隣接して入力頂点データ等のための
入力バッファ４０４２を配置している。そして、入力バ
ッファ４０４２のすぐ隣に線形補間演算のための初期設
定演算ブロック、すなわちＤＤＡセットアップ回路４０
４３を配置している。これにより、入力された頂点デー
タ取り出しのための配線ばらつきを極力減らし、半導体
性能限界のデータ転送を可能としている。

【００８８】さらに、線形補間演算のための初期設定演
算ブロックであるＤＤＡセットアップ回路４０４３のす
ぐ隣に線形補間処理ブロックとしてのトライアングルＤ
ＤＡ回路４０４４を配置している。また、３次元グラフ
ィックス描画において、図形に模様を張りつけるための
テクスチャー処理を行うが、その処理は線形補間演算処
理の直後に行われるため、その転送経路を最適にするた
めに、線形補間演算処理ブロックとしてのトライアング
ルＤＤＡ回路４０４４のすぐ隣にテクスチャ処理ブロッ
クであるテクスチャエンジン回路４０４５およびメモリ
Ｉ／Ｆ回路４０４６を配置している。

【００８９】表示データを十分保持できるだけのメモリ
ブロック（Ａ，Ｂ）はチップの半分以上等の面積とな
り、非常に大きくなる場合がほとんどなので、ディスプ
レイバッファとグラフィックス処理を行なうブロックの
間の配線の長さそのものが比較的長くなり、また、その
ばらつきも大きくなってしまう。そのため、図５に示す
ように、グラフィックス処理を行うブロックからは動き
を制御できないレジスタ４０５１，４０５２をディスプ
レイバッファへの入力または出力またはその両方に挿入
配置することができるシステム構成にしている。これに
より、長くて信号転換が遅くなる配線での遅延時間を一
定の範囲に固定することが可能となり、システム全体の
性能を向上させることができる。

【００９０】また、表示データを十分保持できるだけの
メモリブロックが２ポート以上のポートを持つように構
成している。これにより、メモリブロックそのものは大
きさが大きくなるが、転送の性能を向上することが可能
となる。特に、３次元グラフィックス描画においては、
表示メモリへの書きこみと、物理的には表示メモリと同
一のテクスチャメモリからの読み出し、さらには、表示
のための表示メモリからの読み出しがそれぞれ同時進行
して行うことができることで全体の性能の向上が可能と
なる。本実施形態では、図５に示すように、データの入
出力ポートとしてメモリブロックＡ、Ｂそれぞれに第１
ポート４０５３，４０５４を設け、さらに、読み出し専
用ポートとしてメモリブロックＡ、Ｂそれぞれに第２ポ
ート４０５５，４０５６を設置している。

【００９１】なお、図５の例では、読み出し専用ポート
のデータ出力側に動きを制御できないレジスタ４０５
１，４０５２が配置されているが、書きこみデータ線側
に配置することがより有効な場合もあるし、メモリブロ
ックへ入力される読み出しおよび書きこみアドレス線に
設置する方がよい場合もある。これは、メモリブロック
と論理ブロックの大きさとか、配線関係により左右され
る。

【００９２】また、本実施形態では、物理的に分離され
ている回路ブロック間のバスの受け側にはＦＩＦＯ（Fi
rst In First Out) バッファを設置し、ＦＩＦＯの満杯
の手前を知らせる信号により受け側からデータの送出側
に対して転送停止を行うように構成されている。このよ
うな構成を採用することにより、回路ブロック間の制御
信号にパイプを挿入することが可能となり、全体の動作
周波数を向上することができる。

【００９３】上述したような３次元グラフィックス処理
を行うにあたり、線形補間演算のための初期設定演算ブ
ロックおよび線形補間処理ブロック、すなわちＤＤＡセ
ットアップ回路４０４３およびトライアングルＤＤＡ回
路４０４４のそれぞれが、テクスチャ処理系ブロックの
ブロックサイズより大きくならないようにするために、
初期設定演算ブロックおよび線形補間処理ブロックでの
処理の内容を厳選している。

【００９４】このことについて、主な描画要素としては
三角形であるので、三角形の描画に注目して特に処理効
率を向上させた内容を説明する。

【００９５】初期設定演算ブロックであるＤＤＡセット
アップ回路４０４３においては、最初に三角形の頂点に
関してｙ軸方向の座標によるソートを行い、処理する場
合の形状の場合わけができるだけ少なくなるようにす
る。さらに、三角形内部の各種パラメータ（Ｚ，Ｒ，
Ｇ，Ｂ，Ｓ，Ｔ，Ｑ，α，Ｆ等）の面内におけるＸ軸お
よびＹ軸方向の傾きを数学的に算出する。

【００９６】また、本実施形態のＤＤＡ処理において、
画素を一定のまとまった範囲（２×８）で処理を行い、
その処理の範囲は表示メモリがＤＲＡＭであった場合で
あってもそのページが境界には関係無く領域を設定す
る、いわゆる２×８移動打ち込み（Moving Stamp) を行
っている。

【００９７】たとえば、まず、最初の内部画素を算出し
て、図７に示すように、２×８のスタンプを描画する。
このとき、画素内外判定で描画マスクを作成する。そし
て、ｘ方向で最初の内部画素位置を記憶し、２×８のス
タンプ描画を終了辺まで続ける。また、ｙ方向に１スタ
ンプ部分進めて記憶しておいたｘ位置からスタンプを開
始する。

【００９８】この移動打ち込み処理を採用することによ
り、実際には描画されない無駄な画素の処理を減少させ
ることができ、目的の性能を達成するための回路規模を
小さくすることができる。

【００９９】テクスチャ処理ブロックに至るまでのデー
タ処理において、上記のようなシンプルな処理を行うこ
とで、テクスチャ処理ブロックよりも小さな規模でのブ
ロックの構成が可能となる。そして、それぞれのブロッ
クの配線を無理無く行えるようにできるようになり、線
形補間演算のための初期設定演算ブロックおよび線形補
間処理ブロックの大きさがテクスチャ処理ブロックより
も大きくならないように全体のアーキテクチャを構成し
ている。すなわち、本実施形態においては、ＤＤＡセッ
トアップ回路４０４３およびトライアングルＤＤＡ回路
４０４４のブロックの大きさが、テクスチャエンジン回
路４０４５およびメモリＩ／Ｆ回路４０４６を含むテク
スチャ処理系よりも大きくならないように全体のアーキ
テクチャを構成している。

【０１００】また、テクスチャ処理は、大容量のメモリ
を頻繁にアクセスすることになるので、その部分はでき
るだけチップの真中に配置できるようになっていること
が重要であり、テクスチャ処理に至るまでのデータ処理
をうまく配置して、しかもテクスチャ処理ブロックがチ
ップのほぼ真中あたりに配置できるためにも、テクスチ
ャ処理に至るまでのデータ処理ブロックをテクスチャ処
理ブロックよりも小さくなるようにしている。

【０１０１】以上説明した回路ブロックとして採用され
るレンダリング回路によれば、入力されるデータの処理
が最適に行なわれるために、描画プリミティブ（主に三
角形）の１頂点分以上の大きさの入力バッファ４０４２
を持つことから、ほとんどの処理は１頂点分のデータが
そろった時点で開始できるようになる。このため、次に
処理できるまでの間に次の頂点のデータを並行して蓄積
することが可能となり、処理の中断が減少する。

【０１０２】また、外部とのデータ受け渡しのホストＩ
／Ｆ４０４１、入力バッファ４０４２を論理回路ブロッ
クの片側に配置することで、Ｉ／Ｆから処理ブロックま
での配線のばらつきを最大の長さの最小化が可能とな
る。このことを守るために、システムの配線としてのホ
ストとのバス幅および転送速度さらには転送のプロトコ
ルを使おうとしている半導体のプロセス世代およびパッ
ケージに最適になるように設計することが目標として設
定できることになる。そういった意味で外部とのデータ
受け渡しのホストＩ／Ｆを論理回路ブロックの片側に配
置することを最初に設計の目標として設定することは重
要となっている。そして、データ受け渡しのホストＩ／
Ｆ、入力バッファ４０４２のすぐ隣に線形補間演算のた
めの初期設定演算回路ブロックとしてのＤＤＡセットア
ップ回路４０４３を配置し、ＤＤＡセットアップ回路４
０４３のすぐ隣に線形補間処理回路ブロックとしてのト
ライアングルＤＤＡ回路４０４４を配置することで、ホ
ストとのデータ転送のバンド幅を使い切るために線形補
間演算のための初期設定演算に対してを最大限の効率で
データ転送が可能となる。この場所に線形補間演算のた
めのＤＤＡセットアップ回路４０４３を配置すること
は、本発明における３次元グラフィックス描画処理の方
法におけるデータ処理のためのパイプライン構造におい
て、最適なデータ転送を実現するものとなる。一般的な
言い方をするとすれば、どのような３次元グラフィック
ス処理を行うかによって、処理するブロックの種類およ
びその最適な配置関係を特定することができる。そうい
った意味で、実際に配置可能なブロックサイズと機能を
どのように決めて設計するかが、システムの最終性能に
大きく左右することになる。

【０１０３】３次元グラフィックス描画においては、図
形に模様を張りつけるためのテクスチャ処理を行うが、
その処理は本実施形態では、線形補間演算処理の直後に
行われるため、線形補間演算処理回路ブロックのすぐ隣
にテクスチャ処理回路ブロック４０４５，４０４６を配
置して、その転送経路が最適化される。また、テクスチ
ャ処理回路ブロック４０４５，４０４６のサイズがその
前処理段階のブロックのサイズよりも大きくなるように
機能配分を行なうことで、大容量のメモリを最も頻繁に
アクセスするテクスチャ処理回路ブロックが、周辺に配
置した大容量のメモリへ最適にアクセスできるように配
置しやすくなる。

【０１０４】また、表示データ（含むテクスチャ）を十
分保持できるだけのメモリブロック４０４９，４０５０
はチップの半分以上等、非常に大きくなる場合がほとん
どなので、ディスプレイバッファとグラフィックス処理
を行うブロックの間の配線の長さそのものが比較的長く
なり、また、そのばらつきもおおきくなってしまう。そ
のため、グラフィックス処理を行なうブロックからは動
きを制御できないレジスタ４０５１，４０５２をディス
プレイバッファへの入力または出力またはその両方に挿
入配置することができるシステム構成にすることで、長
くて信号転送が遅くなる配線での遅延時間を一定の範囲
に固定することが可能となり、システム全体の性能を向
上することができる。また、動きを止めたりの制御がで
きないレジスターであることにより、その制御のための
信号の遅延等を考慮する必要がなく、性能の限界を高め
ることが可能となる。

【０１０５】また、表示データを十分保持できるだけの
メモリブロックが２ポート以上のポート４０５３〜４０
５６を持つように構成することで、メモリブロックその
ものは大きさが大きくなるが、転送の性能を向上するこ
とが可能となる。特に、３次元グラフィックス描画にお
いては、表示メモリへの書き込みと、物理的にはディス
プレイメモリと同一のテクスチャバッファ４０４９ａか
らの読み出し、さらには、表示のためのディスプレイバ
ッファ４０４９ｂからの読み出しがそれぞれ同時進行し
て行うことができることで全体の性能の向上が可能とな
る。このように大域的に配線が長くなるアーキテクチャ
ではなく、多少サイズは大きくなったとしても、局所的
に配線が完結できるアーキテクチャが今後の微細加工の
進化していく半導体プロセスにとって、有利なものとな
る。

【０１０６】なお、本発明は上述した実施形態には限定
されない。また、上述した図４に示す３次元コンピュー
タグラフィックスシステム４００では、ＳＲＡＭ４０４
８を用いる構成を例示したが、ＳＲＡＭ４０４８を設け
ない構成にしてもよい。

【０１０７】さらに、図４に示す３次元コンピュータグ
ラフィックスシステム４００では、ポリゴンレンダリン
グデータを生成するジオメトリ処理を、メインプロセッ
サ４０１で行う場合を例示したが、レンダリング回路４
０４で行うようにしてもよい。

【０１０８】

【発明の効果】本発明によれば、一つの半導体チップ内
に同一機能の回路ブロックを複数配置し、それぞれの回
路ブロックからの信号線を選択する手段を設けること
で、そのチップ内の少なくとも一つの回路ブロックが動
作すれば他の回路ブロックは不良であってもそのチップ
としては良品とすることができる。よって、パッドによ
って囲まれた大きな部分の中に小さなロジック回路ブロ
ックが不良となるだけで、そのパッドによって囲まれた
大きな部分全部を捨てなければならなくなる確率を減少
させることがができるようになる。そのことは、すなわ
ち見かけ上の歩留が向上することを特徴とすることを意
味する。しかも、今後パッドリミット（パッドによって
チップの大きさが決まってしまって、その中身は隙間だ
らけの状態となる）に成りやすい傾向にあるため、この
ような対処を行うことは、今後の超微細加工技術を使う
半導体製造においては、製造効率向上によるコスト削減
のために非常に重要になってくる。

【０１０９】また、本発明によれば、複数の同一の回路
ブロックから良品となっている回路ブロックをパッドに
選択的に接続するマルチプレクサを設け、その選択信号
をテスト時に固定することで、あたかも一つの良品チッ
プのようにすることができる。この処理は、ヒューズを
レーザ光線で切断する等の非常に簡単な処理であるた
め、歩留向上に比較して、その処理コストは低く押さえ
ることができる。

【０１１０】また、不良となった回路ブロックの電源ラ
インを切断することで、消費電力、および、不良となっ
た悪影響を取り除くことが可能となるため、全体として
は、あたかも、もともとの良品が増加したかのように見
えるだけになる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の一実施形態の概略構
成を説明するためのブロック図である。

【図２】本発明に係る回路ブロックにおける信号の出力
端子に関して処理する構成例を示す図である。

【図３】本発明に係る回路ブロックにおける信号の入出
力端子に関して処理する構成例を示す図である。

【図４】本発明に係る回路ブロックとしてのレンダリン
グ回路が採用される３次元コンピュータグラフィックス
システムのシステム構成図である。

【図５】図４のレンダンリグ回路の要部ブロックのレイ
アウトを示す図である。

【図６】図４のレンダンリグ回路のＤＲＡＭへの表示デ
ータと奥行きデータおよびテクスチャデータの格納方法
を概念的に説明するための図である。

【図７】２×８移動打ち込み（Moving Stamp) 処理を説
明するための図である。

【符号の説明】

１００…半導体チップ、１０１〜１０４…回路ブロッ
ク、１０５，１０５−１〜１０５−４…パッド、２０１
〜２０５…セレクタ、２０５〜２０８…フューズ部、２
０５１〜２０８１…第１フューズ、２０５２〜２０８２
…第２フューズ、３０１，３０３…制御ゲート、３０３
…フューズ部、３０３１…第１フューズ、３０３２…第
２フューズ、ＮＡ１…ＮＡ６…ＮＡＮＤゲート、ＩＮＶ
１…インバータ、４００…３次元コンピュータグラフィ
ックスシステム、４０１…メインプロセッサ、４０２…
メインメモリ、４０３…Ｉ／Ｏインタフェース回路、４
０４…レンダリング回路、４０４３…ＤＤＡセットアッ
プ回路、４０４４…トライアングルＤＤＡ回路、４０４
５…テクスチャエンジン回路、４０４６…メモリＩ／Ｆ
回路、４０４７…ＣＲＴコントローラ回路、４０４８…
ＲＡＭＤＡＣ回路、４０４９…ＤＲＡＭ、４０４９ａ…
テクスチャバッファ、４０４９ｂ…ディスプレイバッフ
ァ、４０４９ｃ…ｚバッファ、４０４９ｄ…テクスチャ
ＣＬＵＴバッファ、４０５０…ＳＲＡＭ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 ＥＦターム(参考） 5B057 CA13 CA16 CB13 CB16 CE20 CH01 CH07 5B080 AA13 CA00 FA02 FA16 GA22 5F038 AV15 BE04 BE07 DF01 DF05 DF11 DF16 DT18 EZ20 5F064 DD13 EE27 FF02 FF27 FF36 HH10 HH12 HH14

Claims

【特許請求の範囲】

【請求項１】一つの半導体チップ内に同一機能を有す
る回路ブロックを複数配置し、それぞれの回路ブロックからの信号線を選択する手段を
有する半導体装置。
【請求項２】複数の同一機能を有する回路ブロックか
らの信号を選択する手段を有する請求項１記載の半導体
装置。
【請求項３】複数の同一機能を有するの回路ブロック
から良品となっている回路ブロックをパッドに選択信号
により選択的に接続するマルチプレクサと、当該選択信
号を固定可能な手段とを有する請求項１記載の半導体装
置。
【請求項４】不良となった回路ブロックの電源ライン
を切断可能な手段を有する請求項１記載の半導体装置。
【請求項５】上記信号線の選択は、チップの検査段階
で各回路ブロック毎に実施するスキャンテストにより有
効な回路ブロックの判定に基づいて行う請求項１記載の
半導体装置。
【請求項６】一つの半導体チップ内に同一機能を有す
る回路ブロックを複数配置し、それぞれの回路ブロックからの信号線を選択する手段を
有し、上記回路ブロックは、論理回路ブロックと、表示しよう
とする表示データを十分保持できるだけのメモリブロッ
クを同一チップに内蔵し、上記論理回路ブロックへの入
力部に、３次元グラフィックス描画プリミティブの１頂
点分以上の大きさの入力バッファを有するレンダリング
処理を行うグラフィックス描画装置を含む半導体装置。
【請求項７】一つの半導体チップ内に同一機能を有す
る回路ブロックを複数配置し、それぞれの回路ブロックからの信号線を選択する手段を
有し、上記回路ブロックは、単位図形の頂点について、３次元
座標（ｘ，ｙ，ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）デ
ータ、テクスチャの同次座標（ｓ，ｔ）および同次項ｑ
を含むポリゴンレンダリングデータを受けてレンダリン
グ処理を行うグラフィックス描画装置であって、表示デ−タと少なくとも一つの図形要素が必要とするテ
クスチャデ−タをメモリブロックと、上記単位図形の頂点のポリゴンレンダリングデータを補
間して、上記単位図形内に位置する画素の補間データを
生成する補間処理回路ブロックと、上記補間データに含
まれるテクスチャの同次座標（ｓ，ｔ）を同次項ｑで除
算して「ｓ／ｑ」および「ｔ／ｑ」を生成し、上記「ｓ
／ｑ」および「ｔ／ｑ」に応じたテクスチャアドレスを
用いて、上記メモリブロックからテクスチャデータを読
み出し、表示データの図形要素の表面へのテクスチャデ
ータの張り付け処理を行うテクスチャ処理回路ブロック
とを少なくとも備えた論理回路ブロックと、上記論理回路ブロックの補間処理回路ブロックへのポリ
ゴンレンダリングデータの入力部に、３次元グラフィッ
クス描画プリミティブの１頂点分以上の大きさの入力バ
ッファとを有し、上記メモリブロック、論理回路ブロック、および入力バ
ッファが一つの半導体チップ内に混載されているグラフ
ィックス描画装置を含む半導体装置。