JP4200573B2 - 記憶装置と画像処理装置およびその方法とリフレッシュ動作制御装置およびその方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭなどの記憶保持にリフレッシュ動作が必要な半導体メモリを備えた記憶装置と、画像処理装置およびその方法と、半導体メモリのリフレッシュ動作を制御するリフレッシュ動作制御装置およびその方法とに関する。
【０００２】
【従来の技術】
種々のＣＡＤ(Computer Aided Design) システムや、アミューズメント装置などにおいて、コンピュータグラフィックスがしばしば用いられている。特に、近年の画像処理技術の進展に伴い、３次元コンピュータグラフィックスを用いたシステムが急速に普及している。
このような３次元コンピュータグラフィックスでは、各画素（ピクセル）に対応する色を決定するときに、各画素の色の値を計算し、この計算した色の値を、当該画素に対応するディスプレイバッファ（フレームバッファメモリ）のアドレスに書き込むレンダリング(Rendering) 処理を行う。
レンダリング処理の手法の一つに、ポリゴン（Polygon)レンダリングがある。この手法では、立体モデルを三角形の単位図形（ポリゴン）の組み合わせとして表現しておき、このポリゴンを単位として描画を行なうことで、表示画面の色を決定する。
【０００３】
上述したようなシステムでは、グラフィックス処理を行って得られた画像信号（データ）を画像メモリに書き込み（描画し）、その後、画像信号を読み出してＣＲＴ(Cathode Ray Tube)などのディスプレイに出力する。
上述した画像メモリとしては、一般的に、ＤＲＡＭ(Dynamic Rondom Access Memory)などの半導体メモリが用いられる。
ところで、ＤＲＡＭは、それぞれコンデンサに電荷を蓄積してデータを記憶する複数のメモリセルを用いて構成されている。このようなメモリセルのコンデンサに蓄積された電荷は、時間の経過に伴い失われることから、記憶データを保持するために、各メモリセルのコンデンサを定期的にリフレッシュ（リチャージ）する必要がある。
なお、リフレッシュ動作中は、データの書き込みおよび読み出しは禁止される。
【０００４】
従って、画像メモリとしてＤＲＡＭを用いた場合には、ディスプレイに表示する画像の画質がリフレッシュ動作によって劣化しないように、画像信号の水平帰線（ブランク）期間および垂直帰線期間内に、予め決められた所定の回数のリフレッシュ動作を行っている。
また、このような画像メモリには、ディスプレイ上に画像を表示する際の水平帰線期間および垂直帰線期間内のリフレッシュ動作を行っていない期間内に、画像信号が描画され（書き込まれ）、それ以外の表示期間内に、画像メモリから読み出された画像信号がディスプレイに出力される。
【０００５】
この場合に、画像メモリにおける画像信号の記憶保持を行う上でリフレッシュ動作は必須であるため、水平帰線期間および垂直帰線期間内では、画像信号の書き込み動作よりもリフレッシュ動作が優先して行われる。
【０００６】
【発明が解決しようとする課題】
ところで、画像メモリへの画像信号の書き込みの負荷は、画像信号に応じた画像の解像度や、画像信号の内容に応じて変化する。
従って、従来のように、一定の時間間隔で画像メモリのリフレッシュ動作を行うと、書き込みの負荷が所定のレベルを越えたときに、リフレッシュ動作と画像信号の画像メモリへの書き込み動作との双方を帰線期間内に行うことができなくなり、上述したようにリフレッシュ動作が優先的に行われて、画像信号の一部が画像メモリに書き込めないという事態が発生する可能性がある。このように、必要な画像信号が画像メモリに書き込めなくなると、表示される画像が劣化してしまうという問題がある。
また、従来のように、一定の時間間隔で画像メモリのリフレッシュ動作を行うと、書き込みの負荷が最も高いときに、半導体メモリの負荷が最も高くなり、それに伴い消費電力のピークが高くなる。ここで、半導体メモリ内の配線や回路素子などは、消費電力のピークに合わせて大容量のものを用いる必要があり、半導体メモリが大規模化してしまうという問題がある。
【０００７】
本発明は上述した従来技術の問題点に鑑みてなされ、リフレッシュ動作によって半導体メモリの記憶データを適切に保持しながら、半導体メモリへのアクセスの性能を高めることができる記憶装置と、画像処理装置およびその方法と、リフレッシュ動作制御装置およびその方法とを提供することを目的とする。
また、本発明は、リフレッシュ動作に伴う半導体メモリの負荷を軽減して半導体メモリの小規模化が図れる記憶装置、画像処理装置およびリフレッシュ動作制御装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上述した目的を達成するために、本発明の記憶装置は、画像信号を記憶し記憶保持にリフレッシュ動作が必要な半導体メモリと、前記半導体メモリにアクセスを行うメモリアクセス回路と、指示された回数のリフレッシュ動作を前記画像信号の帰線期間内に前記半導体メモリが行うように制御するリフレッシュ動作制御回路と、前記半導体メモリに対しての前記メモリアクセス回路による前記アクセスの負荷を監視し、当該負荷に基づいて前記帰線期間内に行う前記リフレッシュ動作の前記回数を決定し、当該決定した回数を前記リフレッシュ動作制御回路に指示するリフレッシュ動作回数決定回路とを有する。
【０００９】
本発明の記憶装置では、メモリアクセス回路によって半導体メモリにアクセスが行われ、当該アクセスの負荷がリフレッシュ動作回数決定回路によって監視される。そして、リフレッシュ動作回数決定回路によって、当該監視した負荷に基づいて、半導体メモリに記憶されている画像信号の帰線期間内に行うリフレッシュ動作の回数が決定され、当該決定された回数がリフレッシュ動作制御回路に指示される。そして、リフレッシュ動作制御回路において、前記指示された回数のリフレッシュ動作を前記帰線期間内に前記半導体メモリが行うように制御される。
【００１０】
本発明の記憶装置では、画像信号の帰線期間内に行う半導体メモリのリフレッシュ動作の回数を、従来のように固定ではなく、半導体メモリへのアクセスの負荷に基づいて動的に決定する。そのため、例えば、帰線期間における半導体メモリへのアクセスの負荷が大きくなるに従って、当該帰線期間内に行うリフレッシュ動作の回数を少なく決定でき、当該帰線期間内に半導体メモリへのアクセスに割り当てる時間を長くすることが可能になる。その結果、半導体メモリへのアクセス性能を高めることができる。また、半導体メモリへのアクセスの負荷が低いときに、当該負荷が高いときに比べてより多くのリフレッシュ動作を行うことで、記憶保持に必要な回数のリフレッシュ動作回数を半導体メモリに行わせることが可能になる。また、半導体メモリの負荷を分散させることも可能になり、装置の小規模化も図れる。
【００１１】
また、本発明の記憶装置は、好ましくは、前記メモリアクセス回路は、前記半導体メモリから読み出した画像信号に応じた画像を表示手段で表示する際の前記帰線期間内に、画像信号を前記半導体メモリに書き込み、前記リフレッシュ動作回数決定回路は、前記メモリアクセス回路による前記画像信号の書き込みの負荷に基づいて、前記リフレッシュ動作の前記回数を決定する。
【００１２】
また、本発明のリフレッシュ動作制御装置は、画像信号を記憶し記憶保持にリフレッシュ動作が必要な半導体メモリの前記リフレッシュ動作を制御するリフレッシュ動作制御装置であって、指示された回数のリフレッシュ動作を前記画像信号の帰線期間内に前記半導体メモリが行うように制御するリフレッシュ動作制御回路と、前記半導体メモリに対してのアクセスの負荷を監視し、当該負荷に基づいて前記帰線期間内に行う前記リフレッシュ動作の回数を決定し、当該決定した回数を前記リフレッシュ動作制御回路に指示するリフレッシュ動作回数決定回路とを有する。
【００１３】
本発明のリフレッシュ動作制御装置では、リフレッシュ動作回数決定回路によって、半導体メモリに対してのアクセスの負荷が監視され、当該負荷に基づいて、半導体メモリに記憶される画像信号の帰線期間内に行うリフレッシュ動作の回数が決定され、当該決定された回数がリフレッシュ動作制御回路に指示される。そして、リフレッシュ動作制御回路によって、前記指示された回数のリフレッシュ動作を前記帰線期間内に前記半導体メモリが行うように制御される。
【００１４】
また、本発明の画像処理装置は、画像処理を行って画像データを生成する画像処理回路と、前記画像データを記憶し、記憶保持にリフレッシュ動作が必要な半導体メモリと、前記半導体メモリから読み出した画像データに応じた画像を表示手段で表示する際の画像信号の帰線期間内に前記生成された画像データを前記半導体メモリに書き込むメモリアクセス回路と、指示された回数のリフレッシュ動作を前記帰線期間内に前記半導体メモリが行うように制御するリフレッシュ動作制御回路と、前記半導体メモリに対しての前記メモリアクセス回路による前記アクセスの負荷を監視し、当該負荷に基づいて前記帰線期間内に行う前記リフレッシュ動作の前記回数を決定し、当該決定した回数を前記リフレッシュ動作制御回路に指示するリフレッシュ動作回数決定回路とを有する。
【００１５】
本発明の画像処理装置では、画像処理回路において、画像処理が行われて画像データが生成される。そして、メモリアクセス回路によって、半導体メモリから読み出した画像データに応じた画像を表示手段で表示する際の画像信号の帰線期間内に、前記生成された画像データが前記半導体メモリに書き込まれる。このとき、リフレッシュ動作回数決定回路によって、前記メモリアクセス回路による前記半導体メモリに対しての前記書き込みの負荷が監視され、当該負荷に基づいて前記帰線期間内に行う前記半導体メモリのリフレッシュ動作の回数が決定され、当該決定された回数が前記リフレッシュ動作制御回路に指示される。そして、リフレッシュ動作制御回路によって、前記指示された回数のリフレッシュ動作が前記帰線期間内に前記半導体メモリで行われるように制御される。
【００１６】
また、本発明のリフレッシュ動作制御方法は、画像信号の記憶保持にリフレッシュ動作が必要な半導体メモリの前記リフレッシュ動作を制御するリフレッシュ動作制御方法であって、前記半導体メモリに対してのアクセスの負荷を監視し、当該負荷に基づいて、前記画像信号の帰線期間内に行う前記リフレッシュ動作の回数を決定し、 前記決定された回数の前記リフレッシュ動作を前記帰線期間内に前記半導体メモリが行うように制御する。
【００１７】
また、本発明の画像処理方法は、画像処理を行って画像信号を生成し、記憶保持にリフレッシュ動作が必要な半導体メモリに対し、前記生成された画像信号を当該画像信号の帰線期間内に書き込み、前記半導体メモリに対しての前記書き込みの負荷を監視し、当該負荷に基づいて、前記帰線期間内に行う前記リフレッシュ動作の回数を決定し、前記決定された回数のリフレッシュ動作を前記帰線期間内に前記半導体メモリが行うように制御する。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態に係わる画像メモリシステムおよび３次元コンピュータグラフィックシステムについて説明する。
第１実施形態
図１は、本実施形態に係わる画像メモリシステム３０１の構成図である。
図１に示すように、画像メモリシステム３０１は、タイミング発生回路３０２、ラインバッファメモリ３０３、メモリアクセス回路３０４、ＣＰＵ(Central Processing Unit) ３０５、リフレッシュ制御信号生成回路３０６、リフレッシュ制御回路３０７を有する。
ここで、リフレッシュ制御信号生成回路３０６およびリフレッシュ制御回路３０７によって本発明のリフレッシュ動作制御回路３１１が構成される。また、リフレッシュ制御回路３０７およびラインバッファメモリ３０３は、本発明の半導体メモリに対応するＤＲＡＭ(Dynamic Random Access Memory)内に組み込まれている。
また、メモリアクセス回路３０４が本発明のメモリアクセス回路に対応し、ＣＰＵ３０５が本発明のリフレッシュ動作回数決定回路に対応している。
【００１９】
図１に示す画像メモリシステム３０１では、画像処理回路３２０から出力された画像信号Ｓ３２０が、メモリアクセス回路３０４を介してＤＲＡＭ３１０の記憶モジュール３０４に書き込まれた（描画された）後に、メモリアクセス回路３０４を介して画像信号Ｓ３０３として読み出されてＣＲＴなどのディスプレイ３２１に出力される。
また、リフレッシュ制御回路３０７によるラインバッファメモリ３０３のリフレッシュ動作が、リフレッシュ制御信号生成回路３０６からリフレッシュ制御信号Ｓ３０６に基づいて行われる。このとき、メモリアクセス回路３０４によるラインバッファメモリ３０３に対しての画像信号Ｓ３２０の書き込みの負荷に基づいて、ラインバッファメモリ３０３において水平帰線期間内に行われるリフレッシュ動作の回数が決定される。
【００２０】
以下、各構成要素について詳細に説明する。
〔タイミング発生回路３０２〕
タイミング発生回路３０２は、所定の周波数の水平同期信号Ｓ３０２ａを生成し、当該生成した水平同期信号Ｓ３０２ａをメモリアクセス回路３０４、ＣＰＵ３０５、リフレッシュ制御信号生成回路３０４およびメモリアクセス回路３０７に出力する。
また、タイミング発生回路３０２は、所定の周波数の垂直同期信号Ｓ３０２ｂを生成し、当該生成した垂直同期信号Ｓ３０２ｂをメモリアクセス回路３０７に出力する。
【００２１】
〔ラインバッファメモリ３０３〕
ラインバッファメモリ３０３は、例えば、シングルバッファ方式のラインバッファメモリであり、ディスプレイ３２１に表示する１画面分の画像信号のうち１ライン分の画像信号を記憶する。
また、ラインバッファメモリ３０３は、記憶データを保持するために、リフレッシュ制御回路３０７によるリフレッシュ動作が行われる。
当該リフレッシュ動作は、後述するように、ディスプレイ３２１上の画像表示が途切れることを回避するために、ディスプレイ３２１上の画像表示の水平帰線期間および垂直帰線期間内に行われる。
【００２２】
〔メモリアクセス回路３０４〕
メモリアクセス回路３０４は、ＣＰＵ３０５からの制御信号Ｓ３０５ａに基づいて、タイミング発生回路３０２からの水平同期信号Ｓ３０２ａおよび垂直同期信号Ｓ３０２ｂを基準としたタイミングで、１ライン分の画像信号を単位として、画像処理回路３２０から入力した画像信号Ｓ３２０をＤＲＡＭ３１０のラインバッファメモリ３０３に書き込むと共に、ラインバッファメモリ３０３から読み出した画像信号Ｓ３０３をディスプレイ３２１に出力する。
ここで、本実施形態では、ラインバッファメモリ３０３がシングルバッファ方式であるため、メモリアクセス回路３０４によるラインバッファメモリ３０３への画像信号Ｓ３２０の書き込み期間（描画期間）は、ディスプレイ３２１における画像表示の水平帰線期間および垂直帰線期間内に位置する。
そのため、画像表示の水平帰線期間および垂直帰線期間内には、ラインバッファメモリ３０３への画像信号Ｓ３２０の書き込みとリフレッシュ動作とが行われ、本実施形態では、後述するように、画像信号Ｓ３２０の書き込みの負荷に基づいて、水平帰線期間内に行うリフレッシュ動作の回数を可変に制御する。
【００２３】
また、メモリアクセス回路３０４によるラインバッファメモリ３０３からの画像信号Ｓ３０３の読み出し期間（表示期間）は、ディスプレイ３２１における画像表示の水平帰線期間および垂直帰線期間外に位置する。
【００２４】
〔ＣＰＵ３０５〕
ＣＰＵ３０５は、例えば、所定のプログラムを実行し、当該プログラムの実行に応じた制御信号Ｓ３０５ａをメモリアクセス回路３０４に出力する。
また、ＣＰＵ３０５は、プログラムの内容に基づいて、メモリアクセス回路３０４によるＤＲＡＭ３１０のラインバッファメモリ３０３に対しての書き込みの負荷状態を監視し、当該監視の結果に基づいて、水平帰線期間内に行うリフレッシュ動作の回数を決定し、当該回数を示すリフレッシュ動作回数指示信号Ｓ３０５ｂをリフレッシュ制御信号生成回路３０６に出力する。
【００２５】
以下、ＣＰＵ３０５におけるリフレッシュ動作回数指示信号Ｓ３０５ｂの生成処理について説明する。
図２は、ＣＰＵ３０５におけるリフレッシュ動作回数指示信号Ｓ３０５ｂの生成処理のフローチャートである。
ステップＳ１：ＣＰＵ３０５は、水平同期信号Ｓ３０２ａ（あるいは水平ブランク信号）に基づいて、ディスプレイ３２１における画像表示が画像信号Ｓ３０６の水平帰線期間になったか否かを判断し、水平帰線期間になったと判断した場合にステップＳ２の処理を実行し、そうでない場合にステップＳ１の処理を繰り返す。
【００２６】
ステップＳ２：ＣＰＵ３０５は、プログラムの実行内容に基づいて、メモリアクセス回路３０４によるＤＲＡＭ３１０のラインバッファメモリ３０３に対しての書き込みの負荷状態を判断し、当該判断の結果に基づいて、ラインバッファメモリ３０３の負荷を分散するように、当該水平帰線期間内に行うラインバッファメモリ３０３のリフレッシュ動作の回数を決定する。
具体的には、ＣＰＵ３０５は、メモリアクセス回路３０４によるラインバッファメモリ３０３への書き込みの負荷が増大（書き込み回数が増加）するに従って、当該水平帰線期間内に行われるリフレッシュ動作の回数を少なく決定する。
【００２７】
ステップＳ３：ＣＰＵ３０５は、ステップＳ２で決定したリフレッシュ動作の回数が予め決められている仕様を満たすかか否かを判断し、満たさないと判断した場合にはステップＳ４の処理を実行し、満たすと判断した場合にはステップＳ５の処理を実行する。
具体的には、時間Ｔ内に少なくともｎ回以上のリフレッシュ動作を行うことが仕様で決められている場合には、ＣＰＵ３０５は、ステップＳ２で決定したリフレッシュ動作の回数が、当該仕様で決められている基準を下回らないか否かを判断する。
【００２８】
ステップＳ４：ステップＳ３においてリフレッシュ動作の回数が仕様を満たさないと判断した場合に実行され、ＣＰＵ３０５は、ステップＳ３で決定したリフレッシュ動作の回数を増加して新たにリフレッシュ動作の回数を決定した後に、ステップＳ３の処理を再び行う。
【００２９】
ステップＳ５：ステップＳ３においてリフレッシュ動作の回数が仕様を満たしたと判断した場合に実行され、ＣＰＵ３０５は、決定したリフレッシュ動作の回数を示すリフレッシュ動作回数指示信号Ｓ３０５ｂをリフレッシュ制御信号生成回路３０６に出力する。ＣＰＵ３０５は、その後、ステップＳ１の処理を再び実行する。
【００３０】
〔リフレッシュ制御信号生成回路３０６〕
リフレッシュ制御信号生成回路３０６は、水平同期信号Ｓ３０２ａを基準として決定された水平帰線期間内に、ＣＰＵ３０５からのリフレッシュ動作回数指示信号Ｓ３０５ｂが示す回数のリフレッシュ動作を行うように制御するリフレッシュ制御信号Ｓ３０６をリフレッシュ制御回路３０７に出力する。
【００３１】
〔リフレッシュ制御回路３０７〕
リフレッシュ制御回路３０７は、リフレッシュ制御信号生成回路３０６からのリフレッシュ制御信号Ｓ３０６に基づいて、ラインバッファメモリ３０３のリフレッシュ動作を行う。
【００３２】
以下、図１に示す画像メモリシステム３０１の動作について説明する。
先ず、ＣＰＵ３０５からの制御信号Ｓ３０５ａに基づいて、メモリアクセス回路３０４によるラインバッファメモリ３０３へのアクセスが行われる。
【００３３】
また、ＣＰＵ３０５において、図２に示すフローチャートの処理に基づいて、リフレッシュ動作回数指示信号Ｓ３０５ｂが生成され、当該信号Ｓ３０５ｂがリフレッシュ制御信号生成回路３０６に出力される。
そして、リフレッシュ制御信号生成回路３０６において、リフレッシュ動作回数指示信号Ｓ３０５ｂに応じたリフレッシュ制御信号Ｓ３０６が生成され、当該リフレッシュ制御信号Ｓ３０６がリフレッシュ制御回路３０７に出力される。
そして、リフレッシュ制御回路３０７において、リフレッシュ制御信号Ｓ３０６に基づいて、ラインバッファメモリ３０３のリフレッシュ動作が行われる。
【００３４】
このとき、図２に示すように、ラインバッファメモリ３０３への書き込み負荷に基づいて、水平帰線期間内に行われるリフレッシュ動作の回数を決定することで、例えば、ラインバッファメモリ３０３への書き込み負荷が大きい場合に、すなわち長い描画期間を必要とする場合には、水平帰線期間内に行うリフレッシュ動作の回数が少なく決定され、図３（Ｂ）に示すように、リフレッシュ動作期間Ｂ1 が短くなり、描画期間Ｃ1 が長くなる。
一方、ラインバッファメモリ３０３への書き込み負荷が小さい場合、すなわち描画期間が短くてもよい場合には、水平帰線期間内に行うリフレッシュ動作の回数が多く決定され、図３（Ｂ）に示すように、リフレッシュ動作期間Ｂ2 が長くなり、描画期間Ｃ2 が短くなる。
【００３５】
以上説明したように、画像メモリシステム３０１によれば、ラインバッファメモリ３０３への書き込み負荷に基づいて各水平帰線期間内に行われるリフレッシュ動作の回数を決定するため、ラインバッファメモリ３０３への書き込み負荷が所定値より大きくなったときに、従来のように一定の時間間隔でリフレッシュ動作を行った場合（すなわち、水平帰線期間内に行うリフレッシュ動作の回数を固定にした場合）に比べて、水平帰線期間内に行うリフレッシュ動作を少なくして長い描画期間を確保できる。その結果、１水平期間内に必要な全ての画像信号Ｓ３２０を高い確率でラインバッファメモリ３０３に書き込むことができ、ディスプレイ３２１に表示される画像の品質を高めることが可能になる。
また、画像メモリシステム３０１によれば、所定期間内に必要な回数のリフレッシュ動作が行われるため、ラインバッファメモリ３０３の記憶状態は保持される。
さらに、画像メモリシステム３０１によれば、ラインバッファメモリ３０３の負荷を時間的に分散させることができる。
その結果、画像メモリシステム３０１における消費電力のピーク値を低減でき、配線や回路素子などの容量を低減し、小規模化を図れる。
【００３６】
第２実施形態
上述した第１実施形態では、図１に示すようにシングルバッファ方式のラインバッファメモリ３０３を用いた場合を例示したが、本実施形態では、デュアルバッファ方式のラインバッファメモリを用いた場合について説明する。
【００３７】
図４は、本実施形態に係わる画像メモリシステム４０１の構成図である。
図４に示すように、画像メモリシステム４０１は、タイミング発生回路３０２、記憶モジュール４０３、メモリアクセス回路４０４、ＣＰＵ４０５、リフレッシュ制御信号生成回路３０６、リフレッシュ制御回路４０７を有する。
図４において、図１と同じ符号を付した構成要素は、第１実施形態で前述した構成要素と同じである。
すなわち、図４に示すタイミング発生回路３０２およびリフレッシュ制御信号生成回路３０６は、第１実施形態で前述したものと同じである。
【００３８】
〔記憶モジュール４０３〕
記憶モジュール４０３は、デュアルバッファ方式のラインバッファメモリであり、図４に示すように、第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１を有する。
第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１は、それぞれディスプレイ３２１に表示する１画面分の画像信号のうち１ライン分の画像信号を記憶可能な記憶容量を有する。
ここで、第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１は、並列にアクセス可能である。
また、記憶モジュール４０３のリフレッシュ動作は、リフレッシュ制御回路４０７の制御に基づいて同時に行われる。
【００３９】
〔メモリアクセス回路４０４〕
メモリアクセス回路４０４は、ＣＰＵ４０５からの制御信号Ｓ４０５ａに基づいて、タイミング発生回路３０２からの水平同期信号Ｓ３０２ａおよび垂直同期信号Ｓ３０２ｂを基準としたタイミングで、１ライン分の画像信号を単位として、画像処理回路３２０から入力した画像信号Ｓ３２０を記憶モジュール４０３の第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１に書き込むと共に、第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１から読み出した画像信号Ｓ４０３をディスプレイ３２１に出力する。
【００４０】
ここで、メモリアクセス回路４０４は、第１のラインバッファメモリ４２０への書き込み／読み出し動作と第２のラインバッファメモリ４２１への読み出し／書き込み動作とを並行して実行可能である。
すなわち、第１のラインバッファメモリ４２０への書き込み動作を行っているときに、第２のラインバッファメモリ４２１からの読み出し動作が可能であり、第１のラインバッファメモリ４２０からの読み出し動作を行っているときに、第２のラインバッファメモリ４２１への書き込み動作が可能である。
【００４１】
また、メモリアクセス回路４０４は、第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１に対して、１水平期間毎に、書き込み動作と読み出し動作とを交互に行う。
【００４２】
〔ＣＰＵ４０５〕
ＣＰＵ４０５は、プログラムの実行に応じて、第１のラインバッファメモリ４２０と第２のラインバッファメモリ４２１とを区別して記憶モジュール４０３へのアクセス指示を出すこと以外は、基本的に前述した図２に示す第１実施形態のＣＰＵ３０５の処理と同じ処理を行う。
【００４３】
〔リフレッシュ制御回路４０７〕
リフレッシュ制御回路４０７は、リフレッシュ動作回数指定信号Ｓ３０６に基づいて、第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１に対して同時にリフレッシュ動作を行う。
【００４４】
以下、図４に示す画像メモリシステム４０１の動作例について図５を参照しながら説明する。
先ず、ＣＰＵ４０５において、実行中のプログラムに応じて、メモリアクセス回路４０４による第１のラインバッファメモリ４２０への書き込みの負荷に基づいて、水平帰線期間Ａ1 内に行うリフレッシュ動作の回数が決定され、当該決定されたリフレッシュ動作の回数を示すリフレッシュ動作回数指示信号Ｓ４０５ｂがリフレッシュ制御信号生成回路３０６に出力される。
そして、当該リフレッシュ動作回数指示Ｓ４０５ｂに応じたリフレッシュ制御信号Ｓ３０６がリフレッシュ制御信号生成回路３０６からリフレッシュ制御回路４０７に出力され、リフレッシュ制御回路４０７の制御によって、第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１において、前記決定された回数のリフレッシュ動作が水平帰線期間Ａ1 内に行われる。
この場合には、図５（Ａ），（Ｂ）に示すように、リフレッシュ動作期間Ｂ1 内に、前記決定された回数のリフレッシュ動作が第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１において行われる。
【００４５】
リフレッシュ動作期間Ｂ1 が終了すると、それに続く描画期間Ｃ1 内に、ＣＰＵ４０５からの制御信号Ｓ４０５ａに基づいて、画像処理回路３２０からの画像信号Ｓ３２０がメモリアクセス回路４０４を介して第１のラインバッファメモリ４２０に書き込まれる。
それと並行して、水平帰線期間Ａ1 とＡ2 との間の表示期間Ｄ2 において、メモリアクセス回路４０４を介して、第２のラインバッファメモリ４２１から読み出された画像信号Ｓ４０３がディスプレイ３２１に出力される。
【００４６】
次に、ＣＰＵ４０５において、実行中のプログラムに応じて、メモリアクセス回路４０４による第２のラインバッファメモリ４２１への書き込みの負荷に基づいて、水平帰線期間Ａ2 内に行うリフレッシュ動作の回数が決定され、当該決定されたリフレッシュ動作の回数を示すリフレッシュ動作回数指示信号Ｓ４０５ｂがリフレッシュ制御信号生成回路３０６に出力される。
そして、当該リフレッシュ動作回数指示Ｓ４０５ｂに応じたリフレッシュ制御信号Ｓ３０６がリフレッシュ制御信号生成回路３０６からリフレッシュ制御回路４０７に出力され、リフレッシュ制御回路４０７の制御によって、第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１において、前記決定された回数のリフレッシュ動作が水平帰線期間Ａ2 内に行われる。
この場合には、図５（Ａ），（Ｂ）に示すように、リフレッシュ動作期間Ｂ2 内に、前記決定された回数のリフレッシュ動作が第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１において行われる。
【００４７】
リフレッシュ動作期間Ｂ2 が終了すると、それに続く描画期間Ｃ2 内に、ＣＰＵ４０５からの制御信号Ｓ４０５ａに基づいて、画像処理回路３２０からの画像信号Ｓ３２０がメモリアクセス回路４０４を介して第２のラインバッファメモリ４２１に書き込まれる。
それと並行して、水平帰線期間Ａ2 とＡ3 との間の表示期間Ｄ1 において、メモリアクセス回路４０４を介して、第１のラインバッファメモリ４２０から読み出された画像信号Ｓ４０３がディスプレイ３２１に出力される。
その後、上述した処理が繰り返される。
【００４８】
以下、その他のデュアルバッファ方式のラインバッファメモリを用いた場合を説明する。
すなわち、上述した実施形態では、ディスプレイ３２１に表示する１画面分の画像信号のうち１ライン分の画像信号を記憶可能な記憶容量を第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１が有している場合を例示したが、以下、１ライン分の画像信号のデータ量より少ない記憶容量を第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１が備えている場合について説明する。
この場合には、図６に示すように、水平帰線期間外において、第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１の双方において、交互に表示期間および描画期間を設定する。
このようにすることで、第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１の記憶容量が、１ライン分の画像信号を記憶する容量よりも小さい場合でも、ディスプレイ３２１に画像を途切れなく表示できる。
この場合でも、各水平帰線期間内でのリフレッシュ動作の回数は、ＣＰＵ４０５において、メモリアクセス回路４０４による第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１への書き込みの負荷に基づいて決定される。
【００４９】
第３実施形態
本実施形態では、記憶モジュールとしてフレームバッファメモリを用いた場合を例示する。
【００５０】
図７は、本実施形態に係わる画像メモリシステム５０１の構成図である。
図７に示すように、画像メモリシステム５０１は、タイミング発生回路３０２、フレームバッファメモリ５０３、メモリアクセス回路５０４、ＣＰＵ５０５、リフレッシュ制御信号生成回路３０６、リフレッシュ制御回路５０７を有する。図４において、図１と同じ符号を付した構成要素は、第１実施形態で前述した構成要素と同じである。
すなわち、図４に示すタイミング発生回路３０２およびリフレッシュ制御信号生成回路３０６は、第１実施形態で前述したものと同じである。
【００５１】
〔フレームバッファメモリ５０３〕
フレームバッファメモリ５０３は、ディスプレイ３２１に表示する１画面分の画像信号を記憶する記憶容量を有し、ディスプレイ３２１の種類によって記憶容量は異なる。
例えば、ディスプレイ３２１が、パーソナルコンピュータのモニタ規格であるＶＥＳＡ(Video Electronics Standards Association) 方式のものである場合には、フレームバッファメモリ５０３は、ディスプレイ３２１上の実際の表示画像に対応する１０２４（ライン）×１２８０（ピクセル）分の画像信号と、当該表示画像の周囲の所定範囲の画像に対応する画像信号とを記憶可能な記憶容量を有する。
なお、フレームバッファメモリ５０３の構成としては、前述したラインバッファメモリの場合と同様に、単体のフレームバッファメモリからなるシングルバッファ方式、および、同時アクセス可能な２個のフレームバッファメモリからなるデュアルバッファ方式のいずれであってもよい。
【００５２】
〔メモリアクセス回路５０４〕
メモリアクセス回路５０４によるフレームバッファメモリ５０３に対してのアクセスは、フレームバッファメモリ５０３がシングルバッファ方式である場合には、メモリアクセス回路５０４によるフレームバッファメモリ５０３への画像信号Ｓ３２０の書き込み期間（描画期間）は、ディスプレイ３２１における画像表示の図８に示す水平帰線期間Ａ内あるいは垂直帰線期間Ｖ内に位置する。また、メモリアクセス回路５０４によるフレームバッファメモリ５０３からの画像信号Ｓ５０３の読み出し期間（表示期間）は、ディスプレイ３２１における画像表示の水平および垂直帰線期間Ａ，Ｖ外に位置する。
【００５３】
ここで、前述したＶＥＳＡ方式のディスプレイ３２１を考えると、図８に示すように、１ラインを構成する１２８０ピクセル分の画像信号Ｓ５０３を表示するのに９．５μｓを要し、１０２４ライン分の画像信号Ｓ５０３を表示するのに１２．８ｍｓを要する。
この場合に、例えば、前述した図２に示すステップＳ３に対応した仕様として、フレームバッファメモリ５０３が８ｍｓｅｃ内に５１２回以上のリフレッシュ動作を行うことが要求されている場合に、平均化すれば、１ライン分の画像信号Ｓ５０３をフレームバッファメモリ５０３に書き込む間に、約４（≒５１２／（１０２４×２／１２．８））回程度のリフレッシュ動作を行うことになる。
【００５４】
ここで、リフレッシュ制御回路５０７によるリフレッシュ動作の動作周波数を１５０ＭＨｚとし、１回のリフレッシュ動作に１０クロックサイクルかかるとすると、４回のリフレッシュ動作に必要とされるリフレッシュ動作期間は、０．２６×１０-6（４×１０／（１５０×１０6 ））ｓとなり、これは水平帰線期間Ａの３．０μｓの約１０％になる。
本実施形態では、８ｍｓｅｃ内に５１２回以上のリフレッシュ動作を行うことを条件に、メモリアクセス回路５０４からフレームバッファメモリ５０３への書き込み（描画）負荷に基づいて、各水平帰線期間Ａ内に行うリフレッシュ動作の回数を例えば０〜１０回程度に可変に設定する。
【００５５】
また、フレームバッファメモリ５０３がデュアルバッファ方式である場合には、第１のフレームバッファメモリへの書き込み／読み出し動作と第２のフレームバッファメモリへの読み出し／書き込み動作とを並行して実行可能である。
すなわち、第１のフレームバッファメモリへの書き込み動作を行っているときに、第２のフレームバッファメモリからの読み出し動作が可能であり、第１のフレームバッファメモリからの読み出し動作を行っているときに、第２のフレームバッファメモリへの書き込み動作が可能である。
このとき、第１のフレームバッファメモリについては、水平帰線期間と、垂直期間期間と、第２のフレームバッファメモリの表示期間とに描画が行われる。また、第２のフレームバッファメモリについては、水平帰線期間と、垂直帰線期間と、第１のフレームバッファメモリの表示期間とに描画が行われる。
【００５６】
〔ＣＰＵ５０５〕
ＣＰＵ５０５におけるリフレッシュ動作回数指示信号Ｓ５０５ｂの生成処理は、フレームバッファメモリ５０３がシングルバッファ方式である場合には、前述した図１に示すＣＰＵ３０５の処理と基本的に同じであり、デュアルバッファ方式である場合には、前述した図４に示すＣＰＵ４０５の処理と基本的に同じである。
【００５７】
〔リフレッシュ制御回路５０７〕
リフレッシュ制御回路５０７によるフレームバッファメモリ５０３のリフレッシュ動作は、フレームバッファメモリ５０３がシングルバッファ方式である場合には、前述した図１に示すリフレッシュ制御回路３０７の処理と基本的に同じであり、デュアルバッファ方式である場合には、前述した図４に示すリフレッシュ制御回路４０７の処理と基本的に同じである。
【００５８】
画像メモリシステム５０１では、フレームバッファメモリ５０３を用いていることから比較的余裕をもって描画を行えるが、描画タイミングが集中する傾向があるため、ＣＰＵ５０５は、描画タイミングが集中したときに、水平帰線期間内に行うリフレッシュ動作回数を少なくし、描画が殆ど行われないときに、リフレッシュ動作回数を多く行うようにする。
これにより、画像メモリシステム５０１によれば、１水平期間内に必要な全ての画像信号Ｓ３２０を高い確率でフレームバッファメモリ５０３に書き込むことができ、ディスプレイ３２１に表示される画像の品質を高めることが可能になる。
また、画像メモリシステム５０１によれば、所定期間内に必要な回数のリフレッシュ動作が行われるため、フレームバッファメモリ５０３の記憶状態は保持される。
さらに、画像メモリシステム５０１によれば、フレームバッファメモリ５０３の負荷を時間的に分散させることができる。その結果、画像メモリシステム５０１における消費電力のピーク値を低減でき、配線や回路素子などの容量を低減し、小規模化を図れる。
【００５９】
第４実施形態
以下、本実施形態においては、任意の３次元物体モデルに対する所望の３次元画像をＣＲＴ(Cathode Ray Tube)などのディスプレイ上に高速に表示する３次元コンピュータグラフィックシステムに、本発明の記憶装置を適用した場合について説明する。
図９は、本実施形態の３次元コンピュータグラフィックシステム１のシステム構成図である。
３次元コンピュータグラフィックシステム１は、立体モデルを単位図形である三角形（ポリゴン）の組み合わせとして表現し、このポリゴンを描画することで表示画面の各画素の色を決定し、ディスプレイに表示するポリゴンレンダリング処理を行うシステムである。
また、３次元コンピュータグラフィックシステム１では、平面上の位置を表現する（ｘ，ｙ）座標の他に、奥行きを表すｚ座標を用いて３次元物体を表し、この（ｘ，ｙ，ｚ）の３つの座標で３次元空間の任意の一点を特定する。
【００６０】
図９に示すように、３次元コンピュータグラフィックシステム１は、メインメモリ２、Ｉ／Ｏインタフェース回路３、メインプロセッサ４およびレンダリング回路５が、メインバス６を介して接続されている。
ここで、メインプロセッサ４が、本発明のリフレッシュ動作回数決定回路に対応している。
また、３次元コンピュータグラフィックシステム１は、水平同期信号Ｓ６ａおよび垂直同期信号Ｓ６ｂを生成するタイミング発生回路７を有する。
【００６１】
以下、各構成要素の機能について説明する。
〔メインプロセッサ４〕
メインプロセッサ４は、例えば、プログラムの実行に応じて、レンダリング回路５内の構成要素を制御するための制御信号を生成し、当該制御信号をメインバス６を介してレンダリング回路５に出力する。
【００６２】
また、メインプロセッサ４は、前述した第１実施形態で説明した図２に示すフローチャートに応じた処理を行い、各水平帰線期間毎に、実行中にプログラムに基づいてＤＲＡＭ１６のバッファメモリ２０〜２３への書き込み負荷を判断する。
ここで、当該書き込み負荷は、例えば、３次元画像処理の場合にはポリゴンの数、画素の数、αブレンディング処理の有無などに応じて決まる。
【００６３】
そして、メインプロセッサ４は、当該判断の結果に基づいて、当該水平帰線期間内に行うリフレッシュ動作の回数を決定し、当該決定した回数を示すリフレッシュ動作回数指示信号Ｓ４ｂをメインバス６を介して、レンダリング回路５のメモリＩ／Ｆ回路１３に出力する。
【００６４】
また、メインプロセッサ４は、プログラム内の所定の命令を実行すると、メインメモリ２から必要なグラフィックデータを読み出し、このグラフィックデータに対してクリッピング(Clipping)処理、ライティング(Lighting)処理およびジオメトリ(Geometry)処理などを行い、ポリゴンレンダリングデータを生成する。メインプロセッサ４は、ポリゴンレンダリングデータＳ４ａを、メインバス６を介してレンダリング回路５に出力する。
【００６５】
ここで、ポリゴンレンダリングデータは、ポリゴンの各３頂点の（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）のデータを含んでいる。
ここで、（ｘ，ｙ，ｚ）データは、ポリンゴの頂点の３次元座標を示し、（Ｒ，Ｇ，Ｂ）データは、それそれ当該３次元座標における赤、緑、青の輝度値を示している。
データαは、これから描画する画素と、ディスプレイバッファメモリ２１に既に記憶されている画素とのＲ，Ｇ，Ｂデータのブレンド（混合）係数を示している。
（ｓ，ｔ，ｑ）データのうち、（ｓ，ｔ）は、対応するテクスチャの同次座標を示しており、ｑは同次項を示している。ここで、「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じてテクスチャ座標データ（ｕ，ｖ）が得られる。テクスチャバッファメモリ２０に記憶されたテクスチャデータへのアクセスは、テクスチャ座標データ（ｕ，ｖ）を用いて行われる。
ここで、テクスチャデータとは、３次元グラフィックス表示する物体の表面の模様を表すデータである。
Ｆデータは、フォグのα値を示している。
すなわち、ポリゴンレンダリングデータは、三角形（単位図形）の各頂点の物理座標値と、それぞれの頂点の色とテクスチャおよびフォグの値のデータを示している。
【００６６】
〔Ｉ／Ｏインタフェース回路３〕
Ｉ／Ｏインタフェース回路３は、必要に応じて、外部からポリゴンレンダリングデータを入力し、これをメインバス６を介してレンダリング回路５に出力する。
【００６７】
〔レンダリング回路５〕
以下、レンダリング回路５について詳細に説明する。
図９に示すように、レンダリング回路５は、ＤＤＡ(Digital Differential Anarizer) セットアップ回路１０、トライアングルＤＤＡ回路１１、テクスチャエンジン回路１２、メモリＩ／Ｆ回路１３、ＣＲＴコントローラ回路１４、ＤＡＣ回路１５、ＤＲＡＭ１６およびＳＲＡＭ１７を有し、これらがメインプロセッサ４からの制御信号に基づいて動作する。
ＤＲＡＭ１６は、テクスチャバッファメモリ２０、ディスプレイバッファメモリ２１、ｚバッファメモリ２２およびテクスチャＣＬＵＴバッファメモリ２３として機能し、例えば、ディスプレイバッファメモリ２１としては、フレームバッファメモリが用いられる。
ここで、テクスチャエンジン回路１５が本発明の画像処理回路に対応し、バッファメモリ２０〜２３が本発明の半導体メモリに対応し、メモリＩ／Ｆ回路１３が本発明のメモリアクセス回路に対応し、メモリＩ／Ｆ回路１３の機能の一部およびリフレッシュ制御回路３０が本発明のリフレッシュ動作制御回路に対応する。
【００６８】
＜ＤＤＡセットアップ回路１０＞
ＤＤＡセットアップ回路１０は、後段のトライアングルＤＤＡ回路１１において物理座標系上の三角形の各頂点の値を線形補間して、三角形の内部の各画素の色と深さ情報を求めるに先立ち、ポリゴンレンダリングデータＳ４ａが示す（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データについて、三角形の辺と水平方向の差分などを求めるセットアップ演算を行う。
このセットアップ演算は、具体的には、開始点の値と終点の値と、開始点と終点との距離を用いて、単位長さ移動した場合における、求めようとしている値の変分を算出する。
ＤＤＡセットアップ回路１０は、算出した差分を、変分データＳ１０としてトライアングルＤＤＡ回路１１に出力する。
【００６９】
＜トライアングルＤＤＡ回路１１＞
トライアングルＤＤＡ回路１１は、ＤＤＡセットアップ回路１０から入力した変分データＳ１０を用いて、三角形内部の各画素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データを算出する。
トライアングルＤＤＡ回路１１は、各画素の（ｘ，ｙ）データと、当該（ｘ，ｙ）座標における（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データとを、ＤＤＡデータ（補間データ）Ｓ１１としてテクスチャエンジン回路１２に出力する。
本実施形態では、トライアングルＤＤＡ回路１１は、並行して処理を行う矩形内に位置する８（＝２×４）画素分のＤＤＡデータＳ１１をテクスチャエンジン回路１２に出力する。
【００７０】
＜テクスチャエンジン回路１２＞
テクスチャエンジン回路１２は、「ｓ／ｑ」および「ｔ／ｑ」の算出処理、テクスチャ座標データ（ｕ，ｖ）の算出処理、テクスチャバッファメモリ２０からの（Ｒ，Ｇ，Ｂ，α）データの読み出し処理、および、混合処理（αブレンディング処理）を順にパイプライン方式で行う。
なお、テクスチャエンジン回路１２は、所定の矩形内に位置する８画素についての処理を同時に並行して行う。
【００７１】
また、テクスチャエンジン回路１２は、ＤＤＡデータＳ１１が示す（ｓ，ｔ，ｑ）データについて、ｓデータをｑデータで除算する演算と、ｔデータをｑデータで除算する演算とを行う。
【００７２】
また、テクスチャエンジン回路１２は、除算結果である「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じて、テクスチャ座標データ（ｕ，ｖ）を生成する。
また、テクスチャエンジン回路１２は、メモリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７に、前記生成したテクスチャ座標データ（ｕ，ｖ）を含む読み出し要求を出力し、メモリＩ／Ｆ回路１３を介して、テクスチャ座標データ（ｕ，ｖ）によって特定されるＳＲＡＭ１７上のアドレスから読み出されたテクスチャデータである（Ｒ，Ｇ，Ｂ，α）データＳ１７を得る。
ここで、テクスチャバッファメモリ２０には、ＭＩＰＭＡＰ（複数解像度テクスチャ）などの複数の縮小率に対応したテクスチャデータが記憶されており、ＳＲＡＭ１７には、テクスチャバッファメモリ２０に記憶されているテクスチャデータのコピーが記憶されている。
本実施形態では、上述したようにテクスチャ座標（ｕ，ｖ）を生成することで、単位図形である三角形を単位として、所望の縮小率のテクスチャデータをＳＲＡＭ１７から読み出すことができる。
【００７３】
テクスチャエンジン回路１２は、ＳＲＡＭ１７から読み出した（Ｒ，Ｇ，Ｂ，α）データＳ１７の（Ｒ，Ｇ，Ｂ）データと、前段のトライアングルＤＤＡ回路１１からのＤＤＡデータＳ１１に含まれる（Ｒ，Ｇ，Ｂ）データとを、（Ｒ，Ｇ，Ｂ，α）データＳ１７に含まれるαデータ（テクスチャα）が示す割合で混合し、画素データＳ１２を生成する。
テクスチャエンジン回路１２は、この画素データＳ１２を、メモリＩ／Ｆ回路１３に出力する。
【００７４】
テクスチャエンジン回路１２は、フルカラー方式の場合には、テクスチャバッファメモリ２０から読み出した（Ｒ，Ｇ，Ｂ，α）データを直接用いる。一方、テクスチャエンジン回路１２は、インデックスカラー方式の場合には、予め作成したカラールックアップテーブル（ＣＬＵＴ）をテクスチャＣＬＵＴバッファメモリ２３から読み出して、内蔵するＳＲＡＭに転送および記憶し、このカラールックアップテーブルを用いて、テクスチャバッファメモリ２０から読み出したカラーインデックスに対応する（Ｒ，Ｇ，Ｂ）データを得る。
【００７５】
＜メモリＩ／Ｆ回路１３＞
メモリＩ／Ｆ回路１３は、ＣＲＴ３１に表示を行う際に、ディスプレイバッファメモリ２１から読み出した表示データ（画像データ）Ｓ２１をＣＲＴコントローラ回路１４に出力する。
また、メモリＩ／Ｆ回路１３は、テクスチャエンジン回路１２から入力した画素データＳ１２に対応するｚデータと、ｚバッファメモリ２２に記憶されているｚデータとの比較を行い、入力した画素データＳ１２によって描画される画像が、前回、ディスプレイバッファメモリ２１に書き込まれた画像より、手前（視点側）に位置するか否かを判断し、手前に位置する場合には、画素データＳ１２に対応するｚデータでｚバッファメモリ２２に記憶されたｚデータを更新する。
また、メモリＩ／Ｆ回路１３は、必要に応じて、画素データＳ１２に含まれる（Ｒ，Ｇ，Ｂ）データと、既にディスプレイバッファメモリ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとを、画素データＳ１２に対応するαデータが示す混合値で混合する、いわゆるαブレンディング処理を行い、混合後の（Ｒ，Ｇ，Ｂ）データを表示データとしてディスプレイバッファメモリ２１に書き込む。
なお、メモリＩ／Ｆ回路１３によるＤＲＡＭ１６に対してのアクセスは、１６画素分のデータについて同時に行なわれる。
【００７６】
また、メモリＩ／Ｆ回路１３は、水平同期信号Ｓ６ａを基準として決定された水平帰線期間内に、メインプロセッサ４から入力したリフレッシュ動作回数指示信号Ｓ４ｂが示す回数のリフレッシュ動作を行うように制御するリフレッシュ制御信号Ｓ１３ａをリフレッシュ制御回路３０に出力する。
このとき、メモリＩ／Ｆ回路１３は、各水平帰線期間毎に、バッファメモリ２０〜２３のうちリフレッシュ動作が終了したラインを特定する情報を記憶し、次にリフレッシュ動作を行う際に、当該記憶したラインに基づいて、次にリフレッシュ動作を行うラインを特定したリフレッシュ制御信号Ｓ１３ａを生成する。
【００７７】
＜ＣＲＴコントローラ回路１４＞
ＣＲＴコントローラ回路１４は、タイミング発生回路７から入力した水平同期信号Ｓ６ａおよび垂直同期信号Ｓ６ｂに同期して、図示しないＣＲＴ３１に表示するアドレスを発生し、当該アドレスに記憶された表示データをディスプレイバッファメモリ２１から読み出す要求をメモリＩ／Ｆ回路１３に出力する。この要求に応じて、メモリＩ／Ｆ回路１３は、ディスプレイバッファメモリ２１から一定の固まりで表示データを読み出す。
ＣＲＴコントローラ回路１４は、ディスプレイバッファメモリ２１から読み出した表示データを記憶するＦＩＦＯ(First In First Out)回路を内蔵し、当該記憶した表示データを一定の時間間隔で読み出して表示データＳ１４ａとしてＤＡＣ回路１５に出力する。
【００７８】
ＤＲＡＭ１６
ＤＲＡＭ１６は、テクスチャバッファメモリ２０、ディスプレイバッファメモリ２１、Ｚバッファメモリ２２、テクスチャＣＬＵＴバッファメモリ２３およびリフレッシュ制御回路３０を有する。
ここで、テクスチャバッファメモリ２０は、前述したように、ＭＩＰＭＡＰ（複数解像度テクスチャ）などの複数の縮小率に対応したテクスチャデータを記憶する。
ディスプレイバッファメモリ２１は、例えばフレームバッファメモリであり、各画素のＲ，Ｇ，Ｂ値を示す表示データを記憶する。
なお、ディスプレイバッファメモリ２１は、シングルバッファ方式およびデュアルバッファ方式の何れでもよい。
ｚバッファメモリ２２は、各画素のｚデータを記憶する。
テクスチャＣＬＵＴバッファメモリ２３は、カラールックアップテーブル（ＣＬＵＴ）を記憶する。
【００７９】
リフレッシュ制御回路３０は、メモリＩ／Ｆ回路１３からのリフレッシュ制御信号Ｓ１３ａに基づいて、テクスチャバッファメモリ２０、ディスプレイバッファメモリ２１、ｚバッファメモリ２２およびテクスチャＣＬＵＴバッファメモリ２３のリフレッシュ動作を行う。
【００８０】
＜ＤＡＣ回路１５＞
ＤＡＣ回路１５は、各インデックス値に対応するＲ，Ｇ，Ｂデータを記憶しており、ＣＲＴコントローラ回路１４から入力した表示データＳ１４ｂを、Ｄ／Ａコンバータに転送し、アナログ形式のＲ，Ｇ，Ｂデータを生成する。ＤＡＣ回路１５は、当該生成したＲ，Ｇ，ＢデータＳ１５をＣＲＴ３１に出力する。
【００８１】
以下、３次元コンピュータグラフィックシステム１の動作について説明する。ポリゴンレンダリングデータＳ４ａが、メインバス６を介してメインプロセッサ４からＤＤＡセットアップ回路１０に出力され、ＤＤＡセットアップ回路１０において、三角形の辺と水平方向の差分などを示す変分データＳ１０が生成される。
この変分データＳ１０は、トライアングルＤＤＡ回路１１に出力され、トライアングルＤＤＡ回路１１において、三角形内部の各画素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データが算出される。そして、この算出された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データと、三角形の各頂点の（ｘ，ｙ）データとが、ＤＤＡデータＳ１１として、トライアングルＤＤＡ回路１１からテクスチャエンジン回路１２に出力される。
【００８２】
次に、テクスチャエンジン回路１２において、ＤＤＡデータＳ１１が示す（ｓ，ｔ，ｑ）データについて、ｓデータをｑデータで除算する演算と、ｔデータをｑデータで除算する演算とが行われる。
このとき、８個の図１に示す除算回路４００によって、８画素分の除算「ｓ／ｑ」および「ｔ／ｑ」が同時に行われる。そして、除算結果「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥが乗算され、テクスチャ座標データ（ｕ，ｖ）が生成される。
次に、メモリＩ／Ｆ回路１３を介して、テクスチャエンジン回路１２からＳＲＡＭ１７に、前記生成されたテクスチャ座標データ（ｕ，ｖ）を含む読み出し要求が出力され、メモリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７に記憶されたテクスチャデータである（Ｒ，Ｇ，Ｂ，α）データＳ１７が読み出される。
次に、テクスチャエンジン回路１２において、読み出した（Ｒ，Ｇ，Ｂ，α）データＳ１７の（Ｒ，Ｇ，Ｂ）データと、前段のトライアングルＤＤＡ回路１１からのＤＤＡデータＳ１１に含まれる（Ｒ，Ｇ，Ｂ）データとが、（Ｒ，Ｇ，Ｂ，α）データＳ１７に含まれるαデータ（テクスチャα）が示す割合で混合され、画素データＳ１２が生成される。
この画素データＳ１２は、テクスチャエンジン回路１２からメモリＩ／Ｆ回路１３に出力される。
【００８３】
そして、メモリＩ／Ｆ回路１３において、テクスチャエンジン回路１２から入力した画素データＳ１２に対応するｚデータと、ｚバッファメモリ２２に記憶されているｚデータとの比較が行なわれ、入力した画素データＳ１２によって描画される画像が、前回、ディスプレイバッファメモリ２１に書き込まれた画像より、手前（視点側）に位置するか否かが判断され、手前に位置する場合には、画像データＳ１２に対応するｚデータでｚバッファメモリ２２に記憶されたｚデータが更新される。
【００８４】
次に、メモリＩ／Ｆ回路１３において、必要に応じて、画像データＳ１２に含まれる（Ｒ，Ｇ，Ｂ）データと、既にディスプレイバッファメモリ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとが、画素データＳ１２に対応するαデータ（ＤＤデータＳ１１に含まれるαデータ）が示す混合値で混合され、混合後の（Ｒ，Ｇ，Ｂ）データが表示データとしてディスプレイバッファメモリ２１に書き込まれる。
そして、メモリＩ／Ｆ回路１３によって、ディスプレイバッファメモリ２１に記憶された（Ｒ，Ｇ，Ｂ）データが、水平帰線期間および垂直期間期間以外の表示期間に、表示データＳ２１として読み出されてＣＲＴコントローラ回路１４に出力される。
そして、当該表示データＳ２１が、ＣＲＴコントローラ回路１４においてタイミング調整された後に、表示データＳ１４ａとしてＤＡＣ回路１５に出力される。
そして、表示データＳ１４ａが、ＤＡＣ回路１５において、Ｒ，Ｇ，ＢデータＳ１５に変換され、当該Ｒ，Ｇ，ＢデータＳ１５がＣＲＴ３１に出力される。
【００８５】
また、３次元コンピュータグラフィックシステム１では、上述した処理とは並行して、以下に示す、ＤＲＡＭ４１０のリフレッシュ動作が行われる。
すなわち、メインプロセッサ４において、前述したように、各水平帰線期間毎に、実行中にプログラムに基づいてＤＲＡＭ１６のバッファメモリ２０〜２３への書き込み負荷が監視され、当該監視の結果に基づいて、当該水平帰線期間内に行うリフレッシュ動作の回数が決定される。
そして、当該決定された回数を示すリフレッシュ動作回数指示信号Ｓ４ｂが、レンダリング回路５のメモリＩ／Ｆ回路１３にメインバス６を介して出力される。
【００８６】
そして、メモリＩ／Ｆ回路１３において、水平同期信号Ｓ６ａを基準として決定された水平帰線期間内に、リフレッシュ動作回数指示信号Ｓ４ｂが示す回数のリフレッシュ動作を行うように制御するリフレッシュ制御信号Ｓ１３ａが生成され、当該リフレッシュ制御信号Ｓ１３ａがリフレッシュ制御回路３０に出力される。
【００８７】
そして、リフレッシュ制御回路３０によって、メモリＩ／Ｆ回路１３からのリフレッシュ制御信号Ｓ１３ａに基づいて、テクスチャバッファメモリ２０、ディスプレイバッファメモリ２１、ｚバッファメモリ２２およびテクスチャＣＬＵＴバッファメモリ２３のリフレッシュ動作が行われる。
【００８８】
以上説明したように、３次元コンピュータグラフィックシステム１によれば、メインプロセッサ４によってＤＲＡＭ１６の書き込み負荷が監視され、当該監視の結果に基づいて、水平帰線期間毎にリフレッシュ回数が設定される。
その結果、１水平期間内に必要な全ての表示データを高い確率でディスプレイバッファメモリ２１に書き込むことができ、ＣＲＴ３１に表示される画像の品質を高めることが可能になる。
また、３次元コンピュータグラフィックシステム１によれば、所定期間内に必要な回数のリフレッシュ動作が行われるため、ＤＲＡＭ１６の記憶状態は保持される。
さらに、３次元コンピュータグラフィックシステム１によれば、ＤＲＡＭ１６の負荷を時間的に分散させることができる。
その結果、ＤＲＡＭ１６における消費電力のピーク値を低減でき、配線や回路素子などの容量を低減し、小規模化を図れる。
【００８９】
本発明は上述した実施形態には限定されない。
例えば、上述した実施形態では、半導体メモリとして、ＤＲＡＭを例示したが、本発明は、記憶保持のためのリフレッシュ動作を必要とするその他の半導体メモリについても適用可能である。
また、上述した実施形態では、半導体メモリに画像信号を記憶する場合を例示したが、本発明は、半導体メモリにその他の信号を記憶する場合にも同様に適用できる。
【００９０】
また、上述した実施形態では、レンダリング回路５の外部に配設されたメインプロセッサ４において、リフレッシュ回数指示信号Ｓ４ｂを生成する場合を例示したが、メモリＩ／Ｆ回路１３あるいはＣＲＴコントローラ回路１４に、バッファメモリ２０〜２３への書き込み負荷を判断する機能を持たせることで、レンダリング回路５の内部でリフレッシュ回数指示信号を生成してもよい。
【００９１】
また、上述した実施形態では、３次元コンピュータグラフィックシステムに本発明の記憶装置を適用した場合を例示したが、本発明は、２次元コンピュータグラフィックシステムにも適用できる。
【００９２】
また、上述した図９に示す３次元コンピュータグラフィックシステム１では、ＳＲＡＭ１７を用いる構成を例示したが、ＳＲＡＭ１７を設けない構成にしてもよい。
また、図９に示すテクスチャバッファメモリ２０およびテクスチャＣＬＵＴバッファメモリ２３を、ＤＲＡＭ１６の外部に設けてもよい。
【００９３】
さらに、図９に示す３次元コンピュータグラフィックシステム１では、ポリゴンレンダリングデータを生成するジオメトリ処理を、メインプロセッサ４で行なう場合を例示したが、レンダリング回路５で行なう構成にしてもよい。
【００９４】
【発明の効果】
以上説明したように、本発明の記憶装置と、リフレッシュ動作制御装置およびその方法と、画像処理装置およびその方法によれば、リフレッシュ動作によって半導体メモリの記憶データを適切に保持しながら、半導体メモリへのアクセスの性能を高めることができる
また、本発明の記憶装置、画像処理装置およびリフレッシュ動作制御装置によれば、リフレッシュ動作に伴う半導体メモリの負荷を軽減して装置の小規模化が図れる。
【図面の簡単な説明】
【図１】図１は、本発明の第１実施形態に係わる画像メモリシステムの構成図である。
【図２】図２は、図１に示すＣＰＵにおけるリフレッシュ動作回数指示信号の生成処理のフローチャートである。
【図３】図３は、図１に示す画像メモリシステムにおけるＤＲＡＭのリフレッシュ動作例を説明するための図である。
【図４】図４は、本発明の第２実施形態に係わる画像メモリシステムの構成図である。
【図５】図５は、図４に示す画像メモリシステムにおけるＤＲＡＭのリフレッシュ動作例を説明するための図である。
【図６】図５は、図４に示す画像メモリシステムにおけるＤＲＡＭのその他のリフレッシュ動作例を説明するための図である。
【図７】図７は、本発明の第３実施形態に係わる画像メモリシステムの構成図である。
【図８】図８は、図７に示すＤＲＡＭから読み出した画像信号の表示タイミングを説明するための図である。
【図９】図７は、本発明の第４実施形態の３次元コンピュータグラフィックシステムのシステム構成図である。
【符号の説明】
１…３次元コンピュータグラフィックシステム、２…メインメモリ、３…Ｉ／Ｏインタフェース回路、４…メインプロセッサ、５…レンダリング回路、６…メインバス、７…タイミング発生回路、１０…ＤＤＡセットアップ回路、１１…トライアングルＤＤＡ回路、１２…テクスチャエンジン回路、１３…メモリＩ／Ｆ回路、１４…ＣＲＴコントローラ回路、１５…ＤＡＣ回路、１６…ＤＲＡＭ、１７…ＳＲＡＭ、２０…テクスチャバッファメモリ、２１…ディスプレイバッファメモリ、２２…Ｚバッファメモリ、２３…テクスチャＣＬＵＴバッファメモリ、３０…リフレッシュ制御回路、３１…ＣＲＴ、３０１，４０１，５０１…画像メモリシステム、３０２…タイミング発生回路、３０３，４２０，４２１…ラインバッファメモリ、３０４，４０４，５０４…メモリアクセス回路、３０５，４０５，５０５…ＣＰＵ、３０６…リフレッシュ制御信号生成回路、３０７，４０７，５０７…リフレッシュ制御回路、３２０…画像処理回路、３２１…ディスプレイ、５０３…フレームバッファメモリ
【発明の属する技術分野】
本発明は、ＤＲＡＭなどの記憶保持にリフレッシュ動作が必要な半導体メモリを備えた記憶装置と、画像処理装置およびその方法と、半導体メモリのリフレッシュ動作を制御するリフレッシュ動作制御装置およびその方法とに関する。
【０００２】
【従来の技術】
種々のＣＡＤ(Computer Aided Design) システムや、アミューズメント装置などにおいて、コンピュータグラフィックスがしばしば用いられている。特に、近年の画像処理技術の進展に伴い、３次元コンピュータグラフィックスを用いたシステムが急速に普及している。
このような３次元コンピュータグラフィックスでは、各画素（ピクセル）に対応する色を決定するときに、各画素の色の値を計算し、この計算した色の値を、当該画素に対応するディスプレイバッファ（フレームバッファメモリ）のアドレスに書き込むレンダリング(Rendering) 処理を行う。
レンダリング処理の手法の一つに、ポリゴン（Polygon)レンダリングがある。この手法では、立体モデルを三角形の単位図形（ポリゴン）の組み合わせとして表現しておき、このポリゴンを単位として描画を行なうことで、表示画面の色を決定する。
【０００３】
上述したようなシステムでは、グラフィックス処理を行って得られた画像信号（データ）を画像メモリに書き込み（描画し）、その後、画像信号を読み出してＣＲＴ(Cathode Ray Tube)などのディスプレイに出力する。
上述した画像メモリとしては、一般的に、ＤＲＡＭ(Dynamic Rondom Access Memory)などの半導体メモリが用いられる。
ところで、ＤＲＡＭは、それぞれコンデンサに電荷を蓄積してデータを記憶する複数のメモリセルを用いて構成されている。このようなメモリセルのコンデンサに蓄積された電荷は、時間の経過に伴い失われることから、記憶データを保持するために、各メモリセルのコンデンサを定期的にリフレッシュ（リチャージ）する必要がある。
なお、リフレッシュ動作中は、データの書き込みおよび読み出しは禁止される。
【０００４】
従って、画像メモリとしてＤＲＡＭを用いた場合には、ディスプレイに表示する画像の画質がリフレッシュ動作によって劣化しないように、画像信号の水平帰線（ブランク）期間および垂直帰線期間内に、予め決められた所定の回数のリフレッシュ動作を行っている。
また、このような画像メモリには、ディスプレイ上に画像を表示する際の水平帰線期間および垂直帰線期間内のリフレッシュ動作を行っていない期間内に、画像信号が描画され（書き込まれ）、それ以外の表示期間内に、画像メモリから読み出された画像信号がディスプレイに出力される。
【０００５】
この場合に、画像メモリにおける画像信号の記憶保持を行う上でリフレッシュ動作は必須であるため、水平帰線期間および垂直帰線期間内では、画像信号の書き込み動作よりもリフレッシュ動作が優先して行われる。
【０００６】
【発明が解決しようとする課題】
ところで、画像メモリへの画像信号の書き込みの負荷は、画像信号に応じた画像の解像度や、画像信号の内容に応じて変化する。
従って、従来のように、一定の時間間隔で画像メモリのリフレッシュ動作を行うと、書き込みの負荷が所定のレベルを越えたときに、リフレッシュ動作と画像信号の画像メモリへの書き込み動作との双方を帰線期間内に行うことができなくなり、上述したようにリフレッシュ動作が優先的に行われて、画像信号の一部が画像メモリに書き込めないという事態が発生する可能性がある。このように、必要な画像信号が画像メモリに書き込めなくなると、表示される画像が劣化してしまうという問題がある。
また、従来のように、一定の時間間隔で画像メモリのリフレッシュ動作を行うと、書き込みの負荷が最も高いときに、半導体メモリの負荷が最も高くなり、それに伴い消費電力のピークが高くなる。ここで、半導体メモリ内の配線や回路素子などは、消費電力のピークに合わせて大容量のものを用いる必要があり、半導体メモリが大規模化してしまうという問題がある。
【０００７】
本発明は上述した従来技術の問題点に鑑みてなされ、リフレッシュ動作によって半導体メモリの記憶データを適切に保持しながら、半導体メモリへのアクセスの性能を高めることができる記憶装置と、画像処理装置およびその方法と、リフレッシュ動作制御装置およびその方法とを提供することを目的とする。
また、本発明は、リフレッシュ動作に伴う半導体メモリの負荷を軽減して半導体メモリの小規模化が図れる記憶装置、画像処理装置およびリフレッシュ動作制御装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上述した目的を達成するために、本発明の記憶装置は、画像信号を記憶し記憶保持にリフレッシュ動作が必要な半導体メモリと、前記半導体メモリにアクセスを行うメモリアクセス回路と、指示された回数のリフレッシュ動作を前記画像信号の帰線期間内に前記半導体メモリが行うように制御するリフレッシュ動作制御回路と、前記半導体メモリに対しての前記メモリアクセス回路による前記アクセスの負荷を監視し、当該負荷に基づいて前記帰線期間内に行う前記リフレッシュ動作の前記回数を決定し、当該決定した回数を前記リフレッシュ動作制御回路に指示するリフレッシュ動作回数決定回路とを有する。
【０００９】
本発明の記憶装置では、メモリアクセス回路によって半導体メモリにアクセスが行われ、当該アクセスの負荷がリフレッシュ動作回数決定回路によって監視される。そして、リフレッシュ動作回数決定回路によって、当該監視した負荷に基づいて、半導体メモリに記憶されている画像信号の帰線期間内に行うリフレッシュ動作の回数が決定され、当該決定された回数がリフレッシュ動作制御回路に指示される。そして、リフレッシュ動作制御回路において、前記指示された回数のリフレッシュ動作を前記帰線期間内に前記半導体メモリが行うように制御される。
【００１０】
本発明の記憶装置では、画像信号の帰線期間内に行う半導体メモリのリフレッシュ動作の回数を、従来のように固定ではなく、半導体メモリへのアクセスの負荷に基づいて動的に決定する。そのため、例えば、帰線期間における半導体メモリへのアクセスの負荷が大きくなるに従って、当該帰線期間内に行うリフレッシュ動作の回数を少なく決定でき、当該帰線期間内に半導体メモリへのアクセスに割り当てる時間を長くすることが可能になる。その結果、半導体メモリへのアクセス性能を高めることができる。また、半導体メモリへのアクセスの負荷が低いときに、当該負荷が高いときに比べてより多くのリフレッシュ動作を行うことで、記憶保持に必要な回数のリフレッシュ動作回数を半導体メモリに行わせることが可能になる。また、半導体メモリの負荷を分散させることも可能になり、装置の小規模化も図れる。
【００１１】
また、本発明の記憶装置は、好ましくは、前記メモリアクセス回路は、前記半導体メモリから読み出した画像信号に応じた画像を表示手段で表示する際の前記帰線期間内に、画像信号を前記半導体メモリに書き込み、前記リフレッシュ動作回数決定回路は、前記メモリアクセス回路による前記画像信号の書き込みの負荷に基づいて、前記リフレッシュ動作の前記回数を決定する。
【００１２】
また、本発明のリフレッシュ動作制御装置は、画像信号を記憶し記憶保持にリフレッシュ動作が必要な半導体メモリの前記リフレッシュ動作を制御するリフレッシュ動作制御装置であって、指示された回数のリフレッシュ動作を前記画像信号の帰線期間内に前記半導体メモリが行うように制御するリフレッシュ動作制御回路と、前記半導体メモリに対してのアクセスの負荷を監視し、当該負荷に基づいて前記帰線期間内に行う前記リフレッシュ動作の回数を決定し、当該決定した回数を前記リフレッシュ動作制御回路に指示するリフレッシュ動作回数決定回路とを有する。
【００１３】
本発明のリフレッシュ動作制御装置では、リフレッシュ動作回数決定回路によって、半導体メモリに対してのアクセスの負荷が監視され、当該負荷に基づいて、半導体メモリに記憶される画像信号の帰線期間内に行うリフレッシュ動作の回数が決定され、当該決定された回数がリフレッシュ動作制御回路に指示される。そして、リフレッシュ動作制御回路によって、前記指示された回数のリフレッシュ動作を前記帰線期間内に前記半導体メモリが行うように制御される。
【００１４】
また、本発明の画像処理装置は、画像処理を行って画像データを生成する画像処理回路と、前記画像データを記憶し、記憶保持にリフレッシュ動作が必要な半導体メモリと、前記半導体メモリから読み出した画像データに応じた画像を表示手段で表示する際の画像信号の帰線期間内に前記生成された画像データを前記半導体メモリに書き込むメモリアクセス回路と、指示された回数のリフレッシュ動作を前記帰線期間内に前記半導体メモリが行うように制御するリフレッシュ動作制御回路と、前記半導体メモリに対しての前記メモリアクセス回路による前記アクセスの負荷を監視し、当該負荷に基づいて前記帰線期間内に行う前記リフレッシュ動作の前記回数を決定し、当該決定した回数を前記リフレッシュ動作制御回路に指示するリフレッシュ動作回数決定回路とを有する。
【００１５】
本発明の画像処理装置では、画像処理回路において、画像処理が行われて画像データが生成される。そして、メモリアクセス回路によって、半導体メモリから読み出した画像データに応じた画像を表示手段で表示する際の画像信号の帰線期間内に、前記生成された画像データが前記半導体メモリに書き込まれる。このとき、リフレッシュ動作回数決定回路によって、前記メモリアクセス回路による前記半導体メモリに対しての前記書き込みの負荷が監視され、当該負荷に基づいて前記帰線期間内に行う前記半導体メモリのリフレッシュ動作の回数が決定され、当該決定された回数が前記リフレッシュ動作制御回路に指示される。そして、リフレッシュ動作制御回路によって、前記指示された回数のリフレッシュ動作が前記帰線期間内に前記半導体メモリで行われるように制御される。
【００１６】
また、本発明のリフレッシュ動作制御方法は、画像信号の記憶保持にリフレッシュ動作が必要な半導体メモリの前記リフレッシュ動作を制御するリフレッシュ動作制御方法であって、前記半導体メモリに対してのアクセスの負荷を監視し、当該負荷に基づいて、前記画像信号の帰線期間内に行う前記リフレッシュ動作の回数を決定し、 前記決定された回数の前記リフレッシュ動作を前記帰線期間内に前記半導体メモリが行うように制御する。
【００１７】
また、本発明の画像処理方法は、画像処理を行って画像信号を生成し、記憶保持にリフレッシュ動作が必要な半導体メモリに対し、前記生成された画像信号を当該画像信号の帰線期間内に書き込み、前記半導体メモリに対しての前記書き込みの負荷を監視し、当該負荷に基づいて、前記帰線期間内に行う前記リフレッシュ動作の回数を決定し、前記決定された回数のリフレッシュ動作を前記帰線期間内に前記半導体メモリが行うように制御する。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態に係わる画像メモリシステムおよび３次元コンピュータグラフィックシステムについて説明する。
第１実施形態
図１は、本実施形態に係わる画像メモリシステム３０１の構成図である。
図１に示すように、画像メモリシステム３０１は、タイミング発生回路３０２、ラインバッファメモリ３０３、メモリアクセス回路３０４、ＣＰＵ(Central Processing Unit) ３０５、リフレッシュ制御信号生成回路３０６、リフレッシュ制御回路３０７を有する。
ここで、リフレッシュ制御信号生成回路３０６およびリフレッシュ制御回路３０７によって本発明のリフレッシュ動作制御回路３１１が構成される。また、リフレッシュ制御回路３０７およびラインバッファメモリ３０３は、本発明の半導体メモリに対応するＤＲＡＭ(Dynamic Random Access Memory)内に組み込まれている。
また、メモリアクセス回路３０４が本発明のメモリアクセス回路に対応し、ＣＰＵ３０５が本発明のリフレッシュ動作回数決定回路に対応している。
【００１９】
図１に示す画像メモリシステム３０１では、画像処理回路３２０から出力された画像信号Ｓ３２０が、メモリアクセス回路３０４を介してＤＲＡＭ３１０の記憶モジュール３０４に書き込まれた（描画された）後に、メモリアクセス回路３０４を介して画像信号Ｓ３０３として読み出されてＣＲＴなどのディスプレイ３２１に出力される。
また、リフレッシュ制御回路３０７によるラインバッファメモリ３０３のリフレッシュ動作が、リフレッシュ制御信号生成回路３０６からリフレッシュ制御信号Ｓ３０６に基づいて行われる。このとき、メモリアクセス回路３０４によるラインバッファメモリ３０３に対しての画像信号Ｓ３２０の書き込みの負荷に基づいて、ラインバッファメモリ３０３において水平帰線期間内に行われるリフレッシュ動作の回数が決定される。
【００２０】
以下、各構成要素について詳細に説明する。
〔タイミング発生回路３０２〕
タイミング発生回路３０２は、所定の周波数の水平同期信号Ｓ３０２ａを生成し、当該生成した水平同期信号Ｓ３０２ａをメモリアクセス回路３０４、ＣＰＵ３０５、リフレッシュ制御信号生成回路３０４およびメモリアクセス回路３０７に出力する。
また、タイミング発生回路３０２は、所定の周波数の垂直同期信号Ｓ３０２ｂを生成し、当該生成した垂直同期信号Ｓ３０２ｂをメモリアクセス回路３０７に出力する。
【００２１】
〔ラインバッファメモリ３０３〕
ラインバッファメモリ３０３は、例えば、シングルバッファ方式のラインバッファメモリであり、ディスプレイ３２１に表示する１画面分の画像信号のうち１ライン分の画像信号を記憶する。
また、ラインバッファメモリ３０３は、記憶データを保持するために、リフレッシュ制御回路３０７によるリフレッシュ動作が行われる。
当該リフレッシュ動作は、後述するように、ディスプレイ３２１上の画像表示が途切れることを回避するために、ディスプレイ３２１上の画像表示の水平帰線期間および垂直帰線期間内に行われる。
【００２２】
〔メモリアクセス回路３０４〕
メモリアクセス回路３０４は、ＣＰＵ３０５からの制御信号Ｓ３０５ａに基づいて、タイミング発生回路３０２からの水平同期信号Ｓ３０２ａおよび垂直同期信号Ｓ３０２ｂを基準としたタイミングで、１ライン分の画像信号を単位として、画像処理回路３２０から入力した画像信号Ｓ３２０をＤＲＡＭ３１０のラインバッファメモリ３０３に書き込むと共に、ラインバッファメモリ３０３から読み出した画像信号Ｓ３０３をディスプレイ３２１に出力する。
ここで、本実施形態では、ラインバッファメモリ３０３がシングルバッファ方式であるため、メモリアクセス回路３０４によるラインバッファメモリ３０３への画像信号Ｓ３２０の書き込み期間（描画期間）は、ディスプレイ３２１における画像表示の水平帰線期間および垂直帰線期間内に位置する。
そのため、画像表示の水平帰線期間および垂直帰線期間内には、ラインバッファメモリ３０３への画像信号Ｓ３２０の書き込みとリフレッシュ動作とが行われ、本実施形態では、後述するように、画像信号Ｓ３２０の書き込みの負荷に基づいて、水平帰線期間内に行うリフレッシュ動作の回数を可変に制御する。
【００２３】
また、メモリアクセス回路３０４によるラインバッファメモリ３０３からの画像信号Ｓ３０３の読み出し期間（表示期間）は、ディスプレイ３２１における画像表示の水平帰線期間および垂直帰線期間外に位置する。
【００２４】
〔ＣＰＵ３０５〕
ＣＰＵ３０５は、例えば、所定のプログラムを実行し、当該プログラムの実行に応じた制御信号Ｓ３０５ａをメモリアクセス回路３０４に出力する。
また、ＣＰＵ３０５は、プログラムの内容に基づいて、メモリアクセス回路３０４によるＤＲＡＭ３１０のラインバッファメモリ３０３に対しての書き込みの負荷状態を監視し、当該監視の結果に基づいて、水平帰線期間内に行うリフレッシュ動作の回数を決定し、当該回数を示すリフレッシュ動作回数指示信号Ｓ３０５ｂをリフレッシュ制御信号生成回路３０６に出力する。
【００２５】
以下、ＣＰＵ３０５におけるリフレッシュ動作回数指示信号Ｓ３０５ｂの生成処理について説明する。
図２は、ＣＰＵ３０５におけるリフレッシュ動作回数指示信号Ｓ３０５ｂの生成処理のフローチャートである。
ステップＳ１：ＣＰＵ３０５は、水平同期信号Ｓ３０２ａ（あるいは水平ブランク信号）に基づいて、ディスプレイ３２１における画像表示が画像信号Ｓ３０６の水平帰線期間になったか否かを判断し、水平帰線期間になったと判断した場合にステップＳ２の処理を実行し、そうでない場合にステップＳ１の処理を繰り返す。
【００２６】
ステップＳ２：ＣＰＵ３０５は、プログラムの実行内容に基づいて、メモリアクセス回路３０４によるＤＲＡＭ３１０のラインバッファメモリ３０３に対しての書き込みの負荷状態を判断し、当該判断の結果に基づいて、ラインバッファメモリ３０３の負荷を分散するように、当該水平帰線期間内に行うラインバッファメモリ３０３のリフレッシュ動作の回数を決定する。
具体的には、ＣＰＵ３０５は、メモリアクセス回路３０４によるラインバッファメモリ３０３への書き込みの負荷が増大（書き込み回数が増加）するに従って、当該水平帰線期間内に行われるリフレッシュ動作の回数を少なく決定する。
【００２７】
ステップＳ３：ＣＰＵ３０５は、ステップＳ２で決定したリフレッシュ動作の回数が予め決められている仕様を満たすかか否かを判断し、満たさないと判断した場合にはステップＳ４の処理を実行し、満たすと判断した場合にはステップＳ５の処理を実行する。
具体的には、時間Ｔ内に少なくともｎ回以上のリフレッシュ動作を行うことが仕様で決められている場合には、ＣＰＵ３０５は、ステップＳ２で決定したリフレッシュ動作の回数が、当該仕様で決められている基準を下回らないか否かを判断する。
【００２８】
ステップＳ４：ステップＳ３においてリフレッシュ動作の回数が仕様を満たさないと判断した場合に実行され、ＣＰＵ３０５は、ステップＳ３で決定したリフレッシュ動作の回数を増加して新たにリフレッシュ動作の回数を決定した後に、ステップＳ３の処理を再び行う。
【００２９】
ステップＳ５：ステップＳ３においてリフレッシュ動作の回数が仕様を満たしたと判断した場合に実行され、ＣＰＵ３０５は、決定したリフレッシュ動作の回数を示すリフレッシュ動作回数指示信号Ｓ３０５ｂをリフレッシュ制御信号生成回路３０６に出力する。ＣＰＵ３０５は、その後、ステップＳ１の処理を再び実行する。
【００３０】
〔リフレッシュ制御信号生成回路３０６〕
リフレッシュ制御信号生成回路３０６は、水平同期信号Ｓ３０２ａを基準として決定された水平帰線期間内に、ＣＰＵ３０５からのリフレッシュ動作回数指示信号Ｓ３０５ｂが示す回数のリフレッシュ動作を行うように制御するリフレッシュ制御信号Ｓ３０６をリフレッシュ制御回路３０７に出力する。
【００３１】
〔リフレッシュ制御回路３０７〕
リフレッシュ制御回路３０７は、リフレッシュ制御信号生成回路３０６からのリフレッシュ制御信号Ｓ３０６に基づいて、ラインバッファメモリ３０３のリフレッシュ動作を行う。
【００３２】
以下、図１に示す画像メモリシステム３０１の動作について説明する。
先ず、ＣＰＵ３０５からの制御信号Ｓ３０５ａに基づいて、メモリアクセス回路３０４によるラインバッファメモリ３０３へのアクセスが行われる。
【００３３】
また、ＣＰＵ３０５において、図２に示すフローチャートの処理に基づいて、リフレッシュ動作回数指示信号Ｓ３０５ｂが生成され、当該信号Ｓ３０５ｂがリフレッシュ制御信号生成回路３０６に出力される。
そして、リフレッシュ制御信号生成回路３０６において、リフレッシュ動作回数指示信号Ｓ３０５ｂに応じたリフレッシュ制御信号Ｓ３０６が生成され、当該リフレッシュ制御信号Ｓ３０６がリフレッシュ制御回路３０７に出力される。
そして、リフレッシュ制御回路３０７において、リフレッシュ制御信号Ｓ３０６に基づいて、ラインバッファメモリ３０３のリフレッシュ動作が行われる。
【００３４】
このとき、図２に示すように、ラインバッファメモリ３０３への書き込み負荷に基づいて、水平帰線期間内に行われるリフレッシュ動作の回数を決定することで、例えば、ラインバッファメモリ３０３への書き込み負荷が大きい場合に、すなわち長い描画期間を必要とする場合には、水平帰線期間内に行うリフレッシュ動作の回数が少なく決定され、図３（Ｂ）に示すように、リフレッシュ動作期間Ｂ1 が短くなり、描画期間Ｃ1 が長くなる。
一方、ラインバッファメモリ３０３への書き込み負荷が小さい場合、すなわち描画期間が短くてもよい場合には、水平帰線期間内に行うリフレッシュ動作の回数が多く決定され、図３（Ｂ）に示すように、リフレッシュ動作期間Ｂ2 が長くなり、描画期間Ｃ2 が短くなる。
【００３５】
以上説明したように、画像メモリシステム３０１によれば、ラインバッファメモリ３０３への書き込み負荷に基づいて各水平帰線期間内に行われるリフレッシュ動作の回数を決定するため、ラインバッファメモリ３０３への書き込み負荷が所定値より大きくなったときに、従来のように一定の時間間隔でリフレッシュ動作を行った場合（すなわち、水平帰線期間内に行うリフレッシュ動作の回数を固定にした場合）に比べて、水平帰線期間内に行うリフレッシュ動作を少なくして長い描画期間を確保できる。その結果、１水平期間内に必要な全ての画像信号Ｓ３２０を高い確率でラインバッファメモリ３０３に書き込むことができ、ディスプレイ３２１に表示される画像の品質を高めることが可能になる。
また、画像メモリシステム３０１によれば、所定期間内に必要な回数のリフレッシュ動作が行われるため、ラインバッファメモリ３０３の記憶状態は保持される。
さらに、画像メモリシステム３０１によれば、ラインバッファメモリ３０３の負荷を時間的に分散させることができる。
その結果、画像メモリシステム３０１における消費電力のピーク値を低減でき、配線や回路素子などの容量を低減し、小規模化を図れる。
【００３６】
第２実施形態
上述した第１実施形態では、図１に示すようにシングルバッファ方式のラインバッファメモリ３０３を用いた場合を例示したが、本実施形態では、デュアルバッファ方式のラインバッファメモリを用いた場合について説明する。
【００３７】
図４は、本実施形態に係わる画像メモリシステム４０１の構成図である。
図４に示すように、画像メモリシステム４０１は、タイミング発生回路３０２、記憶モジュール４０３、メモリアクセス回路４０４、ＣＰＵ４０５、リフレッシュ制御信号生成回路３０６、リフレッシュ制御回路４０７を有する。
図４において、図１と同じ符号を付した構成要素は、第１実施形態で前述した構成要素と同じである。
すなわち、図４に示すタイミング発生回路３０２およびリフレッシュ制御信号生成回路３０６は、第１実施形態で前述したものと同じである。
【００３８】
〔記憶モジュール４０３〕
記憶モジュール４０３は、デュアルバッファ方式のラインバッファメモリであり、図４に示すように、第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１を有する。
第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１は、それぞれディスプレイ３２１に表示する１画面分の画像信号のうち１ライン分の画像信号を記憶可能な記憶容量を有する。
ここで、第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１は、並列にアクセス可能である。
また、記憶モジュール４０３のリフレッシュ動作は、リフレッシュ制御回路４０７の制御に基づいて同時に行われる。
【００３９】
〔メモリアクセス回路４０４〕
メモリアクセス回路４０４は、ＣＰＵ４０５からの制御信号Ｓ４０５ａに基づいて、タイミング発生回路３０２からの水平同期信号Ｓ３０２ａおよび垂直同期信号Ｓ３０２ｂを基準としたタイミングで、１ライン分の画像信号を単位として、画像処理回路３２０から入力した画像信号Ｓ３２０を記憶モジュール４０３の第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１に書き込むと共に、第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１から読み出した画像信号Ｓ４０３をディスプレイ３２１に出力する。
【００４０】
ここで、メモリアクセス回路４０４は、第１のラインバッファメモリ４２０への書き込み／読み出し動作と第２のラインバッファメモリ４２１への読み出し／書き込み動作とを並行して実行可能である。
すなわち、第１のラインバッファメモリ４２０への書き込み動作を行っているときに、第２のラインバッファメモリ４２１からの読み出し動作が可能であり、第１のラインバッファメモリ４２０からの読み出し動作を行っているときに、第２のラインバッファメモリ４２１への書き込み動作が可能である。
【００４１】
また、メモリアクセス回路４０４は、第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１に対して、１水平期間毎に、書き込み動作と読み出し動作とを交互に行う。
【００４２】
〔ＣＰＵ４０５〕
ＣＰＵ４０５は、プログラムの実行に応じて、第１のラインバッファメモリ４２０と第２のラインバッファメモリ４２１とを区別して記憶モジュール４０３へのアクセス指示を出すこと以外は、基本的に前述した図２に示す第１実施形態のＣＰＵ３０５の処理と同じ処理を行う。
【００４３】
〔リフレッシュ制御回路４０７〕
リフレッシュ制御回路４０７は、リフレッシュ動作回数指定信号Ｓ３０６に基づいて、第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１に対して同時にリフレッシュ動作を行う。
【００４４】
以下、図４に示す画像メモリシステム４０１の動作例について図５を参照しながら説明する。
先ず、ＣＰＵ４０５において、実行中のプログラムに応じて、メモリアクセス回路４０４による第１のラインバッファメモリ４２０への書き込みの負荷に基づいて、水平帰線期間Ａ1 内に行うリフレッシュ動作の回数が決定され、当該決定されたリフレッシュ動作の回数を示すリフレッシュ動作回数指示信号Ｓ４０５ｂがリフレッシュ制御信号生成回路３０６に出力される。
そして、当該リフレッシュ動作回数指示Ｓ４０５ｂに応じたリフレッシュ制御信号Ｓ３０６がリフレッシュ制御信号生成回路３０６からリフレッシュ制御回路４０７に出力され、リフレッシュ制御回路４０７の制御によって、第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１において、前記決定された回数のリフレッシュ動作が水平帰線期間Ａ1 内に行われる。
この場合には、図５（Ａ），（Ｂ）に示すように、リフレッシュ動作期間Ｂ1 内に、前記決定された回数のリフレッシュ動作が第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１において行われる。
【００４５】
リフレッシュ動作期間Ｂ1 が終了すると、それに続く描画期間Ｃ1 内に、ＣＰＵ４０５からの制御信号Ｓ４０５ａに基づいて、画像処理回路３２０からの画像信号Ｓ３２０がメモリアクセス回路４０４を介して第１のラインバッファメモリ４２０に書き込まれる。
それと並行して、水平帰線期間Ａ1 とＡ2 との間の表示期間Ｄ2 において、メモリアクセス回路４０４を介して、第２のラインバッファメモリ４２１から読み出された画像信号Ｓ４０３がディスプレイ３２１に出力される。
【００４６】
次に、ＣＰＵ４０５において、実行中のプログラムに応じて、メモリアクセス回路４０４による第２のラインバッファメモリ４２１への書き込みの負荷に基づいて、水平帰線期間Ａ2 内に行うリフレッシュ動作の回数が決定され、当該決定されたリフレッシュ動作の回数を示すリフレッシュ動作回数指示信号Ｓ４０５ｂがリフレッシュ制御信号生成回路３０６に出力される。
そして、当該リフレッシュ動作回数指示Ｓ４０５ｂに応じたリフレッシュ制御信号Ｓ３０６がリフレッシュ制御信号生成回路３０６からリフレッシュ制御回路４０７に出力され、リフレッシュ制御回路４０７の制御によって、第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１において、前記決定された回数のリフレッシュ動作が水平帰線期間Ａ2 内に行われる。
この場合には、図５（Ａ），（Ｂ）に示すように、リフレッシュ動作期間Ｂ2 内に、前記決定された回数のリフレッシュ動作が第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１において行われる。
【００４７】
リフレッシュ動作期間Ｂ2 が終了すると、それに続く描画期間Ｃ2 内に、ＣＰＵ４０５からの制御信号Ｓ４０５ａに基づいて、画像処理回路３２０からの画像信号Ｓ３２０がメモリアクセス回路４０４を介して第２のラインバッファメモリ４２１に書き込まれる。
それと並行して、水平帰線期間Ａ2 とＡ3 との間の表示期間Ｄ1 において、メモリアクセス回路４０４を介して、第１のラインバッファメモリ４２０から読み出された画像信号Ｓ４０３がディスプレイ３２１に出力される。
その後、上述した処理が繰り返される。
【００４８】
以下、その他のデュアルバッファ方式のラインバッファメモリを用いた場合を説明する。
すなわち、上述した実施形態では、ディスプレイ３２１に表示する１画面分の画像信号のうち１ライン分の画像信号を記憶可能な記憶容量を第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１が有している場合を例示したが、以下、１ライン分の画像信号のデータ量より少ない記憶容量を第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１が備えている場合について説明する。
この場合には、図６に示すように、水平帰線期間外において、第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１の双方において、交互に表示期間および描画期間を設定する。
このようにすることで、第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１の記憶容量が、１ライン分の画像信号を記憶する容量よりも小さい場合でも、ディスプレイ３２１に画像を途切れなく表示できる。
この場合でも、各水平帰線期間内でのリフレッシュ動作の回数は、ＣＰＵ４０５において、メモリアクセス回路４０４による第１のラインバッファメモリ４２０および第２のラインバッファメモリ４２１への書き込みの負荷に基づいて決定される。
【００４９】
第３実施形態
本実施形態では、記憶モジュールとしてフレームバッファメモリを用いた場合を例示する。
【００５０】
図７は、本実施形態に係わる画像メモリシステム５０１の構成図である。
図７に示すように、画像メモリシステム５０１は、タイミング発生回路３０２、フレームバッファメモリ５０３、メモリアクセス回路５０４、ＣＰＵ５０５、リフレッシュ制御信号生成回路３０６、リフレッシュ制御回路５０７を有する。図４において、図１と同じ符号を付した構成要素は、第１実施形態で前述した構成要素と同じである。
すなわち、図４に示すタイミング発生回路３０２およびリフレッシュ制御信号生成回路３０６は、第１実施形態で前述したものと同じである。
【００５１】
〔フレームバッファメモリ５０３〕
フレームバッファメモリ５０３は、ディスプレイ３２１に表示する１画面分の画像信号を記憶する記憶容量を有し、ディスプレイ３２１の種類によって記憶容量は異なる。
例えば、ディスプレイ３２１が、パーソナルコンピュータのモニタ規格であるＶＥＳＡ(Video Electronics Standards Association) 方式のものである場合には、フレームバッファメモリ５０３は、ディスプレイ３２１上の実際の表示画像に対応する１０２４（ライン）×１２８０（ピクセル）分の画像信号と、当該表示画像の周囲の所定範囲の画像に対応する画像信号とを記憶可能な記憶容量を有する。
なお、フレームバッファメモリ５０３の構成としては、前述したラインバッファメモリの場合と同様に、単体のフレームバッファメモリからなるシングルバッファ方式、および、同時アクセス可能な２個のフレームバッファメモリからなるデュアルバッファ方式のいずれであってもよい。
【００５２】
〔メモリアクセス回路５０４〕
メモリアクセス回路５０４によるフレームバッファメモリ５０３に対してのアクセスは、フレームバッファメモリ５０３がシングルバッファ方式である場合には、メモリアクセス回路５０４によるフレームバッファメモリ５０３への画像信号Ｓ３２０の書き込み期間（描画期間）は、ディスプレイ３２１における画像表示の図８に示す水平帰線期間Ａ内あるいは垂直帰線期間Ｖ内に位置する。また、メモリアクセス回路５０４によるフレームバッファメモリ５０３からの画像信号Ｓ５０３の読み出し期間（表示期間）は、ディスプレイ３２１における画像表示の水平および垂直帰線期間Ａ，Ｖ外に位置する。
【００５３】
ここで、前述したＶＥＳＡ方式のディスプレイ３２１を考えると、図８に示すように、１ラインを構成する１２８０ピクセル分の画像信号Ｓ５０３を表示するのに９．５μｓを要し、１０２４ライン分の画像信号Ｓ５０３を表示するのに１２．８ｍｓを要する。
この場合に、例えば、前述した図２に示すステップＳ３に対応した仕様として、フレームバッファメモリ５０３が８ｍｓｅｃ内に５１２回以上のリフレッシュ動作を行うことが要求されている場合に、平均化すれば、１ライン分の画像信号Ｓ５０３をフレームバッファメモリ５０３に書き込む間に、約４（≒５１２／（１０２４×２／１２．８））回程度のリフレッシュ動作を行うことになる。
【００５４】
ここで、リフレッシュ制御回路５０７によるリフレッシュ動作の動作周波数を１５０ＭＨｚとし、１回のリフレッシュ動作に１０クロックサイクルかかるとすると、４回のリフレッシュ動作に必要とされるリフレッシュ動作期間は、０．２６×１０-6（４×１０／（１５０×１０6 ））ｓとなり、これは水平帰線期間Ａの３．０μｓの約１０％になる。
本実施形態では、８ｍｓｅｃ内に５１２回以上のリフレッシュ動作を行うことを条件に、メモリアクセス回路５０４からフレームバッファメモリ５０３への書き込み（描画）負荷に基づいて、各水平帰線期間Ａ内に行うリフレッシュ動作の回数を例えば０〜１０回程度に可変に設定する。
【００５５】
また、フレームバッファメモリ５０３がデュアルバッファ方式である場合には、第１のフレームバッファメモリへの書き込み／読み出し動作と第２のフレームバッファメモリへの読み出し／書き込み動作とを並行して実行可能である。
すなわち、第１のフレームバッファメモリへの書き込み動作を行っているときに、第２のフレームバッファメモリからの読み出し動作が可能であり、第１のフレームバッファメモリからの読み出し動作を行っているときに、第２のフレームバッファメモリへの書き込み動作が可能である。
このとき、第１のフレームバッファメモリについては、水平帰線期間と、垂直期間期間と、第２のフレームバッファメモリの表示期間とに描画が行われる。また、第２のフレームバッファメモリについては、水平帰線期間と、垂直帰線期間と、第１のフレームバッファメモリの表示期間とに描画が行われる。
【００５６】
〔ＣＰＵ５０５〕
ＣＰＵ５０５におけるリフレッシュ動作回数指示信号Ｓ５０５ｂの生成処理は、フレームバッファメモリ５０３がシングルバッファ方式である場合には、前述した図１に示すＣＰＵ３０５の処理と基本的に同じであり、デュアルバッファ方式である場合には、前述した図４に示すＣＰＵ４０５の処理と基本的に同じである。
【００５７】
〔リフレッシュ制御回路５０７〕
リフレッシュ制御回路５０７によるフレームバッファメモリ５０３のリフレッシュ動作は、フレームバッファメモリ５０３がシングルバッファ方式である場合には、前述した図１に示すリフレッシュ制御回路３０７の処理と基本的に同じであり、デュアルバッファ方式である場合には、前述した図４に示すリフレッシュ制御回路４０７の処理と基本的に同じである。
【００５８】
画像メモリシステム５０１では、フレームバッファメモリ５０３を用いていることから比較的余裕をもって描画を行えるが、描画タイミングが集中する傾向があるため、ＣＰＵ５０５は、描画タイミングが集中したときに、水平帰線期間内に行うリフレッシュ動作回数を少なくし、描画が殆ど行われないときに、リフレッシュ動作回数を多く行うようにする。
これにより、画像メモリシステム５０１によれば、１水平期間内に必要な全ての画像信号Ｓ３２０を高い確率でフレームバッファメモリ５０３に書き込むことができ、ディスプレイ３２１に表示される画像の品質を高めることが可能になる。
また、画像メモリシステム５０１によれば、所定期間内に必要な回数のリフレッシュ動作が行われるため、フレームバッファメモリ５０３の記憶状態は保持される。
さらに、画像メモリシステム５０１によれば、フレームバッファメモリ５０３の負荷を時間的に分散させることができる。その結果、画像メモリシステム５０１における消費電力のピーク値を低減でき、配線や回路素子などの容量を低減し、小規模化を図れる。
【００５９】
第４実施形態
以下、本実施形態においては、任意の３次元物体モデルに対する所望の３次元画像をＣＲＴ(Cathode Ray Tube)などのディスプレイ上に高速に表示する３次元コンピュータグラフィックシステムに、本発明の記憶装置を適用した場合について説明する。
図９は、本実施形態の３次元コンピュータグラフィックシステム１のシステム構成図である。
３次元コンピュータグラフィックシステム１は、立体モデルを単位図形である三角形（ポリゴン）の組み合わせとして表現し、このポリゴンを描画することで表示画面の各画素の色を決定し、ディスプレイに表示するポリゴンレンダリング処理を行うシステムである。
また、３次元コンピュータグラフィックシステム１では、平面上の位置を表現する（ｘ，ｙ）座標の他に、奥行きを表すｚ座標を用いて３次元物体を表し、この（ｘ，ｙ，ｚ）の３つの座標で３次元空間の任意の一点を特定する。
【００６０】
図９に示すように、３次元コンピュータグラフィックシステム１は、メインメモリ２、Ｉ／Ｏインタフェース回路３、メインプロセッサ４およびレンダリング回路５が、メインバス６を介して接続されている。
ここで、メインプロセッサ４が、本発明のリフレッシュ動作回数決定回路に対応している。
また、３次元コンピュータグラフィックシステム１は、水平同期信号Ｓ６ａおよび垂直同期信号Ｓ６ｂを生成するタイミング発生回路７を有する。
【００６１】
以下、各構成要素の機能について説明する。
〔メインプロセッサ４〕
メインプロセッサ４は、例えば、プログラムの実行に応じて、レンダリング回路５内の構成要素を制御するための制御信号を生成し、当該制御信号をメインバス６を介してレンダリング回路５に出力する。
【００６２】
また、メインプロセッサ４は、前述した第１実施形態で説明した図２に示すフローチャートに応じた処理を行い、各水平帰線期間毎に、実行中にプログラムに基づいてＤＲＡＭ１６のバッファメモリ２０〜２３への書き込み負荷を判断する。
ここで、当該書き込み負荷は、例えば、３次元画像処理の場合にはポリゴンの数、画素の数、αブレンディング処理の有無などに応じて決まる。
【００６３】
そして、メインプロセッサ４は、当該判断の結果に基づいて、当該水平帰線期間内に行うリフレッシュ動作の回数を決定し、当該決定した回数を示すリフレッシュ動作回数指示信号Ｓ４ｂをメインバス６を介して、レンダリング回路５のメモリＩ／Ｆ回路１３に出力する。
【００６４】
また、メインプロセッサ４は、プログラム内の所定の命令を実行すると、メインメモリ２から必要なグラフィックデータを読み出し、このグラフィックデータに対してクリッピング(Clipping)処理、ライティング(Lighting)処理およびジオメトリ(Geometry)処理などを行い、ポリゴンレンダリングデータを生成する。メインプロセッサ４は、ポリゴンレンダリングデータＳ４ａを、メインバス６を介してレンダリング回路５に出力する。
【００６５】
ここで、ポリゴンレンダリングデータは、ポリゴンの各３頂点の（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）のデータを含んでいる。
ここで、（ｘ，ｙ，ｚ）データは、ポリンゴの頂点の３次元座標を示し、（Ｒ，Ｇ，Ｂ）データは、それそれ当該３次元座標における赤、緑、青の輝度値を示している。
データαは、これから描画する画素と、ディスプレイバッファメモリ２１に既に記憶されている画素とのＲ，Ｇ，Ｂデータのブレンド（混合）係数を示している。
（ｓ，ｔ，ｑ）データのうち、（ｓ，ｔ）は、対応するテクスチャの同次座標を示しており、ｑは同次項を示している。ここで、「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じてテクスチャ座標データ（ｕ，ｖ）が得られる。テクスチャバッファメモリ２０に記憶されたテクスチャデータへのアクセスは、テクスチャ座標データ（ｕ，ｖ）を用いて行われる。
ここで、テクスチャデータとは、３次元グラフィックス表示する物体の表面の模様を表すデータである。
Ｆデータは、フォグのα値を示している。
すなわち、ポリゴンレンダリングデータは、三角形（単位図形）の各頂点の物理座標値と、それぞれの頂点の色とテクスチャおよびフォグの値のデータを示している。
【００６６】
〔Ｉ／Ｏインタフェース回路３〕
Ｉ／Ｏインタフェース回路３は、必要に応じて、外部からポリゴンレンダリングデータを入力し、これをメインバス６を介してレンダリング回路５に出力する。
【００６７】
〔レンダリング回路５〕
以下、レンダリング回路５について詳細に説明する。
図９に示すように、レンダリング回路５は、ＤＤＡ(Digital Differential Anarizer) セットアップ回路１０、トライアングルＤＤＡ回路１１、テクスチャエンジン回路１２、メモリＩ／Ｆ回路１３、ＣＲＴコントローラ回路１４、ＤＡＣ回路１５、ＤＲＡＭ１６およびＳＲＡＭ１７を有し、これらがメインプロセッサ４からの制御信号に基づいて動作する。
ＤＲＡＭ１６は、テクスチャバッファメモリ２０、ディスプレイバッファメモリ２１、ｚバッファメモリ２２およびテクスチャＣＬＵＴバッファメモリ２３として機能し、例えば、ディスプレイバッファメモリ２１としては、フレームバッファメモリが用いられる。
ここで、テクスチャエンジン回路１５が本発明の画像処理回路に対応し、バッファメモリ２０〜２３が本発明の半導体メモリに対応し、メモリＩ／Ｆ回路１３が本発明のメモリアクセス回路に対応し、メモリＩ／Ｆ回路１３の機能の一部およびリフレッシュ制御回路３０が本発明のリフレッシュ動作制御回路に対応する。
【００６８】
＜ＤＤＡセットアップ回路１０＞
ＤＤＡセットアップ回路１０は、後段のトライアングルＤＤＡ回路１１において物理座標系上の三角形の各頂点の値を線形補間して、三角形の内部の各画素の色と深さ情報を求めるに先立ち、ポリゴンレンダリングデータＳ４ａが示す（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データについて、三角形の辺と水平方向の差分などを求めるセットアップ演算を行う。
このセットアップ演算は、具体的には、開始点の値と終点の値と、開始点と終点との距離を用いて、単位長さ移動した場合における、求めようとしている値の変分を算出する。
ＤＤＡセットアップ回路１０は、算出した差分を、変分データＳ１０としてトライアングルＤＤＡ回路１１に出力する。
【００６９】
＜トライアングルＤＤＡ回路１１＞
トライアングルＤＤＡ回路１１は、ＤＤＡセットアップ回路１０から入力した変分データＳ１０を用いて、三角形内部の各画素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データを算出する。
トライアングルＤＤＡ回路１１は、各画素の（ｘ，ｙ）データと、当該（ｘ，ｙ）座標における（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データとを、ＤＤＡデータ（補間データ）Ｓ１１としてテクスチャエンジン回路１２に出力する。
本実施形態では、トライアングルＤＤＡ回路１１は、並行して処理を行う矩形内に位置する８（＝２×４）画素分のＤＤＡデータＳ１１をテクスチャエンジン回路１２に出力する。
【００７０】
＜テクスチャエンジン回路１２＞
テクスチャエンジン回路１２は、「ｓ／ｑ」および「ｔ／ｑ」の算出処理、テクスチャ座標データ（ｕ，ｖ）の算出処理、テクスチャバッファメモリ２０からの（Ｒ，Ｇ，Ｂ，α）データの読み出し処理、および、混合処理（αブレンディング処理）を順にパイプライン方式で行う。
なお、テクスチャエンジン回路１２は、所定の矩形内に位置する８画素についての処理を同時に並行して行う。
【００７１】
また、テクスチャエンジン回路１２は、ＤＤＡデータＳ１１が示す（ｓ，ｔ，ｑ）データについて、ｓデータをｑデータで除算する演算と、ｔデータをｑデータで除算する演算とを行う。
【００７２】
また、テクスチャエンジン回路１２は、除算結果である「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じて、テクスチャ座標データ（ｕ，ｖ）を生成する。
また、テクスチャエンジン回路１２は、メモリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７に、前記生成したテクスチャ座標データ（ｕ，ｖ）を含む読み出し要求を出力し、メモリＩ／Ｆ回路１３を介して、テクスチャ座標データ（ｕ，ｖ）によって特定されるＳＲＡＭ１７上のアドレスから読み出されたテクスチャデータである（Ｒ，Ｇ，Ｂ，α）データＳ１７を得る。
ここで、テクスチャバッファメモリ２０には、ＭＩＰＭＡＰ（複数解像度テクスチャ）などの複数の縮小率に対応したテクスチャデータが記憶されており、ＳＲＡＭ１７には、テクスチャバッファメモリ２０に記憶されているテクスチャデータのコピーが記憶されている。
本実施形態では、上述したようにテクスチャ座標（ｕ，ｖ）を生成することで、単位図形である三角形を単位として、所望の縮小率のテクスチャデータをＳＲＡＭ１７から読み出すことができる。
【００７３】
テクスチャエンジン回路１２は、ＳＲＡＭ１７から読み出した（Ｒ，Ｇ，Ｂ，α）データＳ１７の（Ｒ，Ｇ，Ｂ）データと、前段のトライアングルＤＤＡ回路１１からのＤＤＡデータＳ１１に含まれる（Ｒ，Ｇ，Ｂ）データとを、（Ｒ，Ｇ，Ｂ，α）データＳ１７に含まれるαデータ（テクスチャα）が示す割合で混合し、画素データＳ１２を生成する。
テクスチャエンジン回路１２は、この画素データＳ１２を、メモリＩ／Ｆ回路１３に出力する。
【００７４】
テクスチャエンジン回路１２は、フルカラー方式の場合には、テクスチャバッファメモリ２０から読み出した（Ｒ，Ｇ，Ｂ，α）データを直接用いる。一方、テクスチャエンジン回路１２は、インデックスカラー方式の場合には、予め作成したカラールックアップテーブル（ＣＬＵＴ）をテクスチャＣＬＵＴバッファメモリ２３から読み出して、内蔵するＳＲＡＭに転送および記憶し、このカラールックアップテーブルを用いて、テクスチャバッファメモリ２０から読み出したカラーインデックスに対応する（Ｒ，Ｇ，Ｂ）データを得る。
【００７５】
＜メモリＩ／Ｆ回路１３＞
メモリＩ／Ｆ回路１３は、ＣＲＴ３１に表示を行う際に、ディスプレイバッファメモリ２１から読み出した表示データ（画像データ）Ｓ２１をＣＲＴコントローラ回路１４に出力する。
また、メモリＩ／Ｆ回路１３は、テクスチャエンジン回路１２から入力した画素データＳ１２に対応するｚデータと、ｚバッファメモリ２２に記憶されているｚデータとの比較を行い、入力した画素データＳ１２によって描画される画像が、前回、ディスプレイバッファメモリ２１に書き込まれた画像より、手前（視点側）に位置するか否かを判断し、手前に位置する場合には、画素データＳ１２に対応するｚデータでｚバッファメモリ２２に記憶されたｚデータを更新する。
また、メモリＩ／Ｆ回路１３は、必要に応じて、画素データＳ１２に含まれる（Ｒ，Ｇ，Ｂ）データと、既にディスプレイバッファメモリ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとを、画素データＳ１２に対応するαデータが示す混合値で混合する、いわゆるαブレンディング処理を行い、混合後の（Ｒ，Ｇ，Ｂ）データを表示データとしてディスプレイバッファメモリ２１に書き込む。
なお、メモリＩ／Ｆ回路１３によるＤＲＡＭ１６に対してのアクセスは、１６画素分のデータについて同時に行なわれる。
【００７６】
また、メモリＩ／Ｆ回路１３は、水平同期信号Ｓ６ａを基準として決定された水平帰線期間内に、メインプロセッサ４から入力したリフレッシュ動作回数指示信号Ｓ４ｂが示す回数のリフレッシュ動作を行うように制御するリフレッシュ制御信号Ｓ１３ａをリフレッシュ制御回路３０に出力する。
このとき、メモリＩ／Ｆ回路１３は、各水平帰線期間毎に、バッファメモリ２０〜２３のうちリフレッシュ動作が終了したラインを特定する情報を記憶し、次にリフレッシュ動作を行う際に、当該記憶したラインに基づいて、次にリフレッシュ動作を行うラインを特定したリフレッシュ制御信号Ｓ１３ａを生成する。
【００７７】
＜ＣＲＴコントローラ回路１４＞
ＣＲＴコントローラ回路１４は、タイミング発生回路７から入力した水平同期信号Ｓ６ａおよび垂直同期信号Ｓ６ｂに同期して、図示しないＣＲＴ３１に表示するアドレスを発生し、当該アドレスに記憶された表示データをディスプレイバッファメモリ２１から読み出す要求をメモリＩ／Ｆ回路１３に出力する。この要求に応じて、メモリＩ／Ｆ回路１３は、ディスプレイバッファメモリ２１から一定の固まりで表示データを読み出す。
ＣＲＴコントローラ回路１４は、ディスプレイバッファメモリ２１から読み出した表示データを記憶するＦＩＦＯ(First In First Out)回路を内蔵し、当該記憶した表示データを一定の時間間隔で読み出して表示データＳ１４ａとしてＤＡＣ回路１５に出力する。
【００７８】
ＤＲＡＭ１６
ＤＲＡＭ１６は、テクスチャバッファメモリ２０、ディスプレイバッファメモリ２１、Ｚバッファメモリ２２、テクスチャＣＬＵＴバッファメモリ２３およびリフレッシュ制御回路３０を有する。
ここで、テクスチャバッファメモリ２０は、前述したように、ＭＩＰＭＡＰ（複数解像度テクスチャ）などの複数の縮小率に対応したテクスチャデータを記憶する。
ディスプレイバッファメモリ２１は、例えばフレームバッファメモリであり、各画素のＲ，Ｇ，Ｂ値を示す表示データを記憶する。
なお、ディスプレイバッファメモリ２１は、シングルバッファ方式およびデュアルバッファ方式の何れでもよい。
ｚバッファメモリ２２は、各画素のｚデータを記憶する。
テクスチャＣＬＵＴバッファメモリ２３は、カラールックアップテーブル（ＣＬＵＴ）を記憶する。
【００７９】
リフレッシュ制御回路３０は、メモリＩ／Ｆ回路１３からのリフレッシュ制御信号Ｓ１３ａに基づいて、テクスチャバッファメモリ２０、ディスプレイバッファメモリ２１、ｚバッファメモリ２２およびテクスチャＣＬＵＴバッファメモリ２３のリフレッシュ動作を行う。
【００８０】
＜ＤＡＣ回路１５＞
ＤＡＣ回路１５は、各インデックス値に対応するＲ，Ｇ，Ｂデータを記憶しており、ＣＲＴコントローラ回路１４から入力した表示データＳ１４ｂを、Ｄ／Ａコンバータに転送し、アナログ形式のＲ，Ｇ，Ｂデータを生成する。ＤＡＣ回路１５は、当該生成したＲ，Ｇ，ＢデータＳ１５をＣＲＴ３１に出力する。
【００８１】
以下、３次元コンピュータグラフィックシステム１の動作について説明する。ポリゴンレンダリングデータＳ４ａが、メインバス６を介してメインプロセッサ４からＤＤＡセットアップ回路１０に出力され、ＤＤＡセットアップ回路１０において、三角形の辺と水平方向の差分などを示す変分データＳ１０が生成される。
この変分データＳ１０は、トライアングルＤＤＡ回路１１に出力され、トライアングルＤＤＡ回路１１において、三角形内部の各画素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データが算出される。そして、この算出された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データと、三角形の各頂点の（ｘ，ｙ）データとが、ＤＤＡデータＳ１１として、トライアングルＤＤＡ回路１１からテクスチャエンジン回路１２に出力される。
【００８２】
次に、テクスチャエンジン回路１２において、ＤＤＡデータＳ１１が示す（ｓ，ｔ，ｑ）データについて、ｓデータをｑデータで除算する演算と、ｔデータをｑデータで除算する演算とが行われる。
このとき、８個の図１に示す除算回路４００によって、８画素分の除算「ｓ／ｑ」および「ｔ／ｑ」が同時に行われる。そして、除算結果「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥが乗算され、テクスチャ座標データ（ｕ，ｖ）が生成される。
次に、メモリＩ／Ｆ回路１３を介して、テクスチャエンジン回路１２からＳＲＡＭ１７に、前記生成されたテクスチャ座標データ（ｕ，ｖ）を含む読み出し要求が出力され、メモリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７に記憶されたテクスチャデータである（Ｒ，Ｇ，Ｂ，α）データＳ１７が読み出される。
次に、テクスチャエンジン回路１２において、読み出した（Ｒ，Ｇ，Ｂ，α）データＳ１７の（Ｒ，Ｇ，Ｂ）データと、前段のトライアングルＤＤＡ回路１１からのＤＤＡデータＳ１１に含まれる（Ｒ，Ｇ，Ｂ）データとが、（Ｒ，Ｇ，Ｂ，α）データＳ１７に含まれるαデータ（テクスチャα）が示す割合で混合され、画素データＳ１２が生成される。
この画素データＳ１２は、テクスチャエンジン回路１２からメモリＩ／Ｆ回路１３に出力される。
【００８３】
そして、メモリＩ／Ｆ回路１３において、テクスチャエンジン回路１２から入力した画素データＳ１２に対応するｚデータと、ｚバッファメモリ２２に記憶されているｚデータとの比較が行なわれ、入力した画素データＳ１２によって描画される画像が、前回、ディスプレイバッファメモリ２１に書き込まれた画像より、手前（視点側）に位置するか否かが判断され、手前に位置する場合には、画像データＳ１２に対応するｚデータでｚバッファメモリ２２に記憶されたｚデータが更新される。
【００８４】
次に、メモリＩ／Ｆ回路１３において、必要に応じて、画像データＳ１２に含まれる（Ｒ，Ｇ，Ｂ）データと、既にディスプレイバッファメモリ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとが、画素データＳ１２に対応するαデータ（ＤＤデータＳ１１に含まれるαデータ）が示す混合値で混合され、混合後の（Ｒ，Ｇ，Ｂ）データが表示データとしてディスプレイバッファメモリ２１に書き込まれる。
そして、メモリＩ／Ｆ回路１３によって、ディスプレイバッファメモリ２１に記憶された（Ｒ，Ｇ，Ｂ）データが、水平帰線期間および垂直期間期間以外の表示期間に、表示データＳ２１として読み出されてＣＲＴコントローラ回路１４に出力される。
そして、当該表示データＳ２１が、ＣＲＴコントローラ回路１４においてタイミング調整された後に、表示データＳ１４ａとしてＤＡＣ回路１５に出力される。
そして、表示データＳ１４ａが、ＤＡＣ回路１５において、Ｒ，Ｇ，ＢデータＳ１５に変換され、当該Ｒ，Ｇ，ＢデータＳ１５がＣＲＴ３１に出力される。
【００８５】
また、３次元コンピュータグラフィックシステム１では、上述した処理とは並行して、以下に示す、ＤＲＡＭ４１０のリフレッシュ動作が行われる。
すなわち、メインプロセッサ４において、前述したように、各水平帰線期間毎に、実行中にプログラムに基づいてＤＲＡＭ１６のバッファメモリ２０〜２３への書き込み負荷が監視され、当該監視の結果に基づいて、当該水平帰線期間内に行うリフレッシュ動作の回数が決定される。
そして、当該決定された回数を示すリフレッシュ動作回数指示信号Ｓ４ｂが、レンダリング回路５のメモリＩ／Ｆ回路１３にメインバス６を介して出力される。
【００８６】
そして、メモリＩ／Ｆ回路１３において、水平同期信号Ｓ６ａを基準として決定された水平帰線期間内に、リフレッシュ動作回数指示信号Ｓ４ｂが示す回数のリフレッシュ動作を行うように制御するリフレッシュ制御信号Ｓ１３ａが生成され、当該リフレッシュ制御信号Ｓ１３ａがリフレッシュ制御回路３０に出力される。
【００８７】
そして、リフレッシュ制御回路３０によって、メモリＩ／Ｆ回路１３からのリフレッシュ制御信号Ｓ１３ａに基づいて、テクスチャバッファメモリ２０、ディスプレイバッファメモリ２１、ｚバッファメモリ２２およびテクスチャＣＬＵＴバッファメモリ２３のリフレッシュ動作が行われる。
【００８８】
以上説明したように、３次元コンピュータグラフィックシステム１によれば、メインプロセッサ４によってＤＲＡＭ１６の書き込み負荷が監視され、当該監視の結果に基づいて、水平帰線期間毎にリフレッシュ回数が設定される。
その結果、１水平期間内に必要な全ての表示データを高い確率でディスプレイバッファメモリ２１に書き込むことができ、ＣＲＴ３１に表示される画像の品質を高めることが可能になる。
また、３次元コンピュータグラフィックシステム１によれば、所定期間内に必要な回数のリフレッシュ動作が行われるため、ＤＲＡＭ１６の記憶状態は保持される。
さらに、３次元コンピュータグラフィックシステム１によれば、ＤＲＡＭ１６の負荷を時間的に分散させることができる。
その結果、ＤＲＡＭ１６における消費電力のピーク値を低減でき、配線や回路素子などの容量を低減し、小規模化を図れる。
【００８９】
本発明は上述した実施形態には限定されない。
例えば、上述した実施形態では、半導体メモリとして、ＤＲＡＭを例示したが、本発明は、記憶保持のためのリフレッシュ動作を必要とするその他の半導体メモリについても適用可能である。
また、上述した実施形態では、半導体メモリに画像信号を記憶する場合を例示したが、本発明は、半導体メモリにその他の信号を記憶する場合にも同様に適用できる。
【００９０】
また、上述した実施形態では、レンダリング回路５の外部に配設されたメインプロセッサ４において、リフレッシュ回数指示信号Ｓ４ｂを生成する場合を例示したが、メモリＩ／Ｆ回路１３あるいはＣＲＴコントローラ回路１４に、バッファメモリ２０〜２３への書き込み負荷を判断する機能を持たせることで、レンダリング回路５の内部でリフレッシュ回数指示信号を生成してもよい。
【００９１】
また、上述した実施形態では、３次元コンピュータグラフィックシステムに本発明の記憶装置を適用した場合を例示したが、本発明は、２次元コンピュータグラフィックシステムにも適用できる。
【００９２】
また、上述した図９に示す３次元コンピュータグラフィックシステム１では、ＳＲＡＭ１７を用いる構成を例示したが、ＳＲＡＭ１７を設けない構成にしてもよい。
また、図９に示すテクスチャバッファメモリ２０およびテクスチャＣＬＵＴバッファメモリ２３を、ＤＲＡＭ１６の外部に設けてもよい。
【００９３】
さらに、図９に示す３次元コンピュータグラフィックシステム１では、ポリゴンレンダリングデータを生成するジオメトリ処理を、メインプロセッサ４で行なう場合を例示したが、レンダリング回路５で行なう構成にしてもよい。
【００９４】
【発明の効果】
以上説明したように、本発明の記憶装置と、リフレッシュ動作制御装置およびその方法と、画像処理装置およびその方法によれば、リフレッシュ動作によって半導体メモリの記憶データを適切に保持しながら、半導体メモリへのアクセスの性能を高めることができる
また、本発明の記憶装置、画像処理装置およびリフレッシュ動作制御装置によれば、リフレッシュ動作に伴う半導体メモリの負荷を軽減して装置の小規模化が図れる。
【図面の簡単な説明】
【図１】図１は、本発明の第１実施形態に係わる画像メモリシステムの構成図である。
【図２】図２は、図１に示すＣＰＵにおけるリフレッシュ動作回数指示信号の生成処理のフローチャートである。
【図３】図３は、図１に示す画像メモリシステムにおけるＤＲＡＭのリフレッシュ動作例を説明するための図である。
【図４】図４は、本発明の第２実施形態に係わる画像メモリシステムの構成図である。
【図５】図５は、図４に示す画像メモリシステムにおけるＤＲＡＭのリフレッシュ動作例を説明するための図である。
【図６】図５は、図４に示す画像メモリシステムにおけるＤＲＡＭのその他のリフレッシュ動作例を説明するための図である。
【図７】図７は、本発明の第３実施形態に係わる画像メモリシステムの構成図である。
【図８】図８は、図７に示すＤＲＡＭから読み出した画像信号の表示タイミングを説明するための図である。
【図９】図７は、本発明の第４実施形態の３次元コンピュータグラフィックシステムのシステム構成図である。
【符号の説明】
１…３次元コンピュータグラフィックシステム、２…メインメモリ、３…Ｉ／Ｏインタフェース回路、４…メインプロセッサ、５…レンダリング回路、６…メインバス、７…タイミング発生回路、１０…ＤＤＡセットアップ回路、１１…トライアングルＤＤＡ回路、１２…テクスチャエンジン回路、１３…メモリＩ／Ｆ回路、１４…ＣＲＴコントローラ回路、１５…ＤＡＣ回路、１６…ＤＲＡＭ、１７…ＳＲＡＭ、２０…テクスチャバッファメモリ、２１…ディスプレイバッファメモリ、２２…Ｚバッファメモリ、２３…テクスチャＣＬＵＴバッファメモリ、３０…リフレッシュ制御回路、３１…ＣＲＴ、３０１，４０１，５０１…画像メモリシステム、３０２…タイミング発生回路、３０３，４２０，４２１…ラインバッファメモリ、３０４，４０４，５０４…メモリアクセス回路、３０５，４０５，５０５…ＣＰＵ、３０６…リフレッシュ制御信号生成回路、３０７，４０７，５０７…リフレッシュ制御回路、３２０…画像処理回路、３２１…ディスプレイ、５０３…フレームバッファメモリ
Claims (22)
- 画像信号を記憶し記憶保持にリフレッシュ動作が必要な半導体メモリと、
前記半導体メモリにアクセスを行うメモリアクセス回路と、
指示された回数のリフレッシュ動作を前記画像信号の帰線期間内に前記半導体メモリが行うように制御するリフレッシュ動作制御回路と、
前記半導体メモリに対しての前記メモリアクセス回路による前記アクセスの負荷を監視し、当該負荷に基づいて前記帰線期間内に行う前記リフレッシュ動作の前記回数を決定し、当該決定した回数を前記リフレッシュ動作制御回路に指示するリフレッシュ動作回数決定回路と
を有する記憶装置。 - 前記メモリアクセス回路は、前記半導体メモリから読み出した画像信号に応じた画像を表示手段で表示する際の前記帰線期間内に、画像信号を前記半導体メモリに書き込み、
前記リフレッシュ動作回数決定回路は、前記メモリアクセス回路による前記画像信号の書き込みの負荷を監視する
請求項１に記載の記憶装置。 - 前記メモリアクセス回路は、前記帰線期間外に、前記半導体メモリから前記画像信号を読み出す
請求項２に記載の記憶装置。 - 前記リフレッシュ動作回数決定回路は、前記アクセスの負荷が大きくなるに従って前記帰線期間内に行う前記リフレッシュ動作の前記回数を少なく決定する
請求項１に記載の記憶装置。 - 前記リフレッシュ動作回数決定回路は、所定のプログラムを実行し、当該実行の結果に基づいて前記メモリアクセス回路を制御し、前記プログラムに基づいて前記アクセスの負荷を判断する
請求項１に記載の記憶装置。 - 前記半導体メモリは、同時にアクセス可能な少なくとも第１の半導体メモリおよび第２の半導体メモリを有し、
前記メモリアクセス回路は、第１の水平帰線期間内と当該第１の水平帰線期間に続く前記第２の半導体メモリから画像信号を読み出す第１の表示期間内とに、画像信号を前記第１の半導体メモリに書き込み、前記第１の表示期間に続く第２の水平帰線期間内と当該第２の水平帰線期間に続く前記第１の半導体メモリから画像信号を読み出す第２の表示期間内とに、前記画像信号を前記第２の半導体メモリに書き込む
請求項２に記載の記憶装置。 - 前記半導体メモリは、ラインバッファメモリである
請求項２に記載の記憶装置。 - 前記半導体メモリは、フレームバッファメモリである
請求項２に記載の記憶装置。 - 前記帰線期間は、水平帰線期間である
請求項１に記載の記憶装置。 - 前記半導体メモリは、ＤＲＡＭである
請求項１に記載の記憶装置。 - 画像信号を記憶し記憶保持にリフレッシュ動作が必要な半導体メモリの前記リフレッシュ動作を制御するリフレッシュ動作制御装置であって、
指示された回数のリフレッシュ動作を前記画像信号の帰線期間内に前記半導体メモリが行うように制御するリフレッシュ動作制御回路と、
前記半導体メモリに対してのアクセスの負荷を監視し、当該負荷に基づいて前記帰線期間内に行う前記リフレッシュ動作の回数を決定し、当該決定した回数を前記リフレッシュ動作制御回路に指示するリフレッシュ動作回数決定回路と
を有するリフレッシュ動作制御装置。 - 前記半導体メモリに画像信号が記憶されており、前記半導体メモリから読み出した画像信号に応じた画像を表示手段で表示する際の前記帰線期間内に、画像信号を前記半導体メモリに書き込む場合に、前記リフレッシュ動作回数決定回路は、前記半導体メモリへの前記画像信号の書き込みの負荷を監視する
請求項１１に記載のリフレッシュ動作制御装置。 - 画像処理を行って画像データを生成する画像処理回路と、
前記画像データを記憶し、記憶保持にリフレッシュ動作が必要な半導体メモリと、
前記半導体メモリから読み出した画像データに応じた画像を表示手段で表示する際の画像信号の帰線期間内に前記生成された画像データを前記半導体メモリに書き込むメモリアクセス回路と、
指示された回数のリフレッシュ動作を前記帰線期間内に前記半導体メモリが行うように制御するリフレッシュ動作制御回路と、
前記半導体メモリに対しての前記メモリアクセス回路による前記アクセスの負荷を監視し、当該負荷に基づいて前記帰線期間内に行う前記リフレッシュ動作の前記回数を決定し、当該決定した回数を前記リフレッシュ動作制御回路に指示するリフレッシュ動作回数決定回路と
を有する画像処理装置。 - 前記メモリアクセス回路は、前記帰線期間外に、前記半導体メモリから画像データを読み出して前記表示手段に出力する
請求項１３に記載の画像処理装置。 - 前記リフレッシュ動作回数決定回路は、所定のプログラムを実行し、当該実行の結果に基づいて前記メモリアクセス回路および前記画像処理回路を制御し、前記プログラムに基づいて前記書き込みの負荷を判断する
請求項１３に記載の画像処理装置。 - 立体モデルを共通の処理条件が適用される複数の単位図形の組み合わせで表現し、前記単位図形内に表示される模様を示すテクスチャデータを前記単位図形と対応付けて、当該対応付けに応じた画像を表示する場合に、前記半導体メモリは、前記テクスチャデータおよび前記画像データを記憶し、
前記メモリアクセス回路は、前記半導体メモリから読み出した前記テクスチャデータを前記画像処理回路に出力し、前記画像処理回路は、前記単位図形と前記テクスチャデータとを対応付けて前記画像データを生成する
請求項１３に記載の画像処理装置。 - 前記半導体メモリは、相互に異なる縮小率に対応した複数の前記テクスチャデータを記憶する
請求項１６に記載の画像処理装置。 - 前記単位図形の頂点についての３次元座標（ｘ，ｙ，ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）データ、同次座標（ｓ，ｔ）および同次項ｑを含む単位図形レンダリングデータを生成する単位図形レンダリングデータ生成回路と、
前記単位図形レンダリングデータを補間して、前記単位図形内に位置する画素の画素データを生成するデータ補間回路と
をさらに有し、
前記メモリアクセス回路は、前記画素データに含まれる前記同次座標（ｓ，ｔ）および前記同次項ｑによって特定される前記半導体メモリ内のアドレスから、所望の縮小率に対応したテクスチャデータを読み出し、
前記画像処理回路は、前記生成された前記画素データと、前記読み出された前記テクスチャデータとに基づいて前記画像データを生成する
請求項１７に記載の画像処理装置。 - 画像信号の記憶保持にリフレッシュ動作が必要な半導体メモリの前記リフレッシュ動作を制御するリフレッシュ動作制御方法であって、
前記半導体メモリに対してのアクセスの負荷を監視し、
当該負荷に基づいて、前記画像信号の帰線期間内に行う前記リフレッシュ動作の回数を決定し、
前記決定された回数の前記リフレッシュ動作を前記帰線期間内に前記半導体メモリが行うように制御する
リフレッシュ動作制御方法。 - 前記半導体メモリから読み出した前記画像信号に応じた画像を表示手段で表示する際の前記帰線期間内に、前記画像信号を前記半導体メモリに書き込む場合に、前記半導体メモリへの前記画像信号の書き込みの負荷を監視し、当該負荷に基づいて、前記帰線期間内に行う前記リフレッシュ動作の回数を決定する
請求項１９に記載のリフレッシュ動作制御方法。 - 画像処理を行って画像信号を生成し、
記憶保持にリフレッシュ動作が必要な半導体メモリに対し、前記生成された画像信号を当該画像信号の帰線期間内に書き込み、
前記半導体メモリに対しての前記書き込みの負荷を監視し、
当該負荷に基づいて、前記帰線期間内に行う前記リフレッシュ動作の回数を決定し、
前記決定された回数のリフレッシュ動作を前記帰線期間内に前記半導体メモリが行うように制御する
画像処理方法。 - 前記帰線期間外に、前記半導体メモリから画像信号を読み出して表示手段に出力する
請求項２１に記載の画像処理方法。
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