JPH11327526A - 記憶装置と画像処理装置およびその方法とリフレッシュ動作制御装置およびその方法 - Google Patents

Abstract

(57)【要約】 【課題】 小規模な構成で、半導体メモリにリフレッシ
ュ動作を行うことができる記憶装置を提供する。 【解決手段】 記憶保持にリフレッシュ動作が必要なＤ
ＲＡＭ３１０のタイミング発生回路３０２と、ラインバ
ッファメモリ３０３にアクセスを行うメモリアクセス回
路３０４と、指示された回数のラインバッファメモリ３
０３のリフレッシュ動作が所定期間内に行われるように
制御するリフレッシュ動作制御回路３１１と、メモリア
クセス回路３０４によるラインバッファメモリ３０３に
対しての前記アクセスの負荷を監視し、当該負荷に基づ
いて所定期間内に行うリフレッシュ動作の前記回数を決
定し、当該決定した回数をリフレッシュ動作制御回路に
指示するＣＰＵ３０５とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＲＡＭなどの記
憶保持にリフレッシュ動作が必要な半導体メモリを備え
た記憶装置と、画像処理装置およびその方法と、半導体
メモリのリフレッシュ動作を制御するリフレッシュ動作
制御装置およびその方法とに関する。

【０００２】

【従来の技術】種々のＣＡＤ(Computer Aided Design)
システムや、アミューズメント装置などにおいて、コン
ピュータグラフィックスがしばしば用いられている。特
に、近年の画像処理技術の進展に伴い、３次元コンピュ
ータグラフィックスを用いたシステムが急速に普及して
いる。このような３次元コンピュータグラフィックスで
は、各画素（ピクセル）に対応する色を決定するとき
に、各画素の色の値を計算し、この計算した色の値を、
当該画素に対応するディスプレイバッファ（フレームバ
ッファメモリ）のアドレスに書き込むレンダリング(Ren
dering) 処理を行う。レンダリング処理の手法の一つ
に、ポリゴン（Polygon)レンダリングがある。この手法
では、立体モデルを三角形の単位図形（ポリゴン）の組
み合わせとして表現しておき、このポリゴンを単位とし
て描画を行なうことで、表示画面の色を決定する。

【０００３】上述したようなシステムでは、グラフィッ
クス処理を行って得られた画像信号（データ）を画像メ
モリに書き込み（描画し）、その後、画像信号を読み出
してＣＲＴ(Cathode Ray Tube)などのディスプレイに出
力する。上述した画像メモリとしては、一般的に、ＤＲ
ＡＭ(Dynamic Rondom Access Memory)などの半導体メモ
リが用いられる。ところで、ＤＲＡＭは、それぞれコン
デンサに電荷を蓄積してデータを記憶する複数のメモリ
セルを用いて構成されている。このようなメモリセルの
コンデンサに蓄積された電荷は、時間の経過に伴い失わ
れることから、記憶データを保持するために、各メモリ
セルのコンデンサを定期的にリフレッシュ（リチャー
ジ）する必要がある。なお、リフレッシュ動作中は、デ
ータの書き込みおよび読み出しは禁止される。

【０００４】従って、画像メモリとしてＤＲＡＭを用い
た場合には、ディスプレイに表示する画像の画質がリフ
レッシュ動作によって劣化しないように、画像信号の水
平帰線（ブランク）期間および垂直帰線期間内に、予め
決められた所定の回数のリフレッシュ動作を行ってい
る。また、このような画像メモリには、ディスプレイ上
に画像を表示する際の水平帰線期間および垂直帰線期間
内のリフレッシュ動作を行っていない期間内に、画像信
号が描画され（書き込まれ）、それ以外の表示期間内
に、画像メモリから読み出された画像信号がディスプレ
イに出力される。

【０００５】この場合に、画像メモリにおける画像信号
の記憶保持を行う上でリフレッシュ動作は必須であるた
め、水平帰線期間および垂直帰線期間内では、画像信号
の書き込み動作よりもリフレッシュ動作が優先して行わ
れる。

【０００６】

【発明が解決しようとする課題】ところで、画像メモリ
への画像信号の書き込みの負荷は、画像信号に応じた画
像の解像度や、画像信号の内容に応じて変化する。従っ
て、従来のように、一定の時間間隔で画像メモリのリフ
レッシュ動作を行うと、書き込みの負荷が所定のレベル
を越えたときに、リフレッシュ動作と画像信号の画像メ
モリへの書き込み動作との双方を帰線期間内に行うこと
ができなくなり、上述したようにリフレッシュ動作が優
先的に行われて、画像信号の一部が画像メモリに書き込
めないという事態が発生する可能性がある。このよう
に、必要な画像信号が画像メモリに書き込めなくなる
と、表示される画像が劣化してしまうという問題があ
る。また、従来のように、一定の時間間隔で画像メモリ
のリフレッシュ動作を行うと、書き込みの負荷が最も高
いときに、半導体メモリの負荷が最も高くなり、それに
伴い消費電力のピークが高くなる。ここで、半導体メモ
リ内の配線や回路素子などは、消費電力のピークに合わ
せて大容量のものを用いる必要があり、半導体メモリが
大規模化してしまうという問題がある。

【０００７】本発明は上述した従来技術の問題点に鑑み
てなされ、リフレッシュ動作によって半導体メモリの記
憶データを適切に保持しながら、半導体メモリへのアク
セスの性能を高めることができる記憶装置と、画像処理
装置およびその方法と、リフレッシュ動作制御装置およ
びその方法とを提供することを目的とする。また、本発
明は、リフレッシュ動作に伴う半導体メモリの負荷を軽
減して半導体メモリの小規模化が図れる記憶装置、画像
処理装置およびリフレッシュ動作制御装置を提供するこ
とを目的とする。

【０００８】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
記憶装置は、記憶保持にリフレッシュ動作が必要な半導
体メモリと、前記半導体メモリにアクセスを行うメモリ
アクセス回路と、指示された回数のリフレッシュ動作を
所定期間内に前記半導体メモリが行うように制御するリ
フレッシュ動作制御回路と、前記半導体メモリに対して
の前記メモリアクセス回路による前記アクセスの負荷を
監視し、当該負荷に基づいて前記所定期間内に行う前記
リフレッシュ動作の前記回数を決定し、当該決定した回
数を前記リフレッシュ動作制御回路に指示するリフレッ
シュ動作回数決定回路とを有する。

【０００９】本発明の記憶装置では、メモリアクセス回
路によって半導体メモリにアクセスが行われ、当該アク
セスの負荷がリフレッシュ動作回数決定回路によって監
視される。そして、リフレッシュ動作回数決定回路によ
って、当該監視した負荷に基づいて、所定期間内に行う
リフレッシュ動作の回数が決定され、当該決定された回
数がリフレッシュ動作制御回路に指示される。そして、
リフレッシュ動作制御回路において、前記指示された回
数のリフレッシュ動作を所定期間内に前記半導体メモリ
が行うように制御される。

【００１０】本発明の記憶装置では、所定期間内に行う
半導体メモリのリフレッシュ動作の回数を、従来のよう
に固定ではなく、半導体メモリへのアクセスの負荷に基
づいて動的に決定する。そのため、例えば、所定期間に
おける半導体メモリへのアクセスの負荷が大きくなるに
従って、当該所定期間内に行うリフレッシュ動作の回数
を少なく決定でき、当該所定期間内に半導体メモリへの
アクセスに割り当てる時間を長くすることが可能にな
る。その結果、半導体メモリへのアクセス性能を高める
ことができる。また、半導体メモリへのアクセスの負荷
が低いときに、当該負荷が高いときに比べてより多くの
リフレッシュ動作を行うことで、記憶保持に必要な回数
のリフレッシュ動作回数を半導体メモリに行わせること
が可能になる。また、半導体メモリの負荷を分散させる
ことも可能になり、装置の小規模化も図れる。

【００１１】また、本発明の記憶装置は、好ましくは、
前記半導体メモリは、画像信号を記憶し、前記メモリア
クセス回路は、前記半導体メモリから読み出した画像信
号に応じた画像を表示手段で表示する際の帰線期間内
に、画像信号を前記半導体メモリに書き込み、前記リフ
レッシュ動作回数決定回路は、前記メモリアクセス回路
による前記画像信号の書き込みの負荷に基づいて、前記
リフレッシュ動作の前記回数を決定する。

【００１２】また、本発明のリフレッシュ動作制御装置
は、記憶保持にリフレッシュ動作が必要な半導体メモリ
の前記リフレッシュ動作を制御するリフレッシュ動作制
御装置であって、指示された回数のリフレッシュ動作を
所定期間内に前記半導体メモリが行うように制御するリ
フレッシュ動作制御回路と、前記半導体メモリに対して
のアクセスの負荷を監視し、当該負荷に基づいて前記所
定期間内に行う前記リフレッシュ動作の回数を決定し、
当該決定した回数を前記リフレッシュ動作制御回路に指
示するリフレッシュ動作回数決定回路とを有する。

【００１３】本発明のリフレッシュ動作制御装置では、
リフレッシュ動作回数決定回路によって、半導体メモリ
に対してのアクセスの負荷が監視され、当該負荷に基づ
いて所定期間内に行うリフレッシュ動作の回数が決定さ
れ、当該決定された回数がリフレッシュ動作制御回路に
指示される。そして、リフレッシュ動作制御回路によっ
て、前記指示された回数のリフレッシュ動作を所定期間
内に前記半導体メモリが行うように制御される。

【００１４】また、本発明の画像処理装置は、画像処理
を行って画像データを生成する画像処理回路と、前記画
像データを記憶し、記憶保持にリフレッシュ動作が必要
な半導体メモリと、前記半導体メモリから読み出した画
像データに応じた画像を表示手段で表示する際の帰線期
間内に前記生成された画像データを前記半導体メモリに
書き込むメモリアクセス回路と、指示された回数のリフ
レッシュ動作を所定期間内に前記半導体メモリが行うよ
うに制御するリフレッシュ動作制御回路と、前記半導体
メモリに対しての前記メモリアクセス回路による前記ア
クセスの負荷を監視し、当該負荷に基づいて前記所定期
間内に行う前記リフレッシュ動作の前記回数を決定し、
当該決定した回数を前記リフレッシュ動作制御回路に指
示するリフレッシュ動作回数決定回路とを有する。

【００１５】本発明の画像処理装置では、画像処理回路
において、画像処理が行われて画像データが生成され
る。そして、メモリアクセス回路によって、半導体メモ
リから読み出した画像データに応じた画像を表示手段で
表示する際の帰線期間内に、前記生成された画像データ
が前記半導体メモリに書き込まれる。このとき、リフレ
ッシュ動作回数決定回路によって、前記メモリアクセス
回路による前記半導体メモリに対しての前記書き込みの
負荷が監視され、当該負荷に基づいて所定期間内に行う
前記半導体メモリのリフレッシュ動作の回数が決定さ
れ、当該決定された回数が前記リフレッシュ動作制御回
路に指示される。そして、リフレッシュ動作制御回路に
よって、前記指示された回数のリフレッシュ動作が所定
期間内に前記半導体メモリで行われるように制御され
る。

【００１６】また、本発明のリフレッシュ動作制御方法
は、記憶保持にリフレッシュ動作が必要な半導体メモリ
の前記リフレッシュ動作を制御するリフレッシュ動作制
御方法であって、前記半導体メモリに対してのアクセス
の負荷を監視し、当該負荷に基づいて、所定期間内に行
う前記リフレッシュ動作の回数を決定し、前記所定期間
内に前記決定された回数の前記リフレッシュ動作を前記
半導体メモリが行うように制御する。

【００１７】また、本発明の画像処理方法は、画像処理
を行って画像信号を生成し、記憶保持にリフレッシュ動
作が必要な半導体メモリから読み出した画像信号に応じ
た画像を表示手段で表示する際の帰線期間内に、前記生
成された画像信号を前記半導体メモリに書き込み、前記
半導体メモリに対しての前記書き込みの負荷を監視し、
当該負荷に基づいて、前記所定期間内に行う前記リフレ
ッシュ動作の前記回数を決定し、前記所定期間内に前記
決定された回数のリフレッシュ動作を前記半導体メモリ
が行うように制御する。

【００１８】

【発明の実施の形態】以下、本発明の実施形態に係わる
画像メモリシステムおよび３次元コンピュータグラフィ
ックシステムについて説明する。第１実施形態 図１は、本実施形態に係わる画像メモリシステム３０１
の構成図である。図１に示すように、画像メモリシステ
ム３０１は、タイミング発生回路３０２、ラインバッフ
ァメモリ３０３、メモリアクセス回路３０４、ＣＰＵ(C
entral Processing Unit) ３０５、リフレッシュ制御信
号生成回路３０６、リフレッシュ制御回路３０７を有す
る。ここで、リフレッシュ制御信号生成回路３０６およ
びリフレッシュ制御回路３０７によって本発明のリフレ
ッシュ動作制御回路３１１が構成される。また、リフレ
ッシュ制御回路３０７およびラインバッファメモリ３０
３は、本発明の半導体メモリに対応するＤＲＡＭ(Dynam
ic Random Access Memory)内に組み込まれている。ま
た、メモリアクセス回路３０４が本発明のメモリアクセ
ス回路に対応し、ＣＰＵ３０５が本発明のリフレッシュ
動作回数決定回路に対応している。

【００１９】図１に示す画像メモリシステム３０１で
は、画像処理回路３２０から出力された画像信号Ｓ３２
０が、メモリアクセス回路３０４を介してＤＲＡＭ３１
０の記憶モジュール３０４に書き込まれた（描画され
た）後に、メモリアクセス回路３０４を介して画像信号
Ｓ３０３として読み出されてＣＲＴなどのディスプレイ
３２１に出力される。また、リフレッシュ制御回路３０
７によるラインバッファメモリ３０３のリフレッシュ動
作が、リフレッシュ制御信号生成回路３０６からリフレ
ッシュ制御信号Ｓ３０６に基づいて行われる。このと
き、メモリアクセス回路３０４によるラインバッファメ
モリ３０３に対しての画像信号Ｓ３２０の書き込みの負
荷に基づいて、ラインバッファメモリ３０３において水
平帰線期間内に行われるリフレッシュ動作の回数が決定
される。

【００２０】以下、各構成要素について詳細に説明す
る。 〔タイミング発生回路３０２〕タイミング発生回路３０
２は、所定の周波数の水平同期信号Ｓ３０２ａを生成
し、当該生成した水平同期信号Ｓ３０２ａをメモリアク
セス回路３０４、ＣＰＵ３０５、リフレッシュ制御信号
生成回路３０４およびメモリアクセス回路３０７に出力
する。また、タイミング発生回路３０２は、所定の周波
数の垂直同期信号Ｓ３０２ｂを生成し、当該生成した垂
直同期信号Ｓ３０２ｂをメモリアクセス回路３０７に出
力する。

【００２１】〔ラインバッファメモリ３０３〕ラインバ
ッファメモリ３０３は、例えば、シングルバッファ方式
のラインバッファメモリであり、ディスプレイ３２１に
表示する１画面分の画像信号のうち１ライン分の画像信
号を記憶する。また、ラインバッファメモリ３０３は、
記憶データを保持するために、リフレッシュ制御回路３
０７によるリフレッシュ動作が行われる。当該リフレッ
シュ動作は、後述するように、ディスプレイ３２１上の
画像表示が途切れることを回避するために、ディスプレ
イ３２１上の画像表示の水平帰線期間および垂直帰線期
間内に行われる。

【００２２】〔メモリアクセス回路３０４〕メモリアク
セス回路３０４は、ＣＰＵ３０５からの制御信号Ｓ３０
５ａに基づいて、タイミング発生回路３０２からの水平
同期信号Ｓ３０２ａおよび垂直同期信号Ｓ３０２ｂを基
準としたタイミングで、１ライン分の画像信号を単位と
して、画像処理回路３２０から入力した画像信号Ｓ３２
０をＤＲＡＭ３１０のラインバッファメモリ３０３に書
き込むと共に、ラインバッファメモリ３０３から読み出
した画像信号Ｓ３０３をディスプレイ３２１に出力す
る。ここで、本実施形態では、ラインバッファメモリ３
０３がシングルバッファ方式であるため、メモリアクセ
ス回路３０４によるラインバッファメモリ３０３への画
像信号Ｓ３２０の書き込み期間（描画期間）は、ディス
プレイ３２１における画像表示の水平帰線期間および垂
直帰線期間内に位置する。そのため、画像表示の水平帰
線期間および垂直帰線期間内には、ラインバッファメモ
リ３０３への画像信号Ｓ３２０の書き込みとリフレッシ
ュ動作とが行われ、本実施形態では、後述するように、
画像信号Ｓ３２０の書き込みの負荷に基づいて、水平帰
線期間内に行うリフレッシュ動作の回数を可変に制御す
る。

【００２３】また、メモリアクセス回路３０４によるラ
インバッファメモリ３０３からの画像信号Ｓ３０３の読
み出し期間（表示期間）は、ディスプレイ３２１におけ
る画像表示の水平帰線期間および垂直帰線期間外に位置
する。

【００２４】〔ＣＰＵ３０５〕ＣＰＵ３０５は、例え
ば、所定のプログラムを実行し、当該プログラムの実行
に応じた制御信号Ｓ３０５ａをメモリアクセス回路３０
４に出力する。また、ＣＰＵ３０５は、プログラムの内
容に基づいて、メモリアクセス回路３０４によるＤＲＡ
Ｍ３１０のラインバッファメモリ３０３に対しての書き
込みの負荷状態を監視し、当該監視の結果に基づいて、
水平帰線期間内に行うリフレッシュ動作の回数を決定
し、当該回数を示すリフレッシュ動作回数指示信号Ｓ３
０５ｂをリフレッシュ制御信号生成回路３０６に出力す
る。

【００２５】以下、ＣＰＵ３０５におけるリフレッシュ
動作回数指示信号Ｓ３０５ｂの生成処理について説明す
る。図２は、ＣＰＵ３０５におけるリフレッシュ動作回
数指示信号Ｓ３０５ｂの生成処理のフローチャートであ
る。 ステップＳ１：ＣＰＵ３０５は、水平同期信号Ｓ３０２
ａ（あるいは水平ブランク信号）に基づいて、ディスプ
レイ３２１における画像表示が画像信号Ｓ３０６の水平
帰線期間になったか否かを判断し、水平帰線期間になっ
たと判断した場合にステップＳ２の処理を実行し、そう
でない場合にステップＳ１の処理を繰り返す。

【００２６】ステップＳ２：ＣＰＵ３０５は、プログラ
ムの実行内容に基づいて、メモリアクセス回路３０４に
よるＤＲＡＭ３１０のラインバッファメモリ３０３に対
しての書き込みの負荷状態を判断し、当該判断の結果に
基づいて、ラインバッファメモリ３０３の負荷を分散す
るように、当該水平帰線期間内に行うラインバッファメ
モリ３０３のリフレッシュ動作の回数を決定する。具体
的には、ＣＰＵ３０５は、メモリアクセス回路３０４に
よるラインバッファメモリ３０３への書き込みの負荷が
増大（書き込み回数が増加）するに従って、当該水平帰
線期間内に行われるリフレッシュ動作の回数を少なく決
定する。

【００２７】ステップＳ３：ＣＰＵ３０５は、ステップ
Ｓ２で決定したリフレッシュ動作の回数が予め決められ
ている仕様を満たすかか否かを判断し、満たさないと判
断した場合にはステップＳ４の処理を実行し、満たすと
判断した場合にはステップＳ５の処理を実行する。具体
的には、時間Ｔ内に少なくともｎ回以上のリフレッシュ
動作を行うことが仕様で決められている場合には、ＣＰ
Ｕ３０５は、ステップＳ２で決定したリフレッシュ動作
の回数が、当該仕様で決められている基準を下回らない
か否かを判断する。

【００２８】ステップＳ４：ステップＳ３においてリフ
レッシュ動作の回数が仕様を満たさないと判断した場合
に実行され、ＣＰＵ３０５は、ステップＳ３で決定した
リフレッシュ動作の回数を増加して新たにリフレッシュ
動作の回数を決定した後に、ステップＳ３の処理を再び
行う。

【００２９】ステップＳ５：ステップＳ３においてリフ
レッシュ動作の回数が仕様を満たしたと判断した場合に
実行され、ＣＰＵ３０５は、決定したリフレッシュ動作
の回数を示すリフレッシュ動作回数指示信号Ｓ３０５ｂ
をリフレッシュ制御信号生成回路３０６に出力する。Ｃ
ＰＵ３０５は、その後、ステップＳ１の処理を再び実行
する。

【００３０】〔リフレッシュ制御信号生成回路３０６〕
リフレッシュ制御信号生成回路３０６は、水平同期信号
Ｓ３０２ａを基準として決定された水平帰線期間内に、
ＣＰＵ３０５からのリフレッシュ動作回数指示信号Ｓ３
０５ｂが示す回数のリフレッシュ動作を行うように制御
するリフレッシュ制御信号Ｓ３０６をリフレッシュ制御
回路３０７に出力する。

【００３１】〔リフレッシュ制御回路３０７〕リフレッ
シュ制御回路３０７は、リフレッシュ制御信号生成回路
３０６からのリフレッシュ制御信号Ｓ３０６に基づい
て、ラインバッファメモリ３０３のリフレッシュ動作を
行う。

【００３２】以下、図１に示す画像メモリシステム３０
１の動作について説明する。先ず、ＣＰＵ３０５からの
制御信号Ｓ３０５ａに基づいて、メモリアクセス回路３
０４によるラインバッファメモリ３０３へのアクセスが
行われる。

【００３３】また、ＣＰＵ３０５において、図２に示す
フローチャートの処理に基づいて、リフレッシュ動作回
数指示信号Ｓ３０５ｂが生成され、当該信号Ｓ３０５ｂ
がリフレッシュ制御信号生成回路３０６に出力される。
そして、リフレッシュ制御信号生成回路３０６におい
て、リフレッシュ動作回数指示信号Ｓ３０５ｂに応じた
リフレッシュ制御信号Ｓ３０６が生成され、当該リフレ
ッシュ制御信号Ｓ３０６がリフレッシュ制御回路３０７
に出力される。そして、リフレッシュ制御回路３０７に
おいて、リフレッシュ制御信号Ｓ３０６に基づいて、ラ
インバッファメモリ３０３のリフレッシュ動作が行われ
る。

【００３４】このとき、図２に示すように、ラインバッ
ファメモリ３０３への書き込み負荷に基づいて、水平帰
線期間内に行われるリフレッシュ動作の回数を決定する
ことで、例えば、ラインバッファメモリ３０３への書き
込み負荷が大きい場合に、すなわち長い描画期間を必要
とする場合には、水平帰線期間内に行うリフレッシュ動
作の回数が少なく決定され、図３（Ｂ）に示すように、
リフレッシュ動作期間Ｂ₁ が短くなり、描画期間Ｃ₁ が
長くなる。一方、ラインバッファメモリ３０３への書き
込み負荷が小さい場合、すなわち描画期間が短くてもよ
い場合には、水平帰線期間内に行うリフレッシュ動作の
回数が多く決定され、図３（Ｂ）に示すように、リフレ
ッシュ動作期間Ｂ₂ が長くなり、描画期間Ｃ₂ が短くな
る。

【００３５】以上説明したように、画像メモリシステム
３０１によれば、ラインバッファメモリ３０３への書き
込み負荷に基づいて各水平帰線期間内に行われるリフレ
ッシュ動作の回数を決定するため、ラインバッファメモ
リ３０３への書き込み負荷が所定値より大きくなったと
きに、従来のように一定の時間間隔でリフレッシュ動作
を行った場合（すなわち、水平帰線期間内に行うリフレ
ッシュ動作の回数を固定にした場合）に比べて、水平帰
線期間内に行うリフレッシュ動作を少なくして長い描画
期間を確保できる。その結果、１水平期間内に必要な全
ての画像信号Ｓ３２０を高い確率でラインバッファメモ
リ３０３に書き込むことができ、ディスプレイ３２１に
表示される画像の品質を高めることが可能になる。ま
た、画像メモリシステム３０１によれば、所定期間内に
必要な回数のリフレッシュ動作が行われるため、ライン
バッファメモリ３０３の記憶状態は保持される。さら
に、画像メモリシステム３０１によれば、ラインバッフ
ァメモリ３０３の負荷を時間的に分散させることができ
る。その結果、画像メモリシステム３０１における消費
電力のピーク値を低減でき、配線や回路素子などの容量
を低減し、小規模化を図れる。

【００３６】第２実施形態 上述した第１実施形態では、図１に示すようにシングル
バッファ方式のラインバッファメモリ３０３を用いた場
合を例示したが、本実施形態では、デュアルバッファ方
式のラインバッファメモリを用いた場合について説明す
る。

【００３７】図４は、本実施形態に係わる画像メモリシ
ステム４０１の構成図である。図４に示すように、画像
メモリシステム４０１は、タイミング発生回路３０２、
記憶モジュール４０３、メモリアクセス回路４０４、Ｃ
ＰＵ４０５、リフレッシュ制御信号生成回路３０６、リ
フレッシュ制御回路４０７を有する。図４において、図
１と同じ符号を付した構成要素は、第１実施形態で前述
した構成要素と同じである。すなわち、図４に示すタイ
ミング発生回路３０２およびリフレッシュ制御信号生成
回路３０６は、第１実施形態で前述したものと同じであ
る。

【００３８】〔記憶モジュール４０３〕記憶モジュール
４０３は、デュアルバッファ方式のラインバッファメモ
リであり、図４に示すように、第１のラインバッファメ
モリ４２０および第２のラインバッファメモリ４２１を
有する。第１のラインバッファメモリ４２０および第２
のラインバッファメモリ４２１は、それぞれディスプレ
イ３２１に表示する１画面分の画像信号のうち１ライン
分の画像信号を記憶可能な記憶容量を有する。ここで、
第１のラインバッファメモリ４２０および第２のライン
バッファメモリ４２１は、並列にアクセス可能である。
また、記憶モジュール４０３のリフレッシュ動作は、リ
フレッシュ制御回路４０７の制御に基づいて同時に行わ
れる。

【００３９】〔メモリアクセス回路４０４〕メモリアク
セス回路４０４は、ＣＰＵ４０５からの制御信号Ｓ４０
５ａに基づいて、タイミング発生回路３０２からの水平
同期信号Ｓ３０２ａおよび垂直同期信号Ｓ３０２ｂを基
準としたタイミングで、１ライン分の画像信号を単位と
して、画像処理回路３２０から入力した画像信号Ｓ３２
０を記憶モジュール４０３の第１のラインバッファメモ
リ４２０および第２のラインバッファメモリ４２１に書
き込むと共に、第１のラインバッファメモリ４２０およ
び第２のラインバッファメモリ４２１から読み出した画
像信号Ｓ４０３をディスプレイ３２１に出力する。

【００４０】ここで、メモリアクセス回路４０４は、第
１のラインバッファメモリ４２０への書き込み／読み出
し動作と第２のラインバッファメモリ４２１への読み出
し／書き込み動作とを並行して実行可能である。すなわ
ち、第１のラインバッファメモリ４２０への書き込み動
作を行っているときに、第２のラインバッファメモリ４
２１からの読み出し動作が可能であり、第１のラインバ
ッファメモリ４２０からの読み出し動作を行っていると
きに、第２のラインバッファメモリ４２１への書き込み
動作が可能である。

【００４１】また、メモリアクセス回路４０４は、第１
のラインバッファメモリ４２０および第２のラインバッ
ファメモリ４２１に対して、１水平期間毎に、書き込み
動作と読み出し動作とを交互に行う。

【００４２】〔ＣＰＵ４０５〕ＣＰＵ４０５は、プログ
ラムの実行に応じて、第１のラインバッファメモリ４２
０と第２のラインバッファメモリ４２１とを区別して記
憶モジュール４０３へのアクセス指示を出すこと以外
は、基本的に前述した図２に示す第１実施形態のＣＰＵ
３０５の処理と同じ処理を行う。

【００４３】〔リフレッシュ制御回路４０７〕リフレッ
シュ制御回路４０７は、リフレッシュ動作回数指定信号
Ｓ３０６に基づいて、第１のラインバッファメモリ４２
０および第２のラインバッファメモリ４２１に対して同
時にリフレッシュ動作を行う。

【００４４】以下、図４に示す画像メモリシステム４０
１の動作例について図５を参照しながら説明する。先
ず、ＣＰＵ４０５において、実行中のプログラムに応じ
て、メモリアクセス回路４０４による第１のラインバッ
ファメモリ４２０への書き込みの負荷に基づいて、水平
帰線期間Ａ₁ 内に行うリフレッシュ動作の回数が決定さ
れ、当該決定されたリフレッシュ動作の回数を示すリフ
レッシュ動作回数指示信号Ｓ４０５ｂがリフレッシュ制
御信号生成回路３０６に出力される。そして、当該リフ
レッシュ動作回数指示Ｓ４０５ｂに応じたリフレッシュ
制御信号Ｓ３０６がリフレッシュ制御信号生成回路３０
６からリフレッシュ制御回路４０７に出力され、リフレ
ッシュ制御回路４０７の制御によって、第１のラインバ
ッファメモリ４２０および第２のラインバッファメモリ
４２１において、前記決定された回数のリフレッシュ動
作が水平帰線期間Ａ₁ 内に行われる。この場合には、図
５（Ａ），（Ｂ）に示すように、リフレッシュ動作期間
Ｂ₁内に、前記決定された回数のリフレッシュ動作が第
１のラインバッファメモリ４２０および第２のラインバ
ッファメモリ４２１において行われる。

【００４５】リフレッシュ動作期間Ｂ₁ が終了すると、
それに続く描画期間Ｃ₁ 内に、ＣＰＵ４０５からの制御
信号Ｓ４０５ａに基づいて、画像処理回路３２０からの
画像信号Ｓ３２０がメモリアクセス回路４０４を介して
第１のラインバッファメモリ４２０に書き込まれる。そ
れと並行して、水平帰線期間Ａ₁ とＡ₂ との間の表示期
間Ｄ₂ において、メモリアクセス回路４０４を介して、
第２のラインバッファメモリ４２１から読み出された画
像信号Ｓ４０３がディスプレイ３２１に出力される。

【００４６】次に、ＣＰＵ４０５において、実行中のプ
ログラムに応じて、メモリアクセス回路４０４による第
２のラインバッファメモリ４２１への書き込みの負荷に
基づいて、水平帰線期間Ａ₂ 内に行うリフレッシュ動作
の回数が決定され、当該決定されたリフレッシュ動作の
回数を示すリフレッシュ動作回数指示信号Ｓ４０５ｂが
リフレッシュ制御信号生成回路３０６に出力される。そ
して、当該リフレッシュ動作回数指示Ｓ４０５ｂに応じ
たリフレッシュ制御信号Ｓ３０６がリフレッシュ制御信
号生成回路３０６からリフレッシュ制御回路４０７に出
力され、リフレッシュ制御回路４０７の制御によって、
第１のラインバッファメモリ４２０および第２のライン
バッファメモリ４２１において、前記決定された回数の
リフレッシュ動作が水平帰線期間Ａ₂ 内に行われる。こ
の場合には、図５（Ａ），（Ｂ）に示すように、リフレ
ッシュ動作期間Ｂ₂内に、前記決定された回数のリフレ
ッシュ動作が第１のラインバッファメモリ４２０および
第２のラインバッファメモリ４２１において行われる。

【００４７】リフレッシュ動作期間Ｂ₂ が終了すると、
それに続く描画期間Ｃ₂ 内に、ＣＰＵ４０５からの制御
信号Ｓ４０５ａに基づいて、画像処理回路３２０からの
画像信号Ｓ３２０がメモリアクセス回路４０４を介して
第２のラインバッファメモリ４２１に書き込まれる。そ
れと並行して、水平帰線期間Ａ₂ とＡ₃ との間の表示期
間Ｄ₁ において、メモリアクセス回路４０４を介して、
第１のラインバッファメモリ４２０から読み出された画
像信号Ｓ４０３がディスプレイ３２１に出力される。そ
の後、上述した処理が繰り返される。

【００４８】以下、その他のデュアルバッファ方式のラ
インバッファメモリを用いた場合を説明する。すなわ
ち、上述した実施形態では、ディスプレイ３２１に表示
する１画面分の画像信号のうち１ライン分の画像信号を
記憶可能な記憶容量を第１のラインバッファメモリ４２
０および第２のラインバッファメモリ４２１が有してい
る場合を例示したが、以下、１ライン分の画像信号のデ
ータ量より少ない記憶容量を第１のラインバッファメモ
リ４２０および第２のラインバッファメモリ４２１が備
えている場合について説明する。この場合には、図６に
示すように、水平帰線期間外において、第１のラインバ
ッファメモリ４２０および第２のラインバッファメモリ
４２１の双方において、交互に表示期間および描画期間
を設定する。このようにすることで、第１のラインバッ
ファメモリ４２０および第２のラインバッファメモリ４
２１の記憶容量が、１ライン分の画像信号を記憶する容
量よりも小さい場合でも、ディスプレイ３２１に画像を
途切れなく表示できる。この場合でも、各水平帰線期間
内でのリフレッシュ動作の回数は、ＣＰＵ４０５におい
て、メモリアクセス回路４０４による第１のラインバッ
ファメモリ４２０および第２のラインバッファメモリ４
２１への書き込みの負荷に基づいて決定される。

【００４９】第３実施形態 本実施形態では、記憶モジュールとしてフレームバッフ
ァメモリを用いた場合を例示する。

【００５０】図７は、本実施形態に係わる画像メモリシ
ステム５０１の構成図である。図７に示すように、画像
メモリシステム５０１は、タイミング発生回路３０２、
フレームバッファメモリ５０３、メモリアクセス回路５
０４、ＣＰＵ５０５、リフレッシュ制御信号生成回路３
０６、リフレッシュ制御回路５０７を有する。図４にお
いて、図１と同じ符号を付した構成要素は、第１実施形
態で前述した構成要素と同じである。すなわち、図４に
示すタイミング発生回路３０２およびリフレッシュ制御
信号生成回路３０６は、第１実施形態で前述したものと
同じである。

【００５１】〔フレームバッファメモリ５０３〕フレー
ムバッファメモリ５０３は、ディスプレイ３２１に表示
する１画面分の画像信号を記憶する記憶容量を有し、デ
ィスプレイ３２１の種類によって記憶容量は異なる。例
えば、ディスプレイ３２１が、パーソナルコンピュータ
のモニタ規格であるＶＥＳＡ(Video Electronics Stand
ards Association) 方式のものである場合には、フレー
ムバッファメモリ５０３は、ディスプレイ３２１上の実
際の表示画像に対応する１０２４（ライン）×１２８０
（ピクセル）分の画像信号と、当該表示画像の周囲の所
定範囲の画像に対応する画像信号とを記憶可能な記憶容
量を有する。なお、フレームバッファメモリ５０３の構
成としては、前述したラインバッファメモリの場合と同
様に、単体のフレームバッファメモリからなるシングル
バッファ方式、および、同時アクセス可能な２個のフレ
ームバッファメモリからなるデュアルバッファ方式のい
ずれであってもよい。

【００５２】〔メモリアクセス回路５０４〕メモリアク
セス回路５０４によるフレームバッファメモリ５０３に
対してのアクセスは、フレームバッファメモリ５０３が
シングルバッファ方式である場合には、メモリアクセス
回路５０４によるフレームバッファメモリ５０３への画
像信号Ｓ３２０の書き込み期間（描画期間）は、ディス
プレイ３２１における画像表示の図８に示す水平帰線期
間Ａ内あるいは垂直帰線期間Ｖ内に位置する。また、メ
モリアクセス回路５０４によるフレームバッファメモリ
５０３からの画像信号Ｓ５０３の読み出し期間（表示期
間）は、ディスプレイ３２１における画像表示の水平お
よび垂直帰線期間Ａ，Ｖ外に位置する。

【００５３】ここで、前述したＶＥＳＡ方式のディスプ
レイ３２１を考えると、図８に示すように、１ラインを
構成する１２８０ピクセル分の画像信号Ｓ５０３を表示
するのに９．５μｓを要し、１０２４ライン分の画像信
号Ｓ５０３を表示するのに１２．８ｍｓを要する。この
場合に、例えば、前述した図２に示すステップＳ３に対
応した仕様として、フレームバッファメモリ５０３が８
ｍｓｅｃ内に５１２回以上のリフレッシュ動作を行うこ
とが要求されている場合に、平均化すれば、１ライン分
の画像信号Ｓ５０３をフレームバッファメモリ５０３に
書き込む間に、約４（≒５１２／（１０２４×２／１
２．８））回程度のリフレッシュ動作を行うことにな
る。

【００５４】ここで、リフレッシュ制御回路５０７によ
るリフレッシュ動作の動作周波数を１５０ＭＨｚとし、
１回のリフレッシュ動作に１０クロックサイクルかかる
とすると、４回のリフレッシュ動作に必要とされるリフ
レッシュ動作期間は、０．２６×１０^-6（４×１０／
（１５０×１０⁶ ））ｓとなり、これは水平帰線期間Ａ
の３．０μｓの約１０％になる。本実施形態では、８ｍ
ｓｅｃ内に５１２回以上のリフレッシュ動作を行うこと
を条件に、メモリアクセス回路５０４からフレームバッ
ファメモリ５０３への書き込み（描画）負荷に基づい
て、各水平帰線期間Ａ内に行うリフレッシュ動作の回数
を例えば０〜１０回程度に可変に設定する。

【００５５】また、フレームバッファメモリ５０３がデ
ュアルバッファ方式である場合には、第１のフレームバ
ッファメモリへの書き込み／読み出し動作と第２のフレ
ームバッファメモリへの読み出し／書き込み動作とを並
行して実行可能である。すなわち、第１のフレームバッ
ファメモリへの書き込み動作を行っているときに、第２
のフレームバッファメモリからの読み出し動作が可能で
あり、第１のフレームバッファメモリからの読み出し動
作を行っているときに、第２のフレームバッファメモリ
への書き込み動作が可能である。このとき、第１のフレ
ームバッファメモリについては、水平帰線期間と、垂直
期間期間と、第２のフレームバッファメモリの表示期間
とに描画が行われる。また、第２のフレームバッファメ
モリについては、水平帰線期間と、垂直帰線期間と、第
１のフレームバッファメモリの表示期間とに描画が行わ
れる。

【００５６】〔ＣＰＵ５０５〕ＣＰＵ５０５におけるリ
フレッシュ動作回数指示信号Ｓ５０５ｂの生成処理は、
フレームバッファメモリ５０３がシングルバッファ方式
である場合には、前述した図１に示すＣＰＵ３０５の処
理と基本的に同じであり、デュアルバッファ方式である
場合には、前述した図４に示すＣＰＵ４０５の処理と基
本的に同じである。

【００５７】〔リフレッシュ制御回路５０７〕リフレッ
シュ制御回路５０７によるフレームバッファメモリ５０
３のリフレッシュ動作は、フレームバッファメモリ５０
３がシングルバッファ方式である場合には、前述した図
１に示すリフレッシュ制御回路３０７の処理と基本的に
同じであり、デュアルバッファ方式である場合には、前
述した図４に示すリフレッシュ制御回路４０７の処理と
基本的に同じである。

【００５８】画像メモリシステム５０１では、フレーム
バッファメモリ５０３を用いていることから比較的余裕
をもって描画を行えるが、描画タイミングが集中する傾
向があるため、ＣＰＵ５０５は、描画タイミングが集中
したときに、水平帰線期間内に行うリフレッシュ動作回
数を少なくし、描画が殆ど行われないときに、リフレッ
シュ動作回数を多く行うようにする。これにより、画像
メモリシステム５０１によれば、１水平期間内に必要な
全ての画像信号Ｓ３２０を高い確率でフレームバッファ
メモリ５０３に書き込むことができ、ディスプレイ３２
１に表示される画像の品質を高めることが可能になる。
また、画像メモリシステム５０１によれば、所定期間内
に必要な回数のリフレッシュ動作が行われるため、フレ
ームバッファメモリ５０３の記憶状態は保持される。さ
らに、画像メモリシステム５０１によれば、フレームバ
ッファメモリ５０３の負荷を時間的に分散させることが
できる。その結果、画像メモリシステム５０１における
消費電力のピーク値を低減でき、配線や回路素子などの
容量を低減し、小規模化を図れる。

【００５９】第４実施形態 以下、本実施形態においては、任意の３次元物体モデル
に対する所望の３次元画像をＣＲＴ(Cathode Ray Tube)
などのディスプレイ上に高速に表示する３次元コンピュ
ータグラフィックシステムに、本発明の記憶装置を適用
した場合について説明する。図９は、本実施形態の３次
元コンピュータグラフィックシステム１のシステム構成
図である。３次元コンピュータグラフィックシステム１
は、立体モデルを単位図形である三角形（ポリゴン）の
組み合わせとして表現し、このポリゴンを描画すること
で表示画面の各画素の色を決定し、ディスプレイに表示
するポリゴンレンダリング処理を行うシステムである。
また、３次元コンピュータグラフィックシステム１で
は、平面上の位置を表現する（ｘ，ｙ）座標の他に、奥
行きを表すｚ座標を用いて３次元物体を表し、この
（ｘ，ｙ，ｚ）の３つの座標で３次元空間の任意の一点
を特定する。

【００６０】図９に示すように、３次元コンピュータグ
ラフィックシステム１は、メインメモリ２、Ｉ／Ｏイン
タフェース回路３、メインプロセッサ４およびレンダリ
ング回路５が、メインバス６を介して接続されている。
ここで、メインプロセッサ４が、本発明のリフレッシュ
動作回数決定回路に対応している。また、３次元コンピ
ュータグラフィックシステム１は、水平同期信号Ｓ６ａ
および垂直同期信号Ｓ６ｂを生成するタイミング発生回
路７を有する。

【００６１】以下、各構成要素の機能について説明す
る。 〔メインプロセッサ４〕メインプロセッサ４は、例え
ば、プログラムの実行に応じて、レンダリング回路５内
の構成要素を制御するための制御信号を生成し、当該制
御信号をメインバス６を介してレンダリング回路５に出
力する。

【００６２】また、メインプロセッサ４は、前述した第
１実施形態で説明した図２に示すフローチャートに応じ
た処理を行い、各水平帰線期間毎に、実行中にプログラ
ムに基づいてＤＲＡＭ１６のバッファメモリ２０〜２３
への書き込み負荷を判断する。ここで、当該書き込み負
荷は、例えば、３次元画像処理の場合にはポリゴンの
数、画素の数、αブレンディング処理の有無などに応じ
て決まる。

【００６３】そして、メインプロセッサ４は、当該判断
の結果に基づいて、当該水平帰線期間内に行うリフレッ
シュ動作の回数を決定し、当該決定した回数を示すリフ
レッシュ動作回数指示信号Ｓ４ｂをメインバス６を介し
て、レンダリング回路５のメモリＩ／Ｆ回路１３に出力
する。

【００６４】また、メインプロセッサ４は、プログラム
内の所定の命令を実行すると、メインメモリ２から必要
なグラフィックデータを読み出し、このグラフィックデ
ータに対してクリッピング(Clipping)処理、ライティン
グ(Lighting)処理およびジオメトリ(Geometry)処理など
を行い、ポリゴンレンダリングデータを生成する。メイ
ンプロセッサ４は、ポリゴンレンダリングデータＳ４ａ
を、メインバス６を介してレンダリング回路５に出力す
る。

【００６５】ここで、ポリゴンレンダリングデータは、
ポリゴンの各３頂点の（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，α，
ｓ，ｔ，ｑ，Ｆ）のデータを含んでいる。ここで、
（ｘ，ｙ，ｚ）データは、ポリンゴの頂点の３次元座標
を示し、（Ｒ，Ｇ，Ｂ）データは、それそれ当該３次元
座標における赤、緑、青の輝度値を示している。データ
αは、これから描画する画素と、ディスプレイバッファ
メモリ２１に既に記憶されている画素とのＲ，Ｇ，Ｂデ
ータのブレンド（混合）係数を示している。（ｓ，ｔ，
ｑ）データのうち、（ｓ，ｔ）は、対応するテクスチャ
の同次座標を示しており、ｑは同次項を示している。こ
こで、「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクス
チャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じてテクス
チャ座標データ（ｕ，ｖ）が得られる。テクスチャバッ
ファメモリ２０に記憶されたテクスチャデータへのアク
セスは、テクスチャ座標データ（ｕ，ｖ）を用いて行わ
れる。ここで、テクスチャデータとは、３次元グラフィ
ックス表示する物体の表面の模様を表すデータである。
Ｆデータは、フォグのα値を示している。すなわち、ポ
リゴンレンダリングデータは、三角形（単位図形）の各
頂点の物理座標値と、それぞれの頂点の色とテクスチャ
およびフォグの値のデータを示している。

【００６６】〔Ｉ／Ｏインタフェース回路３〕Ｉ／Ｏイ
ンタフェース回路３は、必要に応じて、外部からポリゴ
ンレンダリングデータを入力し、これをメインバス６を
介してレンダリング回路５に出力する。

【００６７】〔レンダリング回路５〕以下、レンダリン
グ回路５について詳細に説明する。図９に示すように、
レンダリング回路５は、ＤＤＡ(Digital Differential
Anarizer) セットアップ回路１０、トライアングルＤＤ
Ａ回路１１、テクスチャエンジン回路１２、メモリＩ／
Ｆ回路１３、ＣＲＴコントローラ回路１４、ＤＡＣ回路
１５、ＤＲＡＭ１６およびＳＲＡＭ１７を有し、これら
がメインプロセッサ４からの制御信号に基づいて動作す
る。ＤＲＡＭ１６は、テクスチャバッファメモリ２０、
ディスプレイバッファメモリ２１、ｚバッファメモリ２
２およびテクスチャＣＬＵＴバッファメモリ２３として
機能し、例えば、ディスプレイバッファメモリ２１とし
ては、フレームバッファメモリが用いられる。ここで、
テクスチャエンジン回路１５が本発明の画像処理回路に
対応し、バッファメモリ２０〜２３が本発明の半導体メ
モリに対応し、メモリＩ／Ｆ回路１３が本発明のメモリ
アクセス回路に対応し、メモリＩ／Ｆ回路１３の機能の
一部およびリフレッシュ制御回路３０が本発明のリフレ
ッシュ動作制御回路に対応する。

【００６８】＜ＤＤＡセットアップ回路１０＞ＤＤＡセ
ットアップ回路１０は、後段のトライアングルＤＤＡ回
路１１において物理座標系上の三角形の各頂点の値を線
形補間して、三角形の内部の各画素の色と深さ情報を求
めるに先立ち、ポリゴンレンダリングデータＳ４ａが示
す（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データにつ
いて、三角形の辺と水平方向の差分などを求めるセット
アップ演算を行う。このセットアップ演算は、具体的に
は、開始点の値と終点の値と、開始点と終点との距離を
用いて、単位長さ移動した場合における、求めようとし
ている値の変分を算出する。ＤＤＡセットアップ回路１
０は、算出した差分を、変分データＳ１０としてトライ
アングルＤＤＡ回路１１に出力する。

【００６９】＜トライアングルＤＤＡ回路１１＞トライ
アングルＤＤＡ回路１１は、ＤＤＡセットアップ回路１
０から入力した変分データＳ１０を用いて、三角形内部
の各画素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，
α，ｓ，ｔ，ｑ，Ｆ）データを算出する。トライアング
ルＤＤＡ回路１１は、各画素の（ｘ，ｙ）データと、当
該（ｘ，ｙ）座標における（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，
ｔ，ｑ，Ｆ）データとを、ＤＤＡデータ（補間データ）
Ｓ１１としてテクスチャエンジン回路１２に出力する。
本実施形態では、トライアングルＤＤＡ回路１１は、並
行して処理を行う矩形内に位置する８（＝２×４）画素
分のＤＤＡデータＳ１１をテクスチャエンジン回路１２
に出力する。

【００７０】＜テクスチャエンジン回路１２＞テクスチ
ャエンジン回路１２は、「ｓ／ｑ」および「ｔ／ｑ」の
算出処理、テクスチャ座標データ（ｕ，ｖ）の算出処
理、テクスチャバッファメモリ２０からの（Ｒ，Ｇ，
Ｂ，α）データの読み出し処理、および、混合処理（α
ブレンディング処理）を順にパイプライン方式で行う。
なお、テクスチャエンジン回路１２は、所定の矩形内に
位置する８画素についての処理を同時に並行して行う。

【００７１】また、テクスチャエンジン回路１２は、Ｄ
ＤＡデータＳ１１が示す（ｓ，ｔ，ｑ）データについ
て、ｓデータをｑデータで除算する演算と、ｔデータを
ｑデータで除算する演算とを行う。

【００７２】また、テクスチャエンジン回路１２は、除
算結果である「ｓ／ｑ」および「ｔ／ｑ」に、それぞれ
テクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じ
て、テクスチャ座標データ（ｕ，ｖ）を生成する。ま
た、テクスチャエンジン回路１２は、メモリＩ／Ｆ回路
１３を介して、ＳＲＡＭ１７に、前記生成したテクスチ
ャ座標データ（ｕ，ｖ）を含む読み出し要求を出力し、
メモリＩ／Ｆ回路１３を介して、テクスチャ座標データ
（ｕ，ｖ）によって特定されるＳＲＡＭ１７上のアドレ
スから読み出されたテクスチャデータである（Ｒ，Ｇ，
Ｂ，α）データＳ１７を得る。ここで、テクスチャバッ
ファメモリ２０には、ＭＩＰＭＡＰ（複数解像度テクス
チャ）などの複数の縮小率に対応したテクスチャデータ
が記憶されており、ＳＲＡＭ１７には、テクスチャバッ
ファメモリ２０に記憶されているテクスチャデータのコ
ピーが記憶されている。本実施形態では、上述したよう
にテクスチャ座標（ｕ，ｖ）を生成することで、単位図
形である三角形を単位として、所望の縮小率のテクスチ
ャデータをＳＲＡＭ１７から読み出すことができる。

【００７３】テクスチャエンジン回路１２は、ＳＲＡＭ
１７から読み出した（Ｒ，Ｇ，Ｂ，α）データＳ１７の
（Ｒ，Ｇ，Ｂ）データと、前段のトライアングルＤＤＡ
回路１１からのＤＤＡデータＳ１１に含まれる（Ｒ，
Ｇ，Ｂ）データとを、（Ｒ，Ｇ，Ｂ，α）データＳ１７
に含まれるαデータ（テクスチャα）が示す割合で混合
し、画素データＳ１２を生成する。テクスチャエンジン
回路１２は、この画素データＳ１２を、メモリＩ／Ｆ回
路１３に出力する。

【００７４】テクスチャエンジン回路１２は、フルカラ
ー方式の場合には、テクスチャバッファメモリ２０から
読み出した（Ｒ，Ｇ，Ｂ，α）データを直接用いる。一
方、テクスチャエンジン回路１２は、インデックスカラ
ー方式の場合には、予め作成したカラールックアップテ
ーブル（ＣＬＵＴ）をテクスチャＣＬＵＴバッファメモ
リ２３から読み出して、内蔵するＳＲＡＭに転送および
記憶し、このカラールックアップテーブルを用いて、テ
クスチャバッファメモリ２０から読み出したカラーイン
デックスに対応する（Ｒ，Ｇ，Ｂ）データを得る。

【００７５】＜メモリＩ／Ｆ回路１３＞メモリＩ／Ｆ回
路１３は、ＣＲＴ３１に表示を行う際に、ディスプレイ
バッファメモリ２１から読み出した表示データ（画像デ
ータ）Ｓ２１をＣＲＴコントローラ回路１４に出力す
る。また、メモリＩ／Ｆ回路１３は、テクスチャエンジ
ン回路１２から入力した画素データＳ１２に対応するｚ
データと、ｚバッファメモリ２２に記憶されているｚデ
ータとの比較を行い、入力した画素データＳ１２によっ
て描画される画像が、前回、ディスプレイバッファメモ
リ２１に書き込まれた画像より、手前（視点側）に位置
するか否かを判断し、手前に位置する場合には、画素デ
ータＳ１２に対応するｚデータでｚバッファメモリ２２
に記憶されたｚデータを更新する。また、メモリＩ／Ｆ
回路１３は、必要に応じて、画素データＳ１２に含まれ
る（Ｒ，Ｇ，Ｂ）データと、既にディスプレイバッファ
メモリ２１に記憶されている（Ｒ，Ｇ，Ｂ）データと
を、画素データＳ１２に対応するαデータが示す混合値
で混合する、いわゆるαブレンディング処理を行い、混
合後の（Ｒ，Ｇ，Ｂ）データを表示データとしてディス
プレイバッファメモリ２１に書き込む。なお、メモリＩ
／Ｆ回路１３によるＤＲＡＭ１６に対してのアクセス
は、１６画素分のデータについて同時に行なわれる。

【００７６】また、メモリＩ／Ｆ回路１３は、水平同期
信号Ｓ６ａを基準として決定された水平帰線期間内に、
メインプロセッサ４から入力したリフレッシュ動作回数
指示信号Ｓ４ｂが示す回数のリフレッシュ動作を行うよ
うに制御するリフレッシュ制御信号Ｓ１３ａをリフレッ
シュ制御回路３０に出力する。このとき、メモリＩ／Ｆ
回路１３は、各水平帰線期間毎に、バッファメモリ２０
〜２３のうちリフレッシュ動作が終了したラインを特定
する情報を記憶し、次にリフレッシュ動作を行う際に、
当該記憶したラインに基づいて、次にリフレッシュ動作
を行うラインを特定したリフレッシュ制御信号Ｓ１３ａ
を生成する。

【００７７】＜ＣＲＴコントローラ回路１４＞ＣＲＴコ
ントローラ回路１４は、タイミング発生回路７から入力
した水平同期信号Ｓ６ａおよび垂直同期信号Ｓ６ｂに同
期して、図示しないＣＲＴ３１に表示するアドレスを発
生し、当該アドレスに記憶された表示データをディスプ
レイバッファメモリ２１から読み出す要求をメモリＩ／
Ｆ回路１３に出力する。この要求に応じて、メモリＩ／
Ｆ回路１３は、ディスプレイバッファメモリ２１から一
定の固まりで表示データを読み出す。ＣＲＴコントロー
ラ回路１４は、ディスプレイバッファメモリ２１から読
み出した表示データを記憶するＦＩＦＯ(First In Firs
t Out)回路を内蔵し、当該記憶した表示データを一定の
時間間隔で読み出して表示データＳ１４ａとしてＤＡＣ
回路１５に出力する。

【００７８】ＤＲＡＭ１６ ＤＲＡＭ１６は、テクスチャバッファメモリ２０、ディ
スプレイバッファメモリ２１、Ｚバッファメモリ２２、
テクスチャＣＬＵＴバッファメモリ２３およびリフレッ
シュ制御回路３０を有する。ここで、テクスチャバッフ
ァメモリ２０は、前述したように、ＭＩＰＭＡＰ（複数
解像度テクスチャ）などの複数の縮小率に対応したテク
スチャデータを記憶する。ディスプレイバッファメモリ
２１は、例えばフレームバッファメモリであり、各画素
のＲ，Ｇ，Ｂ値を示す表示データを記憶する。なお、デ
ィスプレイバッファメモリ２１は、シングルバッファ方
式およびデュアルバッファ方式の何れでもよい。ｚバッ
ファメモリ２２は、各画素のｚデータを記憶する。テク
スチャＣＬＵＴバッファメモリ２３は、カラールックア
ップテーブル（ＣＬＵＴ）を記憶する。

【００７９】リフレッシュ制御回路３０は、メモリＩ／
Ｆ回路１３からのリフレッシュ制御信号Ｓ１３ａに基づ
いて、テクスチャバッファメモリ２０、ディスプレイバ
ッファメモリ２１、ｚバッファメモリ２２およびテクス
チャＣＬＵＴバッファメモリ２３のリフレッシュ動作を
行う。

【００８０】＜ＤＡＣ回路１５＞ＤＡＣ回路１５は、各
インデックス値に対応するＲ，Ｇ，Ｂデータを記憶して
おり、ＣＲＴコントローラ回路１４から入力した表示デ
ータＳ１４ｂを、Ｄ／Ａコンバータに転送し、アナログ
形式のＲ，Ｇ，Ｂデータを生成する。ＤＡＣ回路１５
は、当該生成したＲ，Ｇ，ＢデータＳ１５をＣＲＴ３１
に出力する。

【００８１】以下、３次元コンピュータグラフィックシ
ステム１の動作について説明する。ポリゴンレンダリン
グデータＳ４ａが、メインバス６を介してメインプロセ
ッサ４からＤＤＡセットアップ回路１０に出力され、Ｄ
ＤＡセットアップ回路１０において、三角形の辺と水平
方向の差分などを示す変分データＳ１０が生成される。
この変分データＳ１０は、トライアングルＤＤＡ回路１
１に出力され、トライアングルＤＤＡ回路１１におい
て、三角形内部の各画素における線形補間された（ｚ，
Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データが算出され
る。そして、この算出された（ｚ，Ｒ，Ｇ，Ｂ，α，
ｓ，ｔ，ｑ，Ｆ）データと、三角形の各頂点の（ｘ，
ｙ）データとが、ＤＤＡデータＳ１１として、トライア
ングルＤＤＡ回路１１からテクスチャエンジン回路１２
に出力される。

【００８２】次に、テクスチャエンジン回路１２におい
て、ＤＤＡデータＳ１１が示す（ｓ，ｔ，ｑ）データに
ついて、ｓデータをｑデータで除算する演算と、ｔデー
タをｑデータで除算する演算とが行われる。このとき、
８個の図１に示す除算回路４００によって、８画素分の
除算「ｓ／ｑ」および「ｔ／ｑ」が同時に行われる。そ
して、除算結果「ｓ／ｑ」および「ｔ／ｑ」に、それぞ
れテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥが乗算
され、テクスチャ座標データ（ｕ，ｖ）が生成される。
次に、メモリＩ／Ｆ回路１３を介して、テクスチャエン
ジン回路１２からＳＲＡＭ１７に、前記生成されたテク
スチャ座標データ（ｕ，ｖ）を含む読み出し要求が出力
され、メモリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７に
記憶されたテクスチャデータである（Ｒ，Ｇ，Ｂ，α）
データＳ１７が読み出される。次に、テクスチャエンジ
ン回路１２において、読み出した（Ｒ，Ｇ，Ｂ，α）デ
ータＳ１７の（Ｒ，Ｇ，Ｂ）データと、前段のトライア
ングルＤＤＡ回路１１からのＤＤＡデータＳ１１に含ま
れる（Ｒ，Ｇ，Ｂ）データとが、（Ｒ，Ｇ，Ｂ，α）デ
ータＳ１７に含まれるαデータ（テクスチャα）が示す
割合で混合され、画素データＳ１２が生成される。この
画素データＳ１２は、テクスチャエンジン回路１２から
メモリＩ／Ｆ回路１３に出力される。

【００８３】そして、メモリＩ／Ｆ回路１３において、
テクスチャエンジン回路１２から入力した画素データＳ
１２に対応するｚデータと、ｚバッファメモリ２２に記
憶されているｚデータとの比較が行なわれ、入力した画
素データＳ１２によって描画される画像が、前回、ディ
スプレイバッファメモリ２１に書き込まれた画像より、
手前（視点側）に位置するか否かが判断され、手前に位
置する場合には、画像データＳ１２に対応するｚデータ
でｚバッファメモリ２２に記憶されたｚデータが更新さ
れる。

【００８４】次に、メモリＩ／Ｆ回路１３において、必
要に応じて、画像データＳ１２に含まれる（Ｒ，Ｇ，
Ｂ）データと、既にディスプレイバッファメモリ２１に
記憶されている（Ｒ，Ｇ，Ｂ）データとが、画素データ
Ｓ１２に対応するαデータ（ＤＤデータＳ１１に含まれ
るαデータ）が示す混合値で混合され、混合後の（Ｒ，
Ｇ，Ｂ）データが表示データとしてディスプレイバッフ
ァメモリ２１に書き込まれる。そして、メモリＩ／Ｆ回
路１３によって、ディスプレイバッファメモリ２１に記
憶された（Ｒ，Ｇ，Ｂ）データが、水平帰線期間および
垂直期間期間以外の表示期間に、表示データＳ２１とし
て読み出されてＣＲＴコントローラ回路１４に出力され
る。そして、当該表示データＳ２１が、ＣＲＴコントロ
ーラ回路１４においてタイミング調整された後に、表示
データＳ１４ａとしてＤＡＣ回路１５に出力される。そ
して、表示データＳ１４ａが、ＤＡＣ回路１５におい
て、Ｒ，Ｇ，ＢデータＳ１５に変換され、当該Ｒ，Ｇ，
ＢデータＳ１５がＣＲＴ３１に出力される。

【００８５】また、３次元コンピュータグラフィックシ
ステム１では、上述した処理とは並行して、以下に示
す、ＤＲＡＭ４１０のリフレッシュ動作が行われる。す
なわち、メインプロセッサ４において、前述したよう
に、各水平帰線期間毎に、実行中にプログラムに基づい
てＤＲＡＭ１６のバッファメモリ２０〜２３への書き込
み負荷が監視され、当該監視の結果に基づいて、当該水
平帰線期間内に行うリフレッシュ動作の回数が決定され
る。そして、当該決定された回数を示すリフレッシュ動
作回数指示信号Ｓ４ｂが、レンダリング回路５のメモリ
Ｉ／Ｆ回路１３にメインバス６を介して出力される。

【００８６】そして、メモリＩ／Ｆ回路１３において、
水平同期信号Ｓ６ａを基準として決定された水平帰線期
間内に、リフレッシュ動作回数指示信号Ｓ４ｂが示す回
数のリフレッシュ動作を行うように制御するリフレッシ
ュ制御信号Ｓ１３ａが生成され、当該リフレッシュ制御
信号Ｓ１３ａがリフレッシュ制御回路３０に出力され
る。

【００８７】そして、リフレッシュ制御回路３０によっ
て、メモリＩ／Ｆ回路１３からのリフレッシュ制御信号
Ｓ１３ａに基づいて、テクスチャバッファメモリ２０、
ディスプレイバッファメモリ２１、ｚバッファメモリ２
２およびテクスチャＣＬＵＴバッファメモリ２３のリフ
レッシュ動作が行われる。

【００８８】以上説明したように、３次元コンピュータ
グラフィックシステム１によれば、メインプロセッサ４
によってＤＲＡＭ１６の書き込み負荷が監視され、当該
監視の結果に基づいて、水平帰線期間毎にリフレッシュ
回数が設定される。その結果、１水平期間内に必要な全
ての表示データを高い確率でディスプレイバッファメモ
リ２１に書き込むことができ、ＣＲＴ３１に表示される
画像の品質を高めることが可能になる。また、３次元コ
ンピュータグラフィックシステム１によれば、所定期間
内に必要な回数のリフレッシュ動作が行われるため、Ｄ
ＲＡＭ１６の記憶状態は保持される。さらに、３次元コ
ンピュータグラフィックシステム１によれば、ＤＲＡＭ
１６の負荷を時間的に分散させることができる。その結
果、ＤＲＡＭ１６における消費電力のピーク値を低減で
き、配線や回路素子などの容量を低減し、小規模化を図
れる。

【００８９】本発明は上述した実施形態には限定されな
い。例えば、上述した実施形態では、半導体メモリとし
て、ＤＲＡＭを例示したが、本発明は、記憶保持のため
のリフレッシュ動作を必要とするその他の半導体メモリ
についても適用可能である。また、上述した実施形態で
は、半導体メモリに画像信号を記憶する場合を例示した
が、本発明は、半導体メモリにその他の信号を記憶する
場合にも同様に適用できる。

【００９０】また、上述した実施形態では、レンダリン
グ回路５の外部に配設されたメインプロセッサ４におい
て、リフレッシュ回数指示信号Ｓ４ｂを生成する場合を
例示したが、メモリＩ／Ｆ回路１３あるいはＣＲＴコン
トローラ回路１４に、バッファメモリ２０〜２３への書
き込み負荷を判断する機能を持たせることで、レンダリ
ング回路５の内部でリフレッシュ回数指示信号を生成し
てもよい。

【００９１】また、上述した実施形態では、３次元コン
ピュータグラフィックシステムに本発明の記憶装置を適
用した場合を例示したが、本発明は、２次元コンピュー
タグラフィックシステムにも適用できる。

【００９２】また、上述した図９に示す３次元コンピュ
ータグラフィックシステム１では、ＳＲＡＭ１７を用い
る構成を例示したが、ＳＲＡＭ１７を設けない構成にし
てもよい。また、図９に示すテクスチャバッファメモリ
２０およびテクスチャＣＬＵＴバッファメモリ２３を、
ＤＲＡＭ１６の外部に設けてもよい。

【００９３】さらに、図９に示す３次元コンピュータグ
ラフィックシステム１では、ポリゴンレンダリングデー
タを生成するジオメトリ処理を、メインプロセッサ４で
行なう場合を例示したが、レンダリング回路５で行なう
構成にしてもよい。

【００９４】

【発明の効果】以上説明したように、本発明の記憶装置
と、リフレッシュ動作制御装置およびその方法と、画像
処理装置およびその方法によれば、リフレッシュ動作に
よって半導体メモリの記憶データを適切に保持しなが
ら、半導体メモリへのアクセスの性能を高めることがで
きるまた、本発明の記憶装置、画像処理装置およびリフ
レッシュ動作制御装置によれば、リフレッシュ動作に伴
う半導体メモリの負荷を軽減して装置の小規模化が図れ
る。

【図面の簡単な説明】

【図１】図１は、本発明の第１実施形態に係わる画像メ
モリシステムの構成図である。

【図２】図２は、図１に示すＣＰＵにおけるリフレッシ
ュ動作回数指示信号の生成処理のフローチャートであ
る。

【図３】図３は、図１に示す画像メモリシステムにおけ
るＤＲＡＭのリフレッシュ動作例を説明するための図で
ある。

【図４】図４は、本発明の第２実施形態に係わる画像メ
モリシステムの構成図である。

【図５】図５は、図４に示す画像メモリシステムにおけ
るＤＲＡＭのリフレッシュ動作例を説明するための図で
ある。

【図６】図５は、図４に示す画像メモリシステムにおけ
るＤＲＡＭのその他のリフレッシュ動作例を説明するた
めの図である。

【図７】図７は、本発明の第３実施形態に係わる画像メ
モリシステムの構成図である。

【図８】図８は、図７に示すＤＲＡＭから読み出した画
像信号の表示タイミングを説明するための図である。

【図９】図７は、本発明の第４実施形態の３次元コンピ
ュータグラフィックシステムのシステム構成図である。

【符号の説明】

１…３次元コンピュータグラフィックシステム、２…メ
インメモリ、３…Ｉ／Ｏインタフェース回路、４…メイ
ンプロセッサ、５…レンダリング回路、６…メインバ
ス、７…タイミング発生回路、１０…ＤＤＡセットアッ
プ回路、１１…トライアングルＤＤＡ回路、１２…テク
スチャエンジン回路、１３…メモリＩ／Ｆ回路、１４…
ＣＲＴコントローラ回路、１５…ＤＡＣ回路、１６…Ｄ
ＲＡＭ、１７…ＳＲＡＭ、２０…テクスチャバッファメ
モリ、２１…ディスプレイバッファメモリ、２２…Ｚバ
ッファメモリ、２３…テクスチャＣＬＵＴバッファメモ
リ、３０…リフレッシュ制御回路、３１…ＣＲＴ、３０
１，４０１，５０１…画像メモリシステム、３０２…タ
イミング発生回路、３０３，４２０，４２１…ラインバ
ッファメモリ、３０４，４０４，５０４…メモリアクセ
ス回路、３０５，４０５，５０５…ＣＰＵ、３０６…リ
フレッシュ制御信号生成回路、３０７，４０７，５０７
…リフレッシュ制御回路、３２０…画像処理回路、３２
１…ディスプレイ、５０３…フレームバッファメモリ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｇ１１Ｃ 11/406 Ｇ１１Ｃ 11/34 ３６３Ｆ 11/401 ３７１Ｈ

Claims (22)

【特許請求の範囲】
1. 【請求項１】記憶保持にリフレッシュ動作が必要な半導
   体メモリと、 前記半導体メモリにアクセスを行うメモリアクセス回路
   と、 指示された回数のリフレッシュ動作を所定期間内に前記
   半導体メモリが行うように制御するリフレッシュ動作制
   御回路と、 前記半導体メモリに対しての前記メモリアクセス回路に
   よる前記アクセスの負荷を監視し、当該負荷に基づいて
   前記所定期間内に行う前記リフレッシュ動作の前記回数
   を決定し、当該決定した回数を前記リフレッシュ動作制
   御回路に指示するリフレッシュ動作回数決定回路とを有
   する記憶装置。
2. 【請求項２】前記半導体メモリは、画像信号を記憶し、 前記メモリアクセス回路は、前記半導体メモリから読み
   出した画像信号に応じた画像を表示手段で表示する際の
   帰線期間内に、画像信号を前記半導体メモリに書き込
   み、 前記リフレッシュ動作回数決定回路は、前記メモリアク
   セス回路による前記画像信号の書き込みの負荷を監視す
   る請求項１に記載の記憶装置。
3. 【請求項３】前記メモリアクセス回路は、 前記帰線期間外に、前記半導体メモリから前記画像信号
   を読み出す請求項２に記載の記憶装置。
4. 【請求項４】前記リフレッシュ動作回数決定回路は、 前記アクセスの負荷が大きくなるに従って前記所定期間
   内に行う前記リフレッシュ動作の前記回数を少なく決定
   する請求項１に記載の記憶装置。
5. 【請求項５】前記リフレッシュ動作回数決定回路は、 所定のプログラムを実行し、当該実行の結果に基づいて
   前記メモリアクセス回路を制御し、前記プログラムに基
   づいて前記アクセスの負荷を判断する請求項１に記載の
   記憶装置。
6. 【請求項６】前記半導体メモリは、同時にアクセス可能
   な少なくとも第１の半導体メモリおよび第２の半導体メ
   モリを有し、 前記メモリアクセス回路は、第１の水平帰線期間内と当
   該第１の水平帰線期間に続く前記第２の半導体メモリか
   ら画像信号を読み出す第１の表示期間内とに、画像信号
   を前記第１の半導体メモリに書き込み、前記第１の表示
   期間に続く第２の水平帰線期間内と当該第２の水平帰線
   期間に続く前記第１の半導体メモリから画像信号を読み
   出す第２の表示期間内とに、前記画像信号を前記第２の
   半導体メモリに書き込む請求項２に記載の記憶装置。
7. 【請求項７】前記半導体メモリは、ラインバッファメモ
   リである請求項２に記載の記憶装置。
8. 【請求項８】前記半導体メモリは、フレームバッファメ
   モリである請求項２に記載の記憶装置。
9. 【請求項９】前記帰線期間は、水平帰線期間である請求
   項１に記載の記憶装置。
10. 【請求項１０】前記半導体メモリは、ＤＲＡＭである請
    求項１に記載の記憶装置。
11. 【請求項１１】記憶保持にリフレッシュ動作が必要な半
    導体メモリの前記リフレッシュ動作を制御するリフレッ
    シュ動作制御装置において、 指示された回数のリフレッシュ動作を所定期間内に前記
    半導体メモリが行うように制御するリフレッシュ動作制
    御回路と、 前記半導体メモリに対してのアクセスの負荷を監視し、
    当該負荷に基づいて前記所定期間内に行う前記リフレッ
    シュ動作の回数を決定し、当該決定した回数を前記リフ
    レッシュ動作制御回路に指示するリフレッシュ動作回数
    決定回路とを有するリフレッシュ動作制御装置。
12. 【請求項１２】前記半導体メモリに画像信号が記憶され
    ており、前記半導体メモリから読み出した画像信号に応
    じた画像を表示手段で表示する際の帰線期間内に、画像
    信号を前記半導体メモリに書き込む場合に、 前記リフレッシュ動作回数決定回路は、前記半導体メモ
    リへの前記画像信号の書き込みの負荷を監視する請求項
    １１に記載のリフレッシュ動作制御装置。
13. 【請求項１３】画像処理を行って画像データを生成する
    画像処理回路と、 前記画像データを記憶し、記憶保持にリフレッシュ動作
    が必要な半導体メモリと、 前記半導体メモリから読み出した画像データに応じた画
    像を表示手段で表示する際の帰線期間内に前記生成され
    た画像データを前記半導体メモリに書き込むメモリアク
    セス回路と、 指示された回数のリフレッシュ動作を所定期間内に前記
    半導体メモリが行うように制御するリフレッシュ動作制
    御回路と、 前記半導体メモリに対しての前記メモリアクセス回路に
    よる前記アクセスの負荷を監視し、当該負荷に基づいて
    前記所定期間内に行う前記リフレッシュ動作の前記回数
    を決定し、当該決定した回数を前記リフレッシュ動作制
    御回路に指示するリフレッシュ動作回数決定回路とを有
    する画像処理装置。
14. 【請求項１４】前記メモリアクセス回路は、 前記帰線期間外に、前記半導体メモリから画像データを
    読み出して前記表示手段に出力する請求項１３に記載の
    画像処理装置。
15. 【請求項１５】前記リフレッシュ動作回数決定回路は、 所定のプログラムを実行し、当該実行の結果に基づいて
    前記メモリアクセス回路および前記画像処理回路を制御
    し、前記プログラムに基づいて前記書き込みの負荷を判
    断する請求項１３に記載の画像処理装置。
16. 【請求項１６】立体モデルを共通の処理条件が適用され
    る複数の単位図形の組み合わせで表現し、前記単位図形
    内に表示される模様を示すテクスチャデータを前記単位
    図形と対応付けて、当該対応付けに応じた画像を表示す
    る場合に、 前記半導体メモリは、前記テクスチャデータおよび前記
    画像データを記憶し、 前記メモリアクセス回路は、前記半導体メモリから読み
    出した前記テクスチャデータを前記画像処理回路に出力
    し、 前記画像処理回路は、前記単位図形と前記テクスチャデ
    ータとを対応付けて前記画像データを生成する請求項１
    ３に記載の画像処理装置。
17. 【請求項１７】前記半導体メモリは、相互に異なる縮小
    率に対応した複数の前記テクスチャデータを記憶する請
    求項１６に記載の画像処理装置。
18. 【請求項１８】前記単位図形の頂点についての３次元座
    標（ｘ，ｙ，ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）デー
    タ、同次座標（ｓ，ｔ）および同次項ｑを含む単位図形
    レンダリングデータを生成する単位図形レンダリングデ
    ータ生成回路と、 前記単位図形レンダリングデータを補間して、前記単位
    図形内に位置する画素の画素データを生成するデータ補
    間回路とをさらに有し、 前記メモリアクセス回路は、前記画素データに含まれる
    前記同次座標（ｓ，ｔ）および前記同次項ｑによって特
    定される前記半導体メモリ内のアドレスから、所望の縮
    小率に対応したテクスチャデータを読み出し、 前記画像処理回路は、前記生成された前記画素データ
    と、前記読み出された前記テクスチャデータとに基づい
    て前記画像データを生成する請求項１７に記載の画像処
    理装置。
19. 【請求項１９】記憶保持にリフレッシュ動作が必要な半
    導体メモリの前記リフレッシュ動作を制御するリフレッ
    シュ動作制御方法において、 前記半導体メモリに対してのアクセスの負荷を監視し、
    当該負荷に基づいて、所定期間内に行う前記リフレッシ
    ュ動作の回数を決定し、 前記所定期間内に前記決定された回数の前記リフレッシ
    ュ動作を前記半導体メモリが行うように制御するリフレ
    ッシュ動作制御方法。
20. 【請求項２０】前記半導体メモリに画像データが記憶さ
    れており、前記半導体メモリから読み出した前記画像信
    号に応じた画像を表示手段で表示する際の帰線期間内
    に、前記画像信号を前記半導体メモリに書き込む場合
    に、 前記半導体メモリへの前記画像信号の書き込みの負荷を
    監視し、当該負荷に基づいて、前記所定期間内に行う前
    記リフレッシュ動作の回数を決定する請求項１９に記載
    のリフレッシュ動作制御方法。
21. 【請求項２１】画像処理を行って画像信号を生成し、 記憶保持にリフレッシュ動作が必要な半導体メモリから
    読み出した画像信号に応じた画像を表示手段で表示する
    際の帰線期間内に、前記生成された画像信号を前記半導
    体メモリに書き込み、 前記半導体メモリに対しての前記書き込みの負荷を監視
    し、当該負荷に基づいて、前記所定期間内に行う前記リ
    フレッシュ動作の前記回数を決定し、 前記所定期間内に前記決定された回数のリフレッシュ動
    作を前記半導体メモリが行うように制御する画像処理方
    法。
22. 【請求項２２】前記帰線期間外に、前記半導体メモリか
    ら画像信号を読み出して表示手段に出力する請求項２１
    に記載の画像処理方法。