WO2007007599A1

WO2007007599A1 - メモリ制御装置

Info

Publication number: WO2007007599A1
Application number: PCT/JP2006/313339
Authority: WO
Inventors: Yasuyuki Tomida
Original assignee: Matsushita Electric Industrial Co., Ltd.
Priority date: 2005-07-11
Filing date: 2006-07-04
Publication date: 2007-01-18
Also published as: JPWO2007007599A1; US20090129214A1; CN101223605A

Abstract

　リフレッシュ動作に必要なバンド幅を、適切に分割することで、メモリアクセスのピークバンド幅を平滑化し、低いピークバンド幅で必要なリフレッシュ動作を完遂することのできるメモリ制御装置を提供する。　常時一定の割合でリフレッシュ要求を行う常時リフレッシュ要求回路と、メモリアクセスのバンド幅が低下している時間帯等、リフレッシュ要求発行条件が満たされている間に、集中的にリフレッシュを発行する、第１、第２のリクエスタにそれぞれ対応する第１、第２の集中リフレッシュ要求回路とを、並行的に動作させる。

Description

明細書

メモリ制御装置

技術分野

[0001] 本発明は、メモリ制御装置に関し、特に、リフレッシュを必要とするメモリを制御するメモリアクセス制御回路に関する。

背景技術

[0002] 近年のシステム LSIでは、複数の機能を 1チップに集積することがよく行われている。このとき、システムコストの低減や、低消費電力化を図るため、個々の機能ブロックに固有であったメモリを統合する統合メモリアーキテクチャが採用される場合が多い。

[0003] 統合メモリアーキテクチャにおいては、個々の機能ブロックが必要とする各ピークバンド幅の、該すべての機能ブロックについての和力所定のピークバンド幅内にあることを満足する必要がある。そして、上記ピークバンド幅の和が大きいと、これに対処するためにメモリバス幅を増やしたり、メモリの動作周波数を上げたりするなどの、統合メモリアーキテクチャの利点を減殺してしまうこととなる対策をとることが必要となるため、このピークバンド幅は、できるだけ小さくすることが必要である。

[0004] 一方、このようなシステム LSIの統合メモリとしては、高速、かつ大容量の SDRAM や、 DDR— SDRAMが適している力これらの揮発性メモリは、リフレッシュ動作を必要とし、かつ該リフレッシュ動作は通常のメモリアクセスと競合しバンド幅を消費してこれを行うものであり、したがつてこのリフレッシュ動作は、ピークバンド幅に影響を与えな!、ように行うことが一つの大きな課題であった (特許文献 1参照)。

[0005] 従来、上記のような課題を解決する手段としては、 2つの手法が主に採られてきた。

前記 2つの手法のうちの 1つは、必要なリフレッシュ回数を所定の時間内にまんべんなく実施することにより、一定のバンド幅を常時リフレッシュに割り当てる手法 (以下、常時リフレッシュと呼ぶ）であり、もう 1つは、通常のメモリアクセスの頻度が下がる時間帯に集中的にリフレッシュを行うことにより、所定時間内に必要なリフレッシュを短時間に終わらせる手法 (以下、集中リフレッシュと呼ぶ)である。

[0006] 集中リフレッシュの手法としては、例えば AV処理を行うシステム LSIにおいては、画像出力の垂直ブランク期間などにおいてアクセス頻度が低下する時間帯を用いる方法などが代表的である。

特許文献 1：特開 2000 - 311484号公報

発明の開示

発明が解決しょうとする課題

[0007] ところで、上記のようなリフレッシュを必要とするメモリを制御するメモリアクセス制御回路においては、メモリ容量の増大に伴い必要なリフレッシュ回数は、 2のべき乗で増大するため、リフレッシュの占めるバンド幅も、メモリ容量の増大に伴い 2のべき乗で増大することになる。

このような状況においては、上記の 2つの手法には、以下に指摘するような課題が存在する。

[0008] 常時リフレッシュについては、各機能ブロックのアクセスがピークとなる状況において、これらにリフレッシュのバンド幅がそのまま輻輳されることになるため、補償すべきピークバンド幅が増大することとなる。

[0009] 一方、集中リフレッシュは、常時リフレッシュの持つ課題は生じないが、必要なリフレッシュ回数を、全てアクセス頻度の低下する短い時間帯に実行するため、リフレッシュ集中の時間帯には、リフレッシュのバンド幅が大きくなる。このとき、必要なリフレッシュ回数が大きい大容量のメモリを用いる場合においては、リフレッシュのバンド幅力ァクセス頻度低下によって減じた占有バンド幅を大きく上回り、逆に高いピークバンド幅を生じてしまうことがある。

[0010] 本発明は、上記従来の問題点に鑑みてなされたもので、リフレッシュ動作に必要なバンド幅を、適切に分割することで、メモリアクセスのピークバンド幅を平滑ィ匕し、低いピークバンド幅で必要なリフレッシュ動作を完遂することのできるメモリ制御装置を提供することを目的としている。

課題を解決するための手段

[0011] 本発明の請求項 1にかかるメモリ制御装置は、リフレッシュの必要なメモリに対しァクセス要求を行う複数のリクエスタからのアクセスを調停、制御し、メモリ制御を行うメモリ制御装置にお、て、前記メモリに対する前記複数のリクエスタからのメモリアクセス要求に対して、これらを調停するアクセス調停回路と、前記アクセス調停回路に対し、前記メモリのリフレッシュの要求を行う複数のリフレッシュ要求回路とを備えたメモリアクセス制御回路を備え、前記複数のリフレッシュ要求回路は、前記アクセス調停回路に対し常に前記メモリのリフレッシュ要求を出し続ける力、または常に一定の時間間隔をおいて前記メモリのリフレッシュの要求を出す 1つの常時リフレッシュ要求回路と、前記アクセス調停回路に対しその各々に設定されるリフレッシュ要求発行条件が満たされている間、前記メモリのリフレッシュの要求を発行しつづける、 1つまたは複数の条件付リフレッシュ要求回路とよりなる、ことを特徴とする。

[0012] 本発明の請求項 2にかかるメモリ制御装置は、請求項 1記載のメモリ制御装置において、前記複数のリクエスタの全部あるいは一部は、前記メモリアクセス制御回路に対し、前記メモリに対するアクセス頻度が所定値以下であるときに ONとなるアクセス頻度低下信号を出力するものであり、前記条件付リフレッシュ要求回路は、前記ァクセス頻度低下信号を出力する前記複数のリクエスタの全部あるいは一部の同数と設けられ、前記各条件付リフレッシュ要求回路の前記リフレッシュ要求発行条件は、対応する前記アクセス頻度低下信号が ONであることである、ことを特徴とする。

[0013] 本発明の請求項 3にかかるメモリ制御装置は、請求項 2のメモリ制御装置において、前記アクセス調停回路において、前記条件付リフレッシュ要求回路に対して設定される前記アクセス許可頻度は、該条件付リフレッシュ要求回路に対応する前記リクェスタが出力する前記アクセス頻度低下信号が OFFのときの値と、 ONのときの値との差分に基づいて設定され、前記アクセス調停回路において、前記常時リフレッシュ要求回路に対して設定される前記アクセス許可頻度は、一定時間内に前記メモリが必要とするリフレッシュ回数と、前記条件付リフレッシュ要求回路によって前記一定時間内に実行されるリフレッシュ回数との差分回数のリフレッシュが、前記一定時間内に実行できるよう設定されている、ことを特徴とする。

[0014] 本発明の請求項 4に力かるメモリ制御装置は、請求項 3のメモリ制御装置において、前記アクセス調停回路に対してメモリ要求を発行するリクエスタは、画像処理を行う画像処理回路であり、該画像処理回路であるリクエスタは、前記外部メモリへのァクセスが密であるアクティブ期間と、前記アクセスが疎であるブランク期間とを周期的に繰り返し、前記メモリアクセス制御回路は、前記画像処理回路であるリクエスタに対応する前記条件付リフレッシュ要求回路をもち、前記画像処理回路であるリクエスタがブランク期間にあることを示す信号を、前記アクセス頻度低下信号として用いる、ことを特徴とする。

発明の効果

[0015] 請求項 1あるいは請求項 2にかかるメモリ制御装置によれば、上記構成により、常時リフレッシュと、集中リフレッシュとを適切に混合することが可能となり、メモリアクセスのピークやリフレッシュの輻輳により、高いピークバンド幅が発生することを回避することがでさる。

[0016] また、請求項 3にかかるメモリ制御装置によれば、アプリオリに見込まれるリクエスタのバンド幅変動の情報から、ピークバンド幅を軽減するために、常時リフレッシュと集中リフレッシュとを一定の比で与えることのできる簡易なメモリアクセス制御方法を、提供することができる。

[0017] また、請求項 4の発明にかかるメモリ制御装置によれば、映像を取り扱う情報処理装置において、リフレッシュのピークバンド幅を軽減することのできる簡易なメモリァクセス制御方法を提供することができる。

図面の簡単な説明

[0018] [図 1]図 1は本発明の実施の形態 1によるメモリ制御装置の構成を示す図である。

[図 2]図 2は実施の形態 1によるメモリ制御装置において、常時リフレッシュと、 2つの集中リフレッシュを行う場合のリフレッシュの動作を示す概念図である。

[図 3]図 3は常時リフレッシュのみでリフレッシュを行う場合のリフレッシュの動作を示す概念図である。

[図 4]図 4は 2つの集中リフレッシュのみでリフレッシュを行う場合のリフレッシュの動作を示す概念図である。

符号の説明

[0019] 1000 メモリ制御装置

100 メモリアクセス制御回路

10 外部メモリ 20 第 1リクエスタ

21 第 2リクエスタ

30 常時リフレッシュリクエスタ

40 第 1集中リフレッシュリクエスタ

41 第 2集中リフレッシュリクエスタ

50 常時リフレッシュ頻度レジスタ

60 第 1集中リフレッシュ頻度レジスタ

61 第 2集中リフレッシュ頻度レジスタ

70 第 1リクエスタ頻度低下信号

71 第 2リクエスタ頻度低下信号

80 第 1集中リフレッシュリクエスト信号

81 第 2集中リフレッシュリクエスト信号

82 常時リフレッシュリクエスト信号

90 常時リフレッシュサイクノレカウンタ

AO 第 1集中リフレッシュサイクルカウンタ

Al 第 2集中リフレッシュサイクルカウンタ

BO アービタ一

発明を実施するための最良の形態

[0020] (実施の形態 1)

本発明の実施の形態 1によるメモリ制御装置を、図 1を用いて説明する。図 1は、本発明の実施の形態 1によるメモリ制御装置 1000を示す構成図である。図 1に示されるメモリ制御装置 1000において、メモリアクセス制御回路 100は、リフレッシュの必要なメモリに対する複数のリクエスタからのアクセスを制御するものであり

、上記リフレッシュの必要な外部メモリ 10に接続されるとともに、該外部メモリ 10に対するアクセス要求を行う第 1リクエスタ 20、及び第 2リクエスタ 21にも、それぞれ接続されている。

[0021] また、該メモリアクセス制御回路 100は、内部に常時リフレッシュ頻度レジスタ 50、及び常時リフレッシュサイクルカウンタ 90を含む常時リフレッシュリクエスタ 30と、第 1 集中リフレッシュ頻度レジスタ 60、及び第 1集中リフレッシュサイクルカウンタ AOを含む第 1集中リフレッシュリクエスタ 40と、第 2集中リフレッシュ頻度レジスタ 61、及び第 2集中リフレッシュサイクルカウンタ A1を含む第 2集中リフレッシュリクエスタ 41と、ァービター BOとを、具備している。

[0022] 前記アービタ一 BOは、前記第 1リクエスタ 20、第 2リクエスタ 21、常時リフレッシュリクエスタ 30、第 1集中リフレッシュリクエスタ 40、及び第 2集中リフレッシュリクエスタ 41 と接続され、それぞれからのリクエストを受け付けて調停し、常時リフレッシュリクエスタ 30、第 1集中リフレッシュリクエスタ 40、第 2集中リフレッシュリクエスタ 41、第 1リクエスタ 20、及び第 2リクエスタ 21の順に、優先的に受理する。

[0023] 前記メモリアクセス制御回路 100は、アービタ一 BOによって選ばれたリクエスタに応じて、外部メモリ 10にコマンドを発行する。特に、常時リフレッシュリクエスタ 30、第 1 集中リフレッシュリクエスタ 40、第 2集中リフレッシュリクエスタ 41のいずれかが選ばれたときは、外部メモリ 10にリフレッシュコマンドを発行する。ここで、リフレッシュに要するサイクル数は 20サイクルとする。

[0024] 常時リフレッシュリクエスタ 30は、内部に、常時リフレッシュ頻度レジスタ 50と、常時リフレッシュサイクルカウンタ 90とをもち、常時リフレッシュリクエスト信号 82を介してァービター B0と接続される。

[0025] 常時リフレッシュサイクルカウンタ 90は、 1サイクルにっき 1ずつインクリメントされるカウンタで、常時リフレッシュ頻度レジスタ 50の設定値と値が等しくなると、その次のサイクルで 0に戻る。常時リフレッシュリクエスタ 30は、常時リフレッシュ頻度レジスタ 5 0と、常時リフレッシュサイクノレカウンタ 90とが同じ値になると、常時リフレッシュリクェスト信号 82を ONにして、アービタ一 B0にリクエストを発行する。

[0026] 第 1集中リフレッシュリクエスタ 40は、内部に、第 1集中リフレッシュ頻度レジスタ 40 と、第 1集中リフレッシュサイクルカウンタ AOとをもち、第 1集中リフレッシュリクエスト信号 80を介してアービタ一 B0と接続され、第 1リクエスタ頻度低下信号 070を介して第 1リクエスタ 20と接続される。

[0027] 第 1集中リフレッシュサイクルカウンタ AOは、第 1リクエスタ頻度低下信号 70が ON のときに限り、 1サイクルにっき 1ずつインクリメントされるカウンタで、第 1集中リフレツシュ頻度レジスタ 60の設定値と値が等しくなると、その次のサイクルで 0に戻る。第 1 集中リフレッシュリクエスタ 40は、第 1集中リフレッシュ頻度レジスタ 60と、第 1集中リフレッシュサイクルカウンタ AOとが同じ値になると、第 1集中リフレッシュリクエスト信号 8 0を ONにして、アービタ一 B0にリクエストを発行する。

[0028] 第 2集中リフレッシュリクエスタ 41は、内部に、第 2集中リフレッシュ頻度レジスタ 61 と、第 2集中リフレッシュサイクルカウンタ A1とをもち、第 2集中リフレッシュリクエスト信号 81を介してアービタ一 B0と接続され、第 2リクエスタ頻度低下信号 71を介して第 2 リクエスタ 21と接続される。

[0029] 第 2集中リフレッシュサイクルカウンタ A1は、第 2リクエスタ頻度低下信号 71が ON のときに限り、 1サイクルにっき 1ずつインクリメントされるカウンタで、第 2集中リフレツシュ頻度レジスタ 61の設定値と値が等しくなると、その次のサイクルで 0に戻る。第 2 集中リフレッシュリクエスタ 41は、第 2集中リフレッシュ頻度レジスタ 61と、第 2集中リフレッシュサイクルカウンタ A1とが同じ値になると、第 2集中リフレッシュリクエスタ 81を ONにして、アービタ一 B0にリクエストを発行する。

[0030] 第 1リクエスタ 20と、第 2リクエスタ 21とは、メモリアクセス要求について、以下の特徴をもつことが予めわかっているものとする。すなわち、 15. 2msの間アクセスの密な時間（以下、アクティブ期間と呼ぶ）が継続し、その後、 1. 4msの間アクセス頻度の低い時間帯 (以下、ブランク期間と呼ぶ)が継続する。これが周期的に繰り返される。

[0031] 第 1リクエスタ 20は、アクティブ期間において第 1リクエスタ頻度低下信号 70を OFF にし、ブランク期間において第 1リクエスタ頻度低下信号 70を ONにする。また、第 2リクエスタ 21は、アクティブ期間において第 2リクエスタ頻度低下信号 71を OFFにし、ブランク期間において第 2リクエスタ頻度低下信号 71を ONにする。

[0032] 第 1リクエスタ 20のアクティブ期間における必要占有バンド幅のピークは 40MHz程度であり、第 1リクエスタ 20のブランク期間における必要占有バンド幅は 35MHzであるとする。一方、第 2リクエスタ 21のアクティブ期間における必要占有バンド幅のピークは 20MHz程度であり、第 2リクエスタ 21のブランク期間における必要占有バンド幅は 10MHz程度であるとする。

[0033] また、第 2リクエスタ 21と第 1リクエスタ 20とは、非同期に動作するリクエスタであり、両者のアクティブ期間やブランク期間の開始時刻は、一致しな、ものとする。

[0034] 外部メモリ 10は、 64msの間に 8192回のリフレッシュを行うことを必要とし、かつ、 1 回リフレッシュコマンドを発行すると、 20サイクルを要するものである。

[0035] 次に、本実施の形態 1によるメモリ制御装置 1000の動作について説明する。

まず、図 1に示される構成のメモリ制御装置 1000において、常時リフレッシュ頻度レジスタ 50の設定値として、 15. 4 秒に相当する値を設定し、第 1集中リフレッシュ頻度レジスタ 60の設定値として、 4 秒に相当する値を設定し、第 2集中リフレッシュ頻度レジスタ 61の設定値として、 2 秒に相当する値を設定する。このときの常時リフレッシュリクエスト信号 82、各集中リフレッシュリクエスト信号 80, 81、及び各リクエスタ頻度低下信号 70, 71の動作波形図を、図 2に示す。

[0036] この設定により、常時リフレッシュリクエスタ 30は、 64m秒あたり 4155回のリフレツシュ要求を発行する。一方、第 1リクエスタ 20、第 2リクエスタ 21は、 64m秒の間に 5. 3 9m秒のブランク期間を生じる。このため、第 1集中リフレッシュリクエスタ 40は、第 1リクエスタ 20のブランク期間内に 1347回のリフレッシュ要求を行い、第 2集中リフレツシユリクエスタ 41は、第 2リクエスタ 21のブランク期間内に 2695回のリフレッシュを発行する。

[0037] したがって、常時リフレッシュリクエスタ 30、第 1集中リフレッシュリクエスタ 40、第 2 集中リフレッシュリクエスタ 41の発行する全リフレッシュは、 64m秒の間に 8197回となり、必要なリフレッシュ回数を満足する。

このとき、外部メモリ 10に対する占有バンド幅を考えると、第 1リクエスタ 20と、第 2リクエスタ 21が、ともにアクティブ期間にある場合、常時リフレッシュリクエスタ 30は、 1. 3MHzを占有し、第 1リクエスタ 20は、 40MHzを占有し、第 2リクエスタ 21は、 20M Hzを占有するので、上記外部メモリ 10に対する占有バンド幅は、 61. 3MHzである

[0038] 第 1リクエスタ 20がアクティブ期間にあり、第 2リクエスタ 21がブランク期間にある場合、常時リフレッシュリクエスタ 30は、 1. 3MHzを占有し、第 1リクエスタ 20は、 40M Hzを占有し、第 2リクエスタ 21は、 10MHzを占有し、第 2集中リフレッシュリクエスタ 4 1は、 10MHzを占有するので、上記外部メモリ 10に対する占有バンド幅は、 61. 3 MHzである。

[0039] 第 1リクエスタ 20がブランク期間にあり、第 2リクエスタ 21がアクティブ期間にある場合、常時リフレッシュリクエスタ 30は、 1. 3MHzを占有し、第 1リクエスタ 20は、 35M Hzを占有し、第 1集中リフレッシュリクエスタ 40は、 5MHzを占有し、第 2リクエスタ 21 は、 20MHzを占有するので、上記外部メモリ 10に対する占有バンド幅は、 61. 3M Hzである。

[0040] 第 1リクエスタ 20と、第 2リクエスタ 21がともにブランク期間にある場合、常時リフレツシユリクエスタ 30は、 1. 3MHzを占有し、第 1リクエスタ 20は、 35MHzを占有し、第 1 集中リフレッシュリクエスタ 40は、 5MHzを占有し、第 2リクエスタ 21は、 10MHzを占有し、第 2集中リフレッシュリクエスタ 41は、 10MHzを占有するので、上記外部メモリ 10に対する占有バンド幅は、 61. 3MHzである。

[0041] 以下では、これに対し、図 1に示される構成のメモリ制御装置 1000において、本発明のリフレッシュを用いない場合、すなわち、リフレッシュを、上記常時リフレッシュリクエスタ 30のみで行う場合、および、リフレッシュを、上記第 1集中リフレッシュリクエスタ 40、および第 2集中リフレッシュリクエスタ 41のみで行う場合の、リフレッシュのバンド幅について考える。

[0042] 1)まず、図 1に示される構成のメモリ制御装置 1000において、第 1集中リフレッシュリクエスタ 40、および第 2集中リフレッシュリクエスタ 41によるリフレッシュ動作を用いない場合、すなわち、リフレッシュを、第 1、第 2の両集中リフレッシュリクエスタ 40、 41 を用いず、常時リフレッシュリクエスタ 30のみで全て行う場合の、リフレッシュの動作を、図 3に示す。

[0043] この場合、常時リフレッシュリクエスタ 30は、 64π^少の間に 8192回のリフレッシュを実行する必要があるため、 2. 56MHzのバンド幅を占有する。したがって、第 1リクェスタ 20と、第 2リクエスタ 21が、ともにアクティブ期間にあるとき、総占有バンド幅は、 6 2. 56MHzとなる。

[0044] 2)次に、図 1に示される構成のメモリ制御装置 1000において、第 1集中リフレッシュリクエスタ 40、および第 2集中リフレッシュリクエスタ 41のみを用いて、リフレッシュを行う場合の、リフレッシュのバンド幅を、図 4に示す。 [0045] この場合、第 1集中リフレッシュリクエスタ 40が第 1リクエスタ 020のブランク期間に発行すべきリフレッシュの回数と、第 2集中リフレッシュリクエスタ 41が第 2リクエスタ 2 1のブランク期間中に発行すべきリフレッシュの回数との和は、 64m秒で 8192回となる。

[0046] 64m秒の間にブランク期間は 5. 39m秒あるので、第 1集中リフレッシュリクエスタ 4 0と、第 2集中リフレッシュリクエスタ 41とは、この 5. 39m秒の間に合計 8192回のリフレッシュを発行する必要がある。このことから、第 1集中リフレッシュリクエスタ 40と、第 2集中リフレッシュリクエスタ 41とがともにブランク期間にあるときの第 1集中リフレツシユリクエスタ 40と、第 2集中リフレッシュリクエスタ 41の、リフレッシュが占有するバンド幅の和は、 29. 87MHzであり、第 1リクエスタ 20と、第 2リクエスタ 21のバンド幅をカロ免ると、 74. 87MHzとなる。

[0047] これは、図 1に示される構成のメモリ制御装置 1000において、第 1集中リフレッシュリクエスタ 40、および第 2集中リフレッシュリクエスタ 41によるリフレッシュ動作を用いないで、常時リフレッシュリクエスタ 30のみで全てのリフレッシュを実行しょうとする場合の、総占有バンド幅である 62. 56MHzよりも、さらに大きな 74. 87MHzのバンド幅を必要とするものであり、これより、上記本発明の方法により、バンド幅が縮小できていることがわ力る。

[0048] また、本実施の形態 1において、前記アクセス調停回路に対してメモリアクセス要求を発行するリクエスタは、画像処理を行う画像処理回路とすることができる。

[0049] この場合、この画像処理回路は、前記外部メモリへのアクセスが密であるアクティブ期間と、前記アクセスが疎であるブランク期間とを周期的に繰り返すものである力前記メモリアクセス制御回路は、前記画像処理回路に対応する前記条件付リフレッシュ要求回路をもち、前記画像処理回路がブランク期間にあることを示す信号を、前記ァクセス頻度低下信号として用いることにより、映像を取り扱う情報処理装置において、リフレッシュのピークバンド幅を軽減することができ、簡易なメモリアクセス制御方法を

、構成することがでさる。

[0050] このように、本実施の形態 1のメモリ制御装置 1000によれば、リフレッシュの必要なメモリに対するアクセス制御回路は、メモリアクセスを要求するリクエスタに対してメモリアクセスを調停するアクセス調停回路と、前記アクセス調停回路にそれぞれ接続される複数のリフレッシュ要求回路と、を備え、前記アクセス調停回路は、これに接続されるリクエスタに対してそれぞれ設定されたアクセス許可頻度に基づいてアクセスを許可し、前記リフレッシュ要求回路のうちの一つは、常に前記アクセス調停回路にリクエストを出し続ける力、または常に一定の時間間隔をおいて前記アクセス調停回路にリクエストを出す常時リフレッシュ要求回路であり、それ以外のリフレッシュ要求回路は

、該リフレッシュ要求回路ごとに設定されるリフレッシュ要求発行条件が満たされている期間にリクエストを発行しつづける条件付リフレッシュ要求回路であり、さらに、前記アクセス調停回路は、これがその調停を行うリクエスタのうち、前記リフレッシュ要求回路以外のリクエスタ、もしくはリクエスタ群力もアクセス頻度低下信号を受信し、前記条件付リフレッシュ要求回路は、前記アクセス頻度低下信号が出力される数と同数だけこれを備え、該条件付リフレッシュ要求回路のリフレッシュ要求発行条件は、対応する前記アクセス頻度低下信号力 SONであることとしたので、常時リフレッシュと、集中リフレッシュとを適切に混合して行うことが可能となり、メモリアクセスのピークゃリフレツシュの輻輳により高いピークバンド幅が発生することを回避することができる効果が得られる。

[0051] また、前記アクセス調停回路において前記条件付リフレッシュ要求回路に対して設定されるアクセス許可頻度は、対応する前記リクエスタに見こまれる前記アクセス頻度低下信号が OFFのときの値と、 ONのときの値との差分に基づ、てあら力じめ設定され、前記アクセス調停回路において前記常時リフレッシュ要求回路に対して設定されるアクセス許可頻度は、一定時間内に前記メモリが必要とするリフレッシュ回数と、前記条件付リフレッシュ要求回路によって前記一定時間内に実行されると見こまれるリフレッシュ回数との差分回数のリフレッシュを、前記一定時間内に実行できる程度にあら力じめ設定して、るものとしたので、アプリオリに見込まれるリクエスタのバンド幅変動の情報から、ピークバンド幅を軽減するために、常時リフレッシュと集中リフレツシュとを一定の比で与えるようにすることのできる簡易なメモリアクセス制御方法を提供することができる。

[0052] さらに、前記アクセス調停回路に対してメモリ要求を発行するリクエスタを、前記外部メモリへのアクセスが密であるアクティブ期間と、前記アクセスが疎であるブランク期間とを周期的に繰り返す画像処理装置とし、前記メモリアクセス制御回路には、前記画像処理回路に対応する前記条件付リフレッシュ要求回路を設け、該画像処理回路がブランク期間にあることを示す信号を、前記アクセス頻度低下信号として用いるようにすることにより、映像を取り扱う情報処理装置において、リフレッシュのピークバンド幅を軽減することのできる簡易なメモリアクセス制御方法を、提供することができる。産業上の利用可能性

本発明に力かるメモリアクセス制御回路は、リフレッシュを完遂する上で、メモリァクセスのピークバンド幅を抑制できる効果を有するものであり、 AV処理を行う大規模システム LSIに用いられるメモリアクセス制御回路として有用である。

Claims

請求の範囲

[1] リフレッシュの必要なメモリに対しアクセス要求を行う複数のリクエスタからのアクセスを調停、制御し、メモリ制御を行うメモリ制御装置において、

前記メモリに対する前記複数のリクエスタ力のメモリアクセス要求に対して、これらを調停するアクセス調停回路と、

前記アクセス調停回路に対し、前記メモリのリフレッシュの要求を行う複数のリフレツシュ要求回路とを備えたメモリアクセス制御回路を備え、

前記複数のリフレッシュ要求回路は、前記アクセス調停回路に対し常に前記メモリのリフレッシュ要求を出し続ける力、または常に一定の時間間隔をおいて前記メモリのリフレッシュの要求を出す 1つの常時リフレッシュ要求回路と、前記アクセス調停回路に対しその各々に設定されるリフレッシュ要求発行条件が満たされている間、前記リフレッシュの要求を発行しつづける、 1つまたは複数の条件付リフレッシュ要求回路とよりなる、

ことを特徴とするメモリ制御装置。

[2] 請求項 1記載のメモリ制御装置において、

前記複数のリクエスタの全部あるいは一部は、前記メモリアクセス制御回路に対し、前記メモリに対するアクセス頻度が所定値以下であるときに ONとなるアクセス頻度低下信号を出力するものであり、

前記条件付リフレッシュ要求回路は、前記アクセス頻度低下信号を出力する前記複数のリクエスタの全部あるいは一部の数と同数設けられ、

前記各条件付リフレッシュ要求回路の前記リフレッシュ要求発行条件は、対応する前記アクセス頻度低下信号力 SONであることである、

ことを特徴とするメモリ制御装置。

[3] 請求項 2記載のメモリ制御装置において、

前記アクセス調停回路において、前記条件付リフレッシュ要求回路に対して設定される前記アクセス許可頻度は、該条件付リフレッシュ要求回路に対応する前記リクェスタが出力する前記アクセス頻度低下信号が OFFのときの値と、 ONのときの値との差分に基づいて設定され、前記アクセス調停回路において、前記常時リフレッシュ要求回路に対して設定される前記アクセス許可頻度は、一定時間内に前記メモリが必要とするリフレッシュ回数と、前記条件付リフレッシュ要求回路によって前記一定時間内に実行されるリフレツシュ回数との差分回数のリフレッシュが、前記一定時間内に実行されるよう設定されている、

ことを特徴とするメモリ制御装置。

請求項 3記載のメモリ制御装置において、

前記アクセス調停回路に対してメモリ要求を発行するリクエスタは、画像処理を行う画像処理回路であり、

該画像処理回路であるリクエスタは、前記外部メモリへのアクセスが密であるァクテイブ期間と、前記アクセスが疎であるブランク期間とを周期的に繰り返し、

前記メモリアクセス制御回路は、前記画像処理回路であるリクエスタに対応する前記条件付リフレッシュ要求回路をもち、前記画像処理回路であるリクエスタがブランク期間にあることを示す信号を、前記アクセス頻度低下信号として用いる、

ことを特徴とするメモリ制御装置。