JP2933521B2

JP2933521B2 - 強制リフレッシュ装置

Info

Publication number: JP2933521B2
Application number: JP8031815A
Authority: JP
Inventors: 洋子磯部
Original assignee: NEC Computertechno Ltd
Current assignee: NEC Computertechno Ltd
Priority date: 1996-02-20
Filing date: 1996-02-20
Publication date: 1999-08-16
Anticipated expiration: 2016-02-20
Also published as: JPH09223391A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は強制リフレッシュ装
置に関し、特にダイナミックランダムアクセスメモリ
（以下、ＤＲＡＭという。）を任意のタイミングでリフ
レッシュする強制リフレッシュ装置に関する。

【０００２】

【従来の技術】ＤＲＡＭは、記憶内容の保持の為に、メ
モリセルに対してリフレッシュ動作を行う必要がある。
素子によって、一定時間（仮に、Ｎ秒とする）内に必要
なリフレッシュサイクル数（仮に、Ｍサイクルとする）
が規定されている。

【０００３】リフレッシュ方式としては、分散リフレッ
シュ方式や集中リフレッシュ方式などがある。分散リフ
レッシュ方式は、ＭサイクルをＮ秒の間に均等に割り付
け、Ｎ／Ｍ秒に１回ずつリフレッシュを行う方式であ
る。集中リフレッシュ方式は、Ｎ秒毎にＭ回連続してリ
フレッシュを行う方式である。

【０００４】従来は、リフレッシュ要求部が前記リフレ
ッシュ規定を満たすようにリフレッシュ要求信号を送出
してリフレッシュ動作を開始していた。すなわち、リフ
レッシュ要求信号の送出タイミングは中央処理装置（Ｃ
ＰＵ）とは非同期であり、更に、メモリのリフレッシュ
動作中はＣＰＵからのメモリアクセス要求はホールドさ
れ、リフレッシュが終了するまでメモリアクセス命令を
処理できなかった。

【０００５】したがって、ＣＰＵは、いつメモリのリフ
レッシュ要求が発生するか、また、ＣＰＵでの処理中に
何回リフレッシュが発生したのかわからなかったので、
ＣＰＵの処理に対するリフレッシュ時間の影響を知るこ
とができなかった。

【０００６】特に、ＣＰＵにおいて、性能測定処理を行
っている最中にリフレッシュ要求信号が発生する場合も
あり、この場合、性能測定箇所の実行時間にリフレッシ
ュ時間が加わることになり、測定箇所の性能を正確に測
定できなかった。性能測定箇所の実行時間が短時間であ
ればあるほど、このリフレッシュ時間の影響は大きくな
ってくる。

【０００７】前述した従来のリフレッシュ方式のうち、
分散リフレッシュ方式では１回のリフレッシュ時間は短
いが、リフレッシュ間隔が短い為に性能測定中に複数回
リフレッシュ動作をする可能性があり、ＣＰＵからメモ
リへのアクセス要求と競合しやすくなる。また、集中リ
フレッシュ方式ではリフレッシュ間隔が分散リフレッシ
ュ方式に比べて長いので、性能測定中にリフレッシュ要
求が発生する確率は低いが、リフレッシュ時間が長いの
で、性能測定中にリフレッシュ要求が発生すると性能へ
の影響は大きくなる。

【０００８】図３は、従来技術による性能測定中にメモ
リのリフレッシュが発生した場合のタミングチャートで
ある。同図において、タイミングＲ１はリフレッシュ要
求が発生しメモリのリフレッシュを開始するタイミング
であり、タイミングＲ２はメモリのリフレッシュを終了
するタイミングである。タイミングＲ１から次のタイミ
ングＲ１までの時間をｎ秒とすると、分散リフレッシュ
方式ではｎ＝Ｎ／Ｍ，集中リフレッシュ方式ではｎ＝Ｎ
になる。

【０００９】タイミング３Ａは、性能測定開始タイミン
グである。タイミング３Ａから性能測定を開始し、タイ
ミング３Ｂでメモリのリフレッシュ要求が発生して（タ
イミングＲ１）性能測定処理を中断する。そしてタイミ
ング３ＢからＴｒ秒間メモリのリフレッシュを行い、タ
イミング３Ｃ（タイイングＲ２）で中断していた性能測
定処理を再開し、タイミング３Ｄで性能測定処理を終了
するものとする。

【００１０】このとき、タイミング３Ａからタイミング
３Ｂまでの性能測定時間をＴ１秒，タイミング３Ｃから
タイミング３Ｄまでの性能測定時間をＴ２秒とすると、
本来の性能測定箇所の実行時間は（Ｔ１＋Ｔ２）秒であ
るが、タイミング３Ｂでリフレッシュが発生することに
よって、実際の実行時間は（Ｔ１＋Ｔ２＋Ｔｒ）秒にな
る。すなわち、（Ｔ１＋Ｔ２＝Ｔ）の時間が短ければ短
いほど、リフレッシュ時間Ｔｒの影響は大きくなる。

【００１１】特開平３−１０４０８３号公報では、必要
に応じてリフレッシュ制御方式を分散リフレッシュ方式
または集中リフレッシュ方式のいずれかを選択すること
ができるが、どちらの方式も、性能測定中、特に短時間
での性能測定中にリフレッシュの影響を１００％なくす
ことはできない。

【００１２】

【発明が解決しようとする課題】上記のように、従来の
リフレッシュ方式では、短時間での性能測定時にリフレ
ッシュ要求が発生すると性能測定箇所の実行時間にリフ
レッシュ時間が加わる為に性能測定を正確に行えない場
合がある。リフレッシュ方式には一般的には２つある
が、分散リフレッシュ方式においては、リフレッシュ間
隔が短い為にＣＰＵのメモリアクセス要求と競合を起こ
しやすくなり、集中リフレッシュ方式においては、リフ
レッシュ時間が長い為にＣＰＵのメモリアクセス要求と
競合した場合にＣＰＵのメモリアクセス要求が長い間ホ
ールドされる。すなわち、両者ともＣＰＵでの短時間の
性能測定中にリフレッシュが発生する可能性は皆無では
ない。

【００１３】上記のような状況は、中央処理装置とメモ
リのリフレッシュが非同期に実行され、リフレッシュ要
求部は単にリフレッシュ規定を満たすようにリフレッシ
ュ要求を発生するに過ぎないからである。

【００１４】ところで、近年、大型コンピュータのメモ
リ素子として安価なＤＲＡＭが使われる場合が多い。特
に、スパーコンピュータのような高速計算機のメモリ素
子としてＤＲＡＭを使用した場合、短時間の性能測定の
際にメモリのリフレッシュが発生すると数ミリ秒の実行
時間に対してリフレッシュに数ミリ秒程度の時間がかか
る可能性があり、性能測定を正確に行なうことができな
い。

【００１５】本発明の目的は、性能測定の直前に強制的
にメモリのリフレッシュを行う機能を備えることによっ
て、短時間の性能測定時にはメモリのリフレッシュ要求
が発生しないようにする強制リフレッシュ装置を提供す
ることにある。

【００１６】

【課題を解決するための手段】本発明の強制リフレッシ
ュ装置は、周期的に再書き込みを行なうリフレッシュ手
段を具備したメモリ装置において、リフレッシュ動作を
指示するリフレッシュ命令を入力し前記リフレッシュ手
段を強制的に起動する強制リフレッシュ信号を送出する
リクエスト変換回路と、前記リクエスト変換回路に指示
されて前記メモリ装置のリフレッシュ状態を表示し前記
リフレッシュ手段からのリフレッシュ終了信号に従って
前記メモリ装置の非リフレッシュ状態を表示するリフレ
ッシュ状態指示回路とを有して構成される。

【００１７】また、本発明の強制リフレッシュ装置は、
周期的に再書き込みを行なうリフレッシュ手段を具備し
たメモリ装置において、リフレッシュ動作を指示するリ
フレッシュ命令に従って前記リフレッシュ手段の動作周
期を無視して強制的にリフレッシュ動作を実行させ、前
記リフレッシュ動作を実行している間は前記リフレッシ
ュ命令に後続する処理を停止し、前記リフレッシュ動作
が終了したとき前記リフレッシュ命令に後続する処理を
継続させるようにして構成される。

【００１８】さらに、本発明の強制リフレッシュ装置
は、周期的にリフレッシュを必要とするメモリと、外部
からの信号によって起動し前記メモリをリフレッシュす
ると共にリフレッシュ終了時にはリフレッシュ終了信号
を送出するリフレッシュ制御回路と、前記メモリをリフ
レッシュする周期を計測し前記リフレッシュ制御回路を
起動させる時間計測回路と、リフレッシュ命令に従って
強制リフレッシュ信号を送出し前記リフレッシュ制御回
路を非周期のタイミングで起動させるリクエスト変換回
路と、前記強制リフレッシュ信号に従って前記メモリの
リフレッシュ状態を表示し前記リフレッシュ終了信号に
従って前記メモリの非リフレッシュ状態を表示するリフ
レッシュ状態指示回路とを備えて構成される。

【００１９】すなわち、メモリ素子のリフレッシュを強
制的に要求する命令を用意し、性能測定処理の直前にそ
の命令を発行し、リフレッシュ要求命令を強制リフレッ
シュ信号に変換し、メモリのリフレッシュを行うことに
より、短時間の性能測定の際にリフレッシュによる測定
誤差をなくすことができる。

【００２０】

【発明の実施の形態】次に、本発明について図面を参照
しながら説明する。

【００２１】図１は本発明の実施の一形態を示すブロッ
ク図である。同図において、本発明による強制リフレッ
シュ装置は、周期的にリフレッシュを必要とするＤＲＡ
Ｍ３と、外部からの信号によって起動し前記ＤＲＡＭを
リフレッシュすると共にリフレッシュ終了時にはリフレ
ッシュ終了信号１２を送出するリフレッシュ制御回路７
と、前記ＤＲＡＭをリフレッシュする周期を計測し前記
リフレッシュ制御回路７を起動させる時間計測回路８と
を含む主記憶部２と、リフレッシュ命令４に従って強制
リフレッシュ信号１１を送出し前記リフレッシュ制御回
路７を非同期のタイミングで起動させるリクエスト変換
回路５と、前記強制リフレッシュ信号１１に従って前記
ＤＲＡＭのリフレッシュ状態を表示し前記リフレッシュ
終了信号１２に従って前記ＤＲＡＭの非リフレッシュ状
態を表示するリフレッシュ状態指示回路６とを含む強制
リフレッシュ部１とを備えている。

【００２２】ここで、ＤＲＡＭ３はＮ秒にＭサイクルの
リフレッシュ動作が必要であるとする。

【００２３】リフレッシュ命令（以下、ＲＦＬ命令とい
う。）４は、性能測定開始の直前にソフトウェアによっ
て発生させる。ＲＦＬ命令４が発行されると、リクエス
ト変換回路５はそれを強制リフレッシュ信号１１に変換
し、主記憶部２内のリフレッシュ制御回路７にそれを送
出するとともに、リフレッシュ状態指示回路６にも送出
する。

【００２４】リフレッシュ状態指示回路６はリクエスト
変換回路５からの強制リフレッシュ信号を受けた時に状
態をＯＮにし、リフレッシュ制御回路７からリフレッシ
ュ終了信号１２を受け付けると状態をＯＦＦにするＤＲ
ＡＭ状態指示信号１５を送出する。そして、ＣＰＵはこ
のＤＲＡＭ状態指示信号１５によって、リフレッシュ状
態指示回路６をチェックし、状態がＯＮの場合はＲＦＬ
命令の後続のメモリアクセス命令の発行を抑止し、状態
がＯＦＦの場合は後続のメモリアクセス命令の発行を行
う。

【００２５】リフレッシュ制御回路７は、リクエスト変
換回路５より強制リフレッシュ信号１１を受け付けた場
合、あるいは時間計測回路８よりリフレッシュ要求１３
を受けた場合にＤＲＡＭ３のリフレッシュ動作を開始す
る。なお、リフレッシュ制御回路７は強制リフレッシュ
信号１１を受けてＤＲＡＭ３をリフレッシュする場合に
は時間計測回路８にリセット信号１４を送出する。

【００２６】時間計測回路８はリフレッシュ要求信号１
３を送出す時、及びリセット信号１４を受けた時に初期
状態（仮に、０とする。）にリセットした後カウントア
ップを開始し、カウント値がＬ（メモリ素子によって規
定されている。）になった時点でリフレッシュ要求信号
１３をリフレッシュ制御回路７に送出する。

【００２７】ここでは、時間計測回路８は０を初期状態
としカウントアップすると説明したが、初期状態をＬと
しカウントダウンを行い０になった時点でリフレッシュ
要求信号１３を送出するようにしてもよい。

【００２８】ＤＲＡＭ３はリフレッシュが終了するとリ
フレッシュ制御回路７に終了信号を送り、更に、リフレ
ッシュ制御回路７はリフレッシュ状態指示回路６にリフ
レッシュ終了信号１２を送出する。そしてリフレッシュ
状態指示回路６はリフレッシュ終了信号１２を受け取る
と、状態をＯＦＦにする。

【００２９】図２は上記の強制リフレッシュ装置の動作
を示すタイミングチャートである。同図において、タイ
ミングＲ１はリフレッシュ要求が発生しメモリのリフレ
ッシュを開始するタイミングであり、タイミングＲ２は
メモリのリフレッシュが終了するタイミングである。こ
こで、タイミングＲ１１は時間計測回路８が規定値にな
り、リフレッシュ要求信号１４をリフレッシュ制御回路
７に送出してＤＲＡＭ３のリフレッシュを開始するタイ
ミングである。タイミングＲ２１はＤＲＡＭ３のリフレ
ッシュが終了し、終了信号をリフレッシュ制御回路７へ
送出するタイミングである。

【００３０】なお、ＲＦＬ命令４が発行されない場合
は、ｎ秒後に次のリフレッシュ要求信号１３が発生し、
リフレッシュを開始する（タイミングＲ１）。ｎは、分
散リフレッシュ方式ではｎ＝Ｎ／Ｍ，集中リフレッシュ
方式ではｎ＝Ｎになる。

【００３１】性能測定開始の直前にソフトウェアによっ
てＲＦＬ命令４を発生させ、タイミング２Ｂでリクエス
ト変換回路５が強制リフレッシュ信号１１を送出する
と、リフレッシュ制御回路７によってＤＲＡＭ３がリフ
レッシュ動作を開始する（タイミングＲ１２）。この
時、リフレッシュ状態指示回路６の状態がＯＮになり、
性能測定処理を開始する際にリフレッシュ状態指示回路
６の状態をチェックすると、状態がＯＮであるので性能
測定処理は抑止される。そして、タイミング２ＢのＴｒ
秒後にＤＲＡＭ３のリフレッシュ動作が終了し（タイミ
ングＲ２２）、ＤＲＡＭ３はリフレッシュ終了信号１２
をリフレッシュ制御回路７を介してリフレッシュ状態指
示回路６に送出し、リフレッシュ状態指示回路６はリフ
レッシュ終了信号１２を受け取ると、状態をＯＦＦにす
る。

【００３２】抑止されていた性能測定処理は、リフレッ
シュ状態指示回路６がＯＦＦになると性能測定処理を開
始し（タイミング２Ａ）、Ｔ秒後のタイミング２Ｄで測
定を終了する。ＲＦＬ命令の発行によるリフレッシュ開
始（タイミングＲ１２）の際に、リフレッシュ制御回路
７は時間計測回路８にリセット信号１４を送り、時間計
測回路８を初期値（０）にセットしカウントアップを行
なう。そして、カウント値がｎになったらリフレッシュ
制御回路にリフレッシュ要求信号１３を送出し、ＤＲＡ
Ｍ３のリフレッシュを開始する。（タイミングＲ１３）
性能測定個所の実行時間Ｔが（ｎ−Ｔｒ）秒よりも短い
場合は、性能測定処理中にはリフレッシュ要求が発生し
ないので、性能測定箇所の実行時間（Ｔｐ）はＴ秒のま
まであり、正確な性能値を得ることができる。

【００３３】また、性能測定箇所の実行時間が（ｎ−Ｔ
ｒ）秒よりも大きい場合は、性能測定中にＤＲＡＭ３の
リフレッシュ要求が発生するが、実行時間Ｔがリフレッ
シュ時間Ｔｒより相対的に大きいので、リフレッシュ時
間は全体の実行時間Ｔからしてみると誤差程度になり、
性能への影響はほとんどないに等しくなる。

【００３４】

【発明の効果】以上、詳細に説明したように、本発明の
強制リフレッシュ装置は、周期的に再書き込みを行なう
リフレッシュ手段を具備したメモリ装置において、リフ
レッシュ動作を指示するリフレッシュ命令に従って前記
リフレッシュ手段の動作周期を無視して強制的にリフレ
ッシュ動作を実行させ、前記リフレッシュ動作を実行し
ている間は前記リフレッシュ命令に後続する処理を停止
し、前記リフレッシュ動作が終了したとき前記リフレッ
シュ命令に後続する処理を継続させるようにしている。
したがって、任意のタイミングでリフレッシュ命令を発
行して性能測定を行なうことにより、常に正確な性能を
測定することができるという効果がある。すなわち、極
く短時間にかかわる性能測定では、リフレッシュ時間を
含まずにリフレッシュ周期の間に処理時間を計測するこ
とができる。

【図面の簡単な説明】

【図１】本発明の実施の一形態を示すブロック図。

【図２】本発明の動作の例を示すタイミングチャート。

【図３】従来例の動作を示すタイミングチャート。

【符号の説明】

１強制リフレッシュ部２主記憶部３ＤＲＡＭ４リフレッシュ命令５リクエスト変換回路６リフレッシュ状態指示回路７リフレッシュ制御回路８時間計測回路１１強制リフレッシュ信号１２リフレッシュ終了信号

Claims

(57)【特許請求の範囲】

【請求項１】周期的に再書き込みを行なうリフレッシ
ュ手段を具備したメモリ装置において、リフレッシュ動作を起動するリフレッシュ命令をソフト
ウェアで発生させ、該リフレッシュ命令を入力し前記リ
フレッシュ手段を強制的に起動する強制リフレッシュ信
号を送出するリクエスト変換回路と、前記リクエスト変換回路に指示されて前記メモリ装置の
リフレッシュ状態を表示し前記リフレッシュ手段からの
リフレッシュ終了信号に従って前記メモリ装置の非リフ
レッシュ状態を表示するリフレッシュ状態指示回路とを
有することを特徴とする強制リフレッシュ装置。
【請求項２】周期的に再書き込みを行なうリフレッシ
ュ手段を具備したメモリ装置において、リフレッシュ動作を起動するリフレッシュ命令をソフト
ウェアで発生させ、該リフレッシュ命令に従って前記リ
フレッシュ手段の動作周期を無視して強制的にリフレッ
シュ動作を実行させ、前記リフレッシュ動作を実行して
いる間は前記リフレッシュ命令に後続する処理を停止
し、前記リフレッシュ動作が終了したとき前記リフレッ
シュ命令に後続する処理を継続させることを特徴とする
強制リフレッシュ装置。
【請求項３】周期的にリフレッシュを必要とするメモ
リと、外部からの信号によって起動し前記メモリをリフレッシ
ュすると共にリフレッシュ終了時にはリフレッシュ終了
信号を送出するリフレッシュ制御回路と、前記メモリをリフレッシュする周期を計測し前記リフレ
ッシュ制御回路を起動させる時間計測回路と、ソフトウェアで発生させるリフレッシュ命令に従って強
制リフレッシュ信号を送出し前記リフレッシュ制御回路
を非周期のタイミングで起動させるリクエスト変換回路
と、前記強制リフレッシュ信号に従って前記メモリのリ
フレッシュ状態を表示し前記リフレッシュ終了信号に従
って前記メモリの非リフレッシュ状態を表示するリフレ
ッシュ状態指示回路とを備えることを特徴とする強制リ
フレッシュ装置。