JP2868361B2 - メモリリフレッシュ方式 - Google Patents
メモリリフレッシュ方式Info
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- JP2868361B2 JP2868361B2 JP4095766A JP9576692A JP2868361B2 JP 2868361 B2 JP2868361 B2 JP 2868361B2 JP 4095766 A JP4095766 A JP 4095766A JP 9576692 A JP9576692 A JP 9576692A JP 2868361 B2 JP2868361 B2 JP 2868361B2
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- Japan
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- refresh
- dynamic memory
- cycle
- signal
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Description
【０００１】
【産業上の利用分野】本発明は、ダイナミックメモリ
（Ｄ−ＲＡＭ）リフレッシュ方式に関し、特に、Ｉ／Ｏ
サイクルリフレッシュ機能を加えたページモードを有す
るメモリリフレッシュ方式に関する。
（Ｄ−ＲＡＭ）リフレッシュ方式に関し、特に、Ｉ／Ｏ
サイクルリフレッシュ機能を加えたページモードを有す
るメモリリフレッシュ方式に関する。
【０００２】
【従来の技術】従来のダイナミックメモリのリフレッシ
ュ方式は、一定間隔ごとに信号を出力するリフレッシュ
カウンタにより、リフレッシュ時間であることがＣＢＲ
（ＣＡＳ ＢＥＦＯＲＥ ＲＡＳ）生成回路５に伝えら
れると、必ずリフレッシュ動作が実行される。
ュ方式は、一定間隔ごとに信号を出力するリフレッシュ
カウンタにより、リフレッシュ時間であることがＣＢＲ
（ＣＡＳ ＢＥＦＯＲＥ ＲＡＳ）生成回路５に伝えら
れると、必ずリフレッシュ動作が実行される。
【０００３】
【発明が解決しようとする課題】上述した従来のメモリ
リフレッシュ方式では、リフレッシュサイクルが無条件
にメモリサイクル中に挿入される場合があり、特にペー
ジ動作を有するダイナミックメモリに関してはページ動
作中にリフレッシュ時間となると、ページ動作を終了さ
せリフレッシュを実行する必要があるのでメモリのアク
セス時間が増え、リフレッシュ動作の効率が下がるとい
う問題点がある。
リフレッシュ方式では、リフレッシュサイクルが無条件
にメモリサイクル中に挿入される場合があり、特にペー
ジ動作を有するダイナミックメモリに関してはページ動
作中にリフレッシュ時間となると、ページ動作を終了さ
せリフレッシュを実行する必要があるのでメモリのアク
セス時間が増え、リフレッシュ動作の効率が下がるとい
う問題点がある。
【０００４】
【課題を解決するための手段】本発明は、一定間隔ごと
に信号を出力するリフレッシュカウンタと、リフレッシ
ュの提供を行うリフレッシュサービスレジスタと、リフ
レッシュの許可を行うリフレッシュイネーブルレジスタ
と、リフレッシュの時間を知らせるリフレッシュタイミ
ングレジスタとを有するダイナミックメモリのＣＢＲリ
フレッシュ回路において、ＣＰＵが入出力部に対してＩ
Ｏサイクルを挿入し実行したことを示すＩ／Ｏサイクル
フラグと、ダイナミックメモリがページ動作中であるこ
とを示すページ動作フラグを有し、前記ＣＰＵが前記入
出力制御部に対してアクセス中に前記ダイナミックメモ
リに対してリフレッシュを行う手段を有し、前期ダイナ
ミックメモリがページ動作を行っていない間に前記ＣＰ
Ｕが前期入出力部に対してＩＯサイクルを挿入し実行し
た時に前記ダイナミックメモリに対してリフレッシュを
行い、前期ダイナミックメモリがページ動作を行ってい
る間に、ＣＰＵが前期入出力部に対してＩＯサイクルを
挿入し実行した時に、前記ダイナミックメモリに対して
リフレッシュを行うことを禁止する、ことを特徴とする
ものである。
に信号を出力するリフレッシュカウンタと、リフレッシ
ュの提供を行うリフレッシュサービスレジスタと、リフ
レッシュの許可を行うリフレッシュイネーブルレジスタ
と、リフレッシュの時間を知らせるリフレッシュタイミ
ングレジスタとを有するダイナミックメモリのＣＢＲリ
フレッシュ回路において、ＣＰＵが入出力部に対してＩ
Ｏサイクルを挿入し実行したことを示すＩ／Ｏサイクル
フラグと、ダイナミックメモリがページ動作中であるこ
とを示すページ動作フラグを有し、前記ＣＰＵが前記入
出力制御部に対してアクセス中に前記ダイナミックメモ
リに対してリフレッシュを行う手段を有し、前期ダイナ
ミックメモリがページ動作を行っていない間に前記ＣＰ
Ｕが前期入出力部に対してＩＯサイクルを挿入し実行し
た時に前記ダイナミックメモリに対してリフレッシュを
行い、前期ダイナミックメモリがページ動作を行ってい
る間に、ＣＰＵが前期入出力部に対してＩＯサイクルを
挿入し実行した時に、前記ダイナミックメモリに対して
リフレッシュを行うことを禁止する、ことを特徴とする
ものである。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例のブロック図であ
る。リフレッシュカウンタ１は１５μＳごとにパルスを
発生しＡＮＤ−ＯＲ回路６を経てリフレッシュタイミン
グレジスタ２へ送られる。またリフレッシュイネーブル
レジスタ３は、リフレッシュサービス信号１２がアクテ
ィブになることでリセットされ、リフレッシュタイミン
グ信号１０がアクティブからインアクティブになること
により反転する。ここにおいてリフレッシュサービスレ
ジスタ４は２段のＡＮＤ−ＯＲ回路６の条件によりセッ
トされ、リフレッシュサービス信号１２がアクティブに
なるとＣＢＲ生成回路５によりＣＢＲリフレッシュサイ
クルが実行される。そしてＣＢＲリフレッシュの実行が
終了するとリフレッシュサービス信号１２がインアクテ
ィブとなる。一方リフレッシュサービス信号１２がアク
ティブとなる条件としては、リフレッシュイネーブル信
号１１がアクティブである時、次の２通りがある。リフ
レッシュタイミング信号１０がアクティブである時、お
よびＩ／Ｏサイクルフラグ９が立っているいる時でか
つ、ページ動作フラグ７が立っていない時となる。リフ
レッシュタイミングレジスタ２およびリフレッシュサー
ビスレジスタ４およびＣＢＲ生成回路５はすべて基本ク
ロック８にて同期化することにより同時動作が発生を抑
えている。
る。リフレッシュカウンタ１は１５μＳごとにパルスを
発生しＡＮＤ−ＯＲ回路６を経てリフレッシュタイミン
グレジスタ２へ送られる。またリフレッシュイネーブル
レジスタ３は、リフレッシュサービス信号１２がアクテ
ィブになることでリセットされ、リフレッシュタイミン
グ信号１０がアクティブからインアクティブになること
により反転する。ここにおいてリフレッシュサービスレ
ジスタ４は２段のＡＮＤ−ＯＲ回路６の条件によりセッ
トされ、リフレッシュサービス信号１２がアクティブに
なるとＣＢＲ生成回路５によりＣＢＲリフレッシュサイ
クルが実行される。そしてＣＢＲリフレッシュの実行が
終了するとリフレッシュサービス信号１２がインアクテ
ィブとなる。一方リフレッシュサービス信号１２がアク
ティブとなる条件としては、リフレッシュイネーブル信
号１１がアクティブである時、次の２通りがある。リフ
レッシュタイミング信号１０がアクティブである時、お
よびＩ／Ｏサイクルフラグ９が立っているいる時でか
つ、ページ動作フラグ７が立っていない時となる。リフ
レッシュタイミングレジスタ２およびリフレッシュサー
ビスレジスタ４およびＣＢＲ生成回路５はすべて基本ク
ロック８にて同期化することにより同時動作が発生を抑
えている。
【０００７】次に、図２は、図１の基本的なタイミング
チャートであり、リフレッシュタイミング信号１０，リ
フレッシュイネーブル信号１１，リフレッシュサービス
信号１２の相互作用を順に説明する。リフレッシュイネ
ーブル信号１１がアクティブである時、ＣＰＵが入出力
制御部に対してアクセス中にダイナミックメモリに対し
てリフレッシュを行うＩ／Ｏサイクルスチールリフレッ
シュサイクルが発生（Ｚ）するとリフレッシュサービス
信号１２はアクティブとなりリフレッシュイネーブル信
号１１はインアクティブ（ａ）となる。ここにおいてリ
フレッシュタイミング信号１０はアクティブ（ｂ）とな
っても前にＩ／Ｏサイクルスチールリフレッシュサイク
ルによりリフレッシュイネーブル信号１１はインアクテ
ィブとなっているためすぐにインアクティブ（ｃ）とな
り、余分なリフレッシュサイクルが発生しない。リフレ
ッシュタイミング信号１０がアクティブからインアクテ
ィブとなることでリフレッシュイネーブル信号１１がア
クティブ（ｄ）となり、やがて再びリフレッシュタイミ
ング信号１０がアクティブ（ｂ’）となると、今度はリ
フレッシュサービス信号１２がアクティブ（ｅ）となり
リフレッシュサイクルが実行される。前回のリフレッシ
ュサイクル時と同様にしてリフレッシュイネーブル信号
１１はインアクティブ（ｆ）となる。一方リフレッシュ
タイミング信号１０はリフレッシュサービス信号１２が
インアクティブとなることによりインアクティブ（ｇ）
となる。これにより前回と同様にしてリフレッシュイネ
ーブル信号１１はアクティブとなり、初期の状態に戻
る。
チャートであり、リフレッシュタイミング信号１０，リ
フレッシュイネーブル信号１１，リフレッシュサービス
信号１２の相互作用を順に説明する。リフレッシュイネ
ーブル信号１１がアクティブである時、ＣＰＵが入出力
制御部に対してアクセス中にダイナミックメモリに対し
てリフレッシュを行うＩ／Ｏサイクルスチールリフレッ
シュサイクルが発生（Ｚ）するとリフレッシュサービス
信号１２はアクティブとなりリフレッシュイネーブル信
号１１はインアクティブ（ａ）となる。ここにおいてリ
フレッシュタイミング信号１０はアクティブ（ｂ）とな
っても前にＩ／Ｏサイクルスチールリフレッシュサイク
ルによりリフレッシュイネーブル信号１１はインアクテ
ィブとなっているためすぐにインアクティブ（ｃ）とな
り、余分なリフレッシュサイクルが発生しない。リフレ
ッシュタイミング信号１０がアクティブからインアクテ
ィブとなることでリフレッシュイネーブル信号１１がア
クティブ（ｄ）となり、やがて再びリフレッシュタイミ
ング信号１０がアクティブ（ｂ’）となると、今度はリ
フレッシュサービス信号１２がアクティブ（ｅ）となり
リフレッシュサイクルが実行される。前回のリフレッシ
ュサイクル時と同様にしてリフレッシュイネーブル信号
１１はインアクティブ（ｆ）となる。一方リフレッシュ
タイミング信号１０はリフレッシュサービス信号１２が
インアクティブとなることによりインアクティブ（ｇ）
となる。これにより前回と同様にしてリフレッシュイネ
ーブル信号１１はアクティブとなり、初期の状態に戻
る。
【０００８】
【発明の効果】以上説明したように、本発明は、ＣＰＵ
が入出力制御部に対してアクセス中にダイナミックメモ
リに対してリフレッシュを行うＩ／Ｏサイクルスチール
リフレッシュの機能を無駄なく利用することにより、ダ
イナミックメモリのリフレッシュの効率を最大限に上げ
る効果を奏する。また、ページ動作を有するダイナミッ
クメモリに対してはページ動作中のＩ／Ｏサイクルスチ
ールリフレッシュを禁止することにより、ページ動作の
長所を引き出しリフレッシュサイクルに利用される時間
を最小限にする効果を奏する。
が入出力制御部に対してアクセス中にダイナミックメモ
リに対してリフレッシュを行うＩ／Ｏサイクルスチール
リフレッシュの機能を無駄なく利用することにより、ダ
イナミックメモリのリフレッシュの効率を最大限に上げ
る効果を奏する。また、ページ動作を有するダイナミッ
クメモリに対してはページ動作中のＩ／Ｏサイクルスチ
ールリフレッシュを禁止することにより、ページ動作の
長所を引き出しリフレッシュサイクルに利用される時間
を最小限にする効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック図である。
【図２】図１の実施例の動作を示すタイミング図であ
る。
る。
１ リフレッシュカウンタ ２ リフレッシュタイミングレジスタ ３ リフレッシュイネーブルレジスタ ４ リフレッシュサービスレジスタ ５ ＣＢＲ生成回路 ６ ＡＮＤ−ＯＲ回路 ７ ページ動作フラグ ８ 基本クロック ９ Ｉ／Ｏサイクルフラグ １０ リフレッシュタイミング信号 １１ リフレッシュイネーブル信号 １２ リフレッシュサービス信号
Claims (1)
- 【請求項１】 一定間隔ごとに信号を出力するリフレッ
シュカウンタと、リフレッシュの提供を行うリフレッシ
ュサービスレジスタと、リフレッシュの許可を行うリフ
レッシュイネーブルレジスタと、リフレッシュの時間を
知らせるリフレッシュタイミングレジスタとを有するダ
イナミックメモリのＣＢＲリフレッシュ回路において、ＣＰＵが入出力部に対してＩＯサイクルを挿入し実行し
た ことを示すＩ／Ｏサイクルフラグと、ダイナミックメ
モリがページ動作中であることを示すページ動作フラグ
を有し、前記ＣＰＵが前記入出力制御部に対してアクセ
ス中に前記ダイナミックメモリに対してリフレッシュを
行う手段を有し、前期ダイナミックメモリがページ動作を行っていない間
に前記ＣＰＵが前期入出力部に対してＩＯサイクルを挿
入し実行した時に前記ダイナミックメモリに対してリフ
レッシュを行い、 前期ダイナミックメモリがページ動作を行っている間
に、ＣＰＵが前期入出力部に対してＩＯサイクルを挿入
し実行した時に、前記ダイナミックメモリに対してリフ
レッシュを行うことを禁止する、ことを特徴とするメモ
リリフレッシュ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4095766A JP2868361B2 (ja) | 1992-04-16 | 1992-04-16 | メモリリフレッシュ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4095766A JP2868361B2 (ja) | 1992-04-16 | 1992-04-16 | メモリリフレッシュ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05298881A JPH05298881A (ja) | 1993-11-12 |
| JP2868361B2 true JP2868361B2 (ja) | 1999-03-10 |
Family
ID=14146613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4095766A Expired - Fee Related JP2868361B2 (ja) | 1992-04-16 | 1992-04-16 | メモリリフレッシュ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2868361B2 (ja) |
-
1992
- 1992-04-16 JP JP4095766A patent/JP2868361B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05298881A (ja) | 1993-11-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981117 |
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