JPH03144747A - メモリコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、複数のダイナミックＲＡＭから構成される
メモリブロックを制御するメモリコントローラに係り、
特にダイナミックＲＡＭのリフレッシュ動作を制御する
メモリコントローラに関するものである。

〔従来の技術〕

従来、複数のダイナミックＲＡＭ　（ＤＲＡＭ）から構
成されるメモリブロックＭＢＯ〜ＭＢＮ（第３図参照）
を制御するコントローラは、例えば第４図に示すような
構成となっている。

第４図は従来のメモリコントローラの構成を説明するブ
ロック図であり、１はアドレスデコーダで、外部から人
力されたアドレスがメモリブロックＭＢＯ−ＭＢＮ内で
あるかどうかを検出する。

２はアービタ（調停回路）で、リフレッシュタイミング
発生器５より一定時間間隔毎に送出（ＤＲＡＭをリフレ
ッシュするために送出される）されるリフレッシュ要求
信号とメモリアクセス要求信号（アドレスデコーダ１よ
り送出される）が同時に発生した場合に、ＤＲＡＭのリ
フレッシュを優先させるように各要求信号の調停を行う
。３はタイ主ング発生回路で、アービタ２によるアービ
トレーション結果とリード／ライト信号Ｃ基づいてＤＲ
ＡＭをコントロールするための信号（ローアドレススト
ローブ信号（ＲＡＳ）、ライトイネーブル信号（ＷＥ）
、　アウトプットイネーブル信号（ＯＥ）等）を発生す
る。４はカラムアドレスストローブセレクタで、メモリ
ブロックＭＢＯ〜ＭＢＮの各ＤＲＡＭを選択するための
カラムアドレスストローブ信号（ＣＡＳ　（ＣＡＳＯ〜
ＣＡＳＮ））をメモリブロックＭＢＯ〜ＭＢＮに出力す
る。

しかしながら、上記従来例ではメモリブロックＭＢＯ−
ＭＢＮの中のあるメモリブロックにアクセスした場合、
ローアドレスストローブ信号線は各メモリブロックに共
通結線され、すべてのＤＲＡＭに対してローアドレスス
トローブ信号ＲＡＳが発生し、カラムアドレスストロー
ブ信号ＣＡＳによって特定のメモリブロックを選択して
、そのカラムアドレスストローブ信号ＣＡＳによって選
択されたメモリブロックのみへのアクセスが行えるが、
他のメモリブロックに対してはカラムアドレスストロー
ブ信号ＣＡＳは発生しないが、常にローアドレスストロ
ーブ信号ＲＡＳが発生するといった制御が実行されてい
る。

ところで、ＤＲＡＭの動作モードには、通常のリード動
作、ライト動作およびリフレッシュ動作が最低限用意さ
れているが、リフレッシュ動作モード中に次の２つの代
表的な動作モードも用意されている場合が多い。

第５図は従来のＤＲＡＭにおける第１のリフレッシュ動
作モードを説明するタイくングチャートであり、第３図
、第４図と同一のものには同一の符号を付しである。

第６図は従来のＤＲＡＭにおける第２のリフレッシュ動
作モードを説明するタイミングチャートであり、第３図
、第４図と同一のものには同一の符号を付しである。

これらの図において、特に第５図に示したリフレッシュ
モードは、ＣＡＳビフォアＲＡＳリフレッシュサイクル
処理を示し、第６図に示したリフレッシュモードは、Ｒ
ＡＳオンリリフレッシュサイクル処理を示す。

このうち、ＲＡＳオンリリフレッシュサイクル処理にお
いては、リフレッシュはローアドレスストローブ信号の
みをアクティブにし、その際、リフレッシュアドレスを
発生するためのリフレッシュアドレスカウンタが必要と
なるが、ＣＡＳビフォアＲＡＳリフレッシュサイクル処
工里においては、ローアドレスストローブ信号およびカ
ラムアドレスストローブ信号をともにアクティブにする
のみで、リフレッシュアドレスカウンタが不要となる。

このように、ＤＲＡＭに関するリフレッシュ処理には、
大別してＲＡＳオンリリフレッシュサイクル、ＣＡＳビ
フォアＲＡＳリフレッシュサイクルがある。

〔発明が解決しようとする課題〕

このように、従来のメモリコントローラが複数のＤＲＡ
Ｍから構成されるメモリブロックＭＢＯ〜ＭＢＮのある
特定のメモリをアクセスする際、他のアクセス対象外の
メモリブロックに対してはＲＡＳオンリリフレッシュ動
作が行われてしまうこととなる。

このため、従来ある決められた間隔でリフレッシュ信号
を発生させてリフレッシュ動作を行う以外にメモリブロ
ックに対して余分なリフレッシュ動作を強いる結果とな
り、余分な電流が消費され、システム電流かの電源に対
して負荷を増大させてしまうという問題点があった。

また、通常のアクセスとリフレッシュ動作が同時に要求
された場合、リフレッシュを優先させなければならない
ため、通常のアクセスが待たされ、メモ１ノアクセス効
率が低下するといった問題点があった。

この発明は、上記の問題点を解決するためになされたも
ので、複数のメモリブロックのある特定のメモリブロク
への通常アクセス有無を検出して、特定のメモリブロッ
クへの通常アクセスと残る他のメモリブロックへのリフ
レッシュを決定するカラムアドレスストローブ信号を選
択して各メモリブロックに同時に送出することにより、
メモリブロックへの通常アクセス処理を各メモリブロッ
クのリフレッシュよりも優先的に実行できるメモリコン
トローラを得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るメモリコントローラは、アドレスデコー
ダによる特定のメモリブロック選択処理に並行してアド
レスバス上のアドレス情報から非選択メモリブロックを
検出して各非選択メモリブロックに対してはリフレッシ
ュサイクルとなり、アドレスデコーダにより選択された
特定のメモリブロックに対しては通常アクセスサイクル
となるアクセス制御信号を各メモリブロックに対して同
時出力する第１のアクセス制御手段を設けたものである
。

また、特定メモリブロックへの通常アクセスサイクル起
動に基づいて各メモリブロックへのリフレッシュタイミ
ングを検出して内部リフレッシュ要求信号を発生するリ
フレッシュ要求信号発生手段と、このリフレッシュ要求
信号発生手段により発生された内部リフレッシュ要求信
号の出力タイミングと外部からの各メモリブロックへの
通常アクセスサイクル要求発生タイ主ングとの競合状態
を監視して外部からの各メモリブロックへの通常アクセ
スサイクルを優先実行する第２のアクセス制御手段とを
設けたものである。

〔作用〕

この発明においては、第１のアクセス制御手段がアドレ
スデコーダによる特定のメモリブロック選択処理に並行
してアドレスバス上のアドレス情報から非選択メモリブ
ロックを検出して各非選択メモリブロックに対してはリ
フレッシュサイクルとなり、アドレスデコーダにより選
択された特定のメモリブロックに対しては通常アクセス
サイクルとなるアクセス制御信号を各メモリブロックに
対して同時出力し、全メモリブロックを１回アクセスす
る際にリフレッシュサイクルと通常アクセスサイクルを
並行して実行することを可能とする。

また、リフレッシュ要求信号発生手段により特定メモリ
ブロックへの通常アクセスサイクル起動に基づいて各メ
モリブロックへのリフレッシュタイミングを検出して内
部リフレッシュ要求信号が発生されると、第２のアクセ
ス制御手段が発生された内部リフレッシュ要求信号の出
力タイミングと外部からの各メモリブロックへの通常ア
クセスサイクル要求発生タイミングとの競合状態を監視
して外部からの各メモリブロックへの通常アクセスサイ
クルを優先実行し、常に通常アクセスサイクルを優先的
に実行しても必ずリフレッシュ対象となる各メモリブロ
ックのリフレッシュを実行することを可能とする。

〔実施例〕

第１図はこの発明の一実施例を示すメモリコントローラ
の構成を説明するブロック図であり、第４図と同一のも
のには同じ符号を付しである。

図において、４ａはこの発明に係る第１のアクセス制御
手段として機能するカラムアドレスストローブ信号セレ
クタで、アドレスデコーダ１による特定のメモリブロッ
ク選択処理に並行してアドレスバス上のアドレス情報か
ら非選択メモリブロックを検出して各非選択メモリブロ
ックに対してはリフレッシュサイクルとなり、アドレス
デコーダ１により選択された特定のメモリブロックに対
しては通常アクセスサイクルとなるアクセス制御信号（
この実施例ではカラムアドレスストローブ信号ＣＡＳの
うち、アドレス指定された特定のメモリブロックに対し
てはカラムアドレスストローブ信号ＣＡＳＩ　（１＝Ｏ
−Ｎ）を通常のメモリリード／ライト用のタイミングで
発生し、リフレッシュ対象となる各メモリブロックに対
してはカラムアドレスストローブ信号ＣＡＳＩをＣＡＳ
ビフォアＲＡＳリフレッシュサイクルのタイミングでカ
ラムアドレスストローブ信号ＣＡＳ）を同時出力する。

２５はこの発明に係るメモリコントローラにおけるリフ
レッシュ要求信号発生手段として機能するリフレッシュ
間隔検出カウンタで、アービタ２から出力されるＣＰＵ
アクセスタイミング発生要求信号９の出力に基づいてＤ
ＲＡＭに設定された所定のリフレッシュ間隔を検出し、
所定タイミングでリフレッシュ要求信号８をアービタ２
（この実施例における第２のアクセス制御手段）に出力
する。

６は通常アクセス時のＣＡＳタイミング信号で、タイミ
ング発生回路３よりカラムアドレスストローブ信号セレ
クタ４ａに送出される。７はＣＡＳビフォアＲＡＳリフ
レッシュ時のＣＡＳタイミング信号で、タイミング発生
回路３よりカラムアドレスストローブ信号セレクタ４ａ
に送出される。

具体的には、第１のアクセス制御手段となるカラムアド
レスストローブ信号セレクタ４ａがアドレスデコーダ１
による特定のメモリブロック選択処理に並行してアドレ
スバスＡＤ上のアドレス情報から非選択メモリブロック
を検出して各非選択メモリブロックに対してはリフレッ
シュサイクルとなり、アドレスデコーダにより選択され
た特定のメモリブロックに対しては通常アクセスサイク
ルとなるアクセス制御信号（ｎビットのカラムアドレス
ストローブ信号ＣＡＳＩ　（１＝Ｏ〜Ｎ））を各メモリ
ブロックに対して同時出力し、全メモリブロックＭＢＯ
−ＭＢＮを１回アクセスする際にリフレッシュサイクル
と通常アクセスサイクルを並行して実行する。

また、リフレッシュ要求信号発生手段となるリフレッシ
ュ間隔検出カウンタ２５により特定メモリブロックへの
通常アクセスサイクル起動に基づいて各メモリブロック
へのリフレッシュタイミングを検出して内部リフレッシ
ュ要求信号８が発生されると、第２のアクセス制御手段
としても機能するアービタ２が発生された内部リフレッ
シュ要求信号８の出力タイミングと外部からの各メモリ
ブロックへの通常アクセスサイクル要求発生タイ主ング
との競合状態を監視して外部からの各メモリブロックへ
の通常アクセスサイクルを優先実行し、常に通常アクセ
スサイクルを優先的に実行しても必ずリフレッシュ対象
となる各メモリブロックのリフレッシュを実行する。な
お、１ａはアドレス、５ａはオアゲート、１０はリフレ
ッシュタイミング要求信号、１１はリフレッシュ間隔検
出カウンタクリア信号である。

次に第２図を参照しながらこの発明に係るメモリアクセ
ス処理動作について説明する。

第２図はこの発明に係るメモリアクセス処理手順の一例
を説明するフローチャートである。なお、（１）〜（６
）は各ステップを示す。

先ず、ＤＲＡＭのリフレッシュが必要な場合は、ＤＲＡ
Ｍに化けてはならないデータが書き込まれた以降のこの
フローが開始され、複数のＤＲＡＭで構成されるメモリ
ブロックＭＢＯ〜ＭＢＮの中の特定のメモリブロックが
アクセスされると（１）、タイミング発生回路３はロー
アドレスストローブ信号ＲＡＳ、　　リード／ライト信
号によりアウトプットイネーブル信号ＯＥ、ライトイネ
ーブル信号ＷＥをメモリブロックに対して発生し、通常
のアクセスタイミングでのＣＡＳタイミング信号６およ
びＣＡＳビフォアＲＡＳリフレッシュ動作におけるＣＡ
Ｓタイミング信号７をカラムアドレスストローブ信号セ
レクタ４ａに送出する。これに呼応してカラムアドレス
ストローブ信号セレクタ４ａは、アドレスデコーダ１に
よる特定のメモリブロック選択処理に並行してアドレス
バスＡＤ上のアドレス情報から非選択メモリブロックを
検出して各非選択メモリブロックに対してはリフレッシ
ュサイクルとなり、アドレスデコーダ１により選択され
た特定のメモリブロックに対しては通常アクセスサイク
ルとなるアクセス制御信号（この実施例ではカラムアド
レスストローブ信号ＣＡＳのうち、アドレス指定された
特定のメモリブロックに対してはカラムアドレスストロ
ーブ信号ＣＡＳＩ　（Ｉ＝Ｏ−Ｎ）を通常のメモリリー
ド／ライト用のタイミングで発生し、リフレッシュ対象
となる各メモリブロックに対してカラムアドレスストロ
ーブ信号ＣＡＳＩをＣＡＳビフォアＲＡＳリフレッシュ
サイクルのタイミングでカラムアドレスストローブ信号
ＣＡＳ）を同時出力する。

これにより、外部から選択されたメモリブロックに対し
てはデータ転送が行われ、その他のメモリブロックには
ＣＡＳビフォアＲＡＳリフレッシュ動作を行う。

次いで、リフレッシュ間隔検出カウンタ２５がカウント
処理を開始しく２）、リフレッシュ間隔以内に外部から
メモリブロックＭＢＯ−ＭＢＮに対してメモリアクセス
要求がなされたかどうかを判断しく３）　　ＹＥＳなら
ばステップ（１）に戻り、Ｎｏならばリフレッシュ要求
信号８をアービタ２に対して出力する（４）。

次いで、アービタ２はリフレッシュ要求信号８とＣＰＵ
からのメモリアクセスが競合して発生したかどうかを判
断しく５）　　　Ｎｏならばタミング発生回路３はロー
アドレスストローブ信号ＲＡＳをメモリブロックＭＢＯ
〜ＭＢＮに対して出力するとともに、ＣＡＳビフォアＲ
ＡＳリフレッシュタミングを決定するＣＡＳタイミング
信号７をカラムアドレスストローブ信号セレクタ４ａに
出力する。これに呼応してカラムアドレスストローブ信
号セレクタ４ａがすべてのメモリブロックＭＢＯ〜ＭＢ
Ｎをリフレッシュするためのカラムアドレスストローブ
信号ＣＡＳ　（ＣＡＳＩ　（Ｉ＝Ｏ〜Ｎ）をアクティブ
とするリフレッシュ動作を開始しく６）、ステップ（２
）に戻る。

これにより、規定されたリフレッシュタイミングが発生
するまでにメモリブロックＭＢＯ〜ＭＢＮに対するメモ
リアクセスが発生した場合には、特定のメモリブロック
に対するメモリアクセスと残るメモリブロックのリフレ
ッシュサイクルとを並行処理し、さらにＣＰＵからのメ
モリアクセスと内部リフレッシュ要求が競合した場合に
は、全メモリブロックへのリフレッシュ要求よりも特定
メモリブロックへのメモリアクセスを優先しながら他の
メモリブロックをリフレッシュすることが可能となる。

〔発明の効果〕

以上説明したように、この発明はアドレスデコーダによ
る特定のメモリブロック選択処理に並行してアドレスバ
ス上のアドレス情報から非選択メモリブロックを検出し
て各非選択メモリブロックに対してはリフレッシュサイ
クルとなり、アドレスデコーダにより選択された特定の
メモリブロックに対しては通常アクセスサイクルとなる
アクセス制御信号を各メモリブロックに対して同時出力
する第１のアクセス制御手段を設けたので、所定のリフ
レッシュタイミング発生時において、特定のメモリブロ
ックへのメモリアクセスサイクルと残るメモリブロック
へのリフレッシュサイクルとを並行して実行することが
できる。

また、特定メモリブロックへの通常アクセスサイクル起
動に基づいて各メモリブロックへのリフレッシュタイミ
ングを検出して内部リフレッシュ要求信号を発生するリ
フレッシュ要求信号発生手段と、このリフレッシュ要求
信号発生手段により発生された内部リフレッシュ要求信
号の出力タイミングと外部からの各メモリブロックへの
通常アクセスサイクル要求発生タイミングとの競合状態
を監視して外部からの各メモリブロックへの通常アクセ
スサイクルを優先実行する第２のアクセス制御手段とを
設けたので、各メモリブロックへの通常アクセスサイク
ル要求発生タイミングとが競合しても、常に特定のメモ
リブロックへのメモリアクセスを優先させながら確実に
他のメモリブロックへのリフレッシュを実行できる。従
って、全メモリブロックに対する余分なリフレッシュサ
イクルがなくなり、システム電源に対して負荷を軽減で
きる。また、余分なリフレッシュサイクルがなくなるた
め、複数のダイナ主ツタランダムアクセスメモリからな
るメモリブロックに対するメモリアクセス待機といった
事態が回避され、効率よくメモリアクセスをコントロー
ルできる等の優れた効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すメモリコントローラ
の構成を説明するブロック図、第２図はこの発明に係る
メモリアクセス処理手順の一例を説明するフローチャー
ト、第３図はメモリブロックの構造を説明する模式図、
第４図は従来のメモリコントローラの構成を説明するブ
ロック図、第５図は従来のＤＲＡＭにおける第１のリフ
レッシュ動作モードを説明するタイミングチャート、第
６図は従来のＤＲＡＭにおける第２のリフレッシュ動作
モードを説明するタイミングチャートである。 図中、１はアドレスデコーダ、２はアービタ、３はタイ
ミング発生回路、４ａはカラムアドレスストローブ信号
セレクタ、２５はリフレッシュ間隔検出カウンタ、ＭＢ
ＯＮＭＢＮはメモリブロックである。 第 図 サ”−夕 −ｊ″ニタ 第 図 第 図

Claims (2)

【特許請求の範囲】
1. （１）アドレスバス上のアドレス情報を解析して複数の
   ダイナミックランダムアクセスメモリからなる特定のメ
   モリブロックを選択するアドレスデコーダを有し、この
   アドレスデコーダに選択されたメモリブロックへのアク
   セスと各メモリブロックのリフレッシュアクセスとを調
   停しながら複数のダイナミックランダムアクセスメモリ
   へのメモリアクセスを制御するメモリコントローラにお
   いて、前記アドレスデコーダによる特定のメモリブロッ
   ク選択処理に並行して前記アドレスバス上のアドレス情
   報から非選択メモリブロックを検出して各非選択メモリ
   ブロックに対してはリフレッシュサイクルとなり、前記
   アドレスデコーダにより選択された特定のメモリブロッ
   クに対しては通常アクセスサイクルとなるアクセス制御
   信号を各メモリブロックに対して同時出力する第１のア
   クセス制御手段を具備したことを特徴とするメモリコン
   トローラ。
2. （２）特定メモリブロックへの通常アクセスサイクル起
   動に基づいて各メモリブロックへのリフレッシュタイミ
   ングを検出して内部リフレッシュ要求信号を発生するリ
   フレッシュ要求信号発生手段と、このリフレッシュ要求
   信号発生手段により発生された内部リフレッシュ要求信
   号の出力タイミングと外部からの前記各メモリブロック
   への通常アクセスサイクル要求発生タイミングとの競合
   状態を監視して前記外部からの前記各メモリブロックへ
   の通常アクセスサイクルを優先実行する第２のアクセス
   制御手段とを具備したことを特徴とする請求項（１）に
   記載のメモリコントローラ。