JPH0668671A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH0668671A JPH0668671A JP4218956A JP21895692A JPH0668671A JP H0668671 A JPH0668671 A JP H0668671A JP 4218956 A JP4218956 A JP 4218956A JP 21895692 A JP21895692 A JP 21895692A JP H0668671 A JPH0668671 A JP H0668671A
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- JP
- Japan
- Prior art keywords
- memory
- bank
- refresh
- cpu
- refreshing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 ＣＰＵのプログラムメモリ（ＤＲＡＭ）から
の命令読み出しをリフレッシュ動作による遅延無しに高
速読み出しを行う。 【構成】 連続するメモリアドレスで構成される複数メ
モリバンクと、前記各メモリバンクに読み出し制御信号
を出力するメモリコントローラと、任意のメモリバンク
から次のメモリバンクへのアクセス要求発生時間、また
は、最大リフレッシュ周期のいずれか早い方で、アクセ
ス要求外の全メモリバンクをリフレッシュするリフレッ
シュコントローラとを有することを特徴とするメモリ装
置。 【効果】 プログラムメモリ（ＤＲＡＭ）からの命令読
み出し時に、リフレッシュ動作との競合によるＣＰＵア
クセスの遅延無しに高速読み出し可能である。
の命令読み出しをリフレッシュ動作による遅延無しに高
速読み出しを行う。 【構成】 連続するメモリアドレスで構成される複数メ
モリバンクと、前記各メモリバンクに読み出し制御信号
を出力するメモリコントローラと、任意のメモリバンク
から次のメモリバンクへのアクセス要求発生時間、また
は、最大リフレッシュ周期のいずれか早い方で、アクセ
ス要求外の全メモリバンクをリフレッシュするリフレッ
シュコントローラとを有することを特徴とするメモリ装
置。 【効果】 プログラムメモリ（ＤＲＡＭ）からの命令読
み出し時に、リフレッシュ動作との競合によるＣＰＵア
クセスの遅延無しに高速読み出し可能である。
Description
【０００１】
【産業上の利用分野】本発明は、ワークステーション、
デスクトップパブリッシング（以下ＤＴＰ）、パーソナ
ルコンピュータ等のメモリ装置に関するものである。
デスクトップパブリッシング（以下ＤＴＰ）、パーソナ
ルコンピュータ等のメモリ装置に関するものである。
【０００２】
【従来の技術】近年、アプリケイションソフトの高機能
化に伴い、ワークステイション、ＤＴＰ、パーソナルコ
ンピュータ等の処理速度の高速化、メモリの大容量化が
進んでいる。メモリとしては、益々、高速化・低コスト
化される半導体メモリが多用されている。とりわけ、ビ
ット単価の安いＤＲＡＭ（ダイナミックＲＡＭ）がプロ
グラムメモリ、データメモリ共に使用される場合が多
い。しかし、ＤＲＡＭは記憶内容を保持するために一定
周期毎にリフレッシュ動作が必要であり、ＣＰＵのメモ
リアクセスがリフレッシュ動作により待たされる等、Ｓ
ＲＡＭ（スタチックＲＡＭ）に比べ、アクセスタイムが
遅い一要因となっている。
化に伴い、ワークステイション、ＤＴＰ、パーソナルコ
ンピュータ等の処理速度の高速化、メモリの大容量化が
進んでいる。メモリとしては、益々、高速化・低コスト
化される半導体メモリが多用されている。とりわけ、ビ
ット単価の安いＤＲＡＭ（ダイナミックＲＡＭ）がプロ
グラムメモリ、データメモリ共に使用される場合が多
い。しかし、ＤＲＡＭは記憶内容を保持するために一定
周期毎にリフレッシュ動作が必要であり、ＣＰＵのメモ
リアクセスがリフレッシュ動作により待たされる等、Ｓ
ＲＡＭ（スタチックＲＡＭ）に比べ、アクセスタイムが
遅い一要因となっている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
方式ではＣＰＵの動作とは非同期に一定周期毎にリフレ
ッシュ動作が必要な為、リフレッシュ動作中はＣＰＵの
メモリアクセス動作が待たされ、メモリアクセス速度の
低下を招いていた。
方式ではＣＰＵの動作とは非同期に一定周期毎にリフレ
ッシュ動作が必要な為、リフレッシュ動作中はＣＰＵの
メモリアクセス動作が待たされ、メモリアクセス速度の
低下を招いていた。
【０００４】
【課題を解決するための手段】本発明はこの課題を解決
する為、連続するメモリアドレスで構成される複数のメ
モリバンクと、ＣＰＵからのメモリアクセス要求に対
し、各メモリバンクに読み出し制御信号を出力するメモ
リコントローラと、任意のメモリバンクの読み出し動作
終了後、次のメモリバンクへのＣＰＵのアクセス要求の
発生までの時間、または、ＤＲＡＭチップの最大リフレ
ッシュ周期（１６μｓ）のいずれか早い方で、当該アク
セス要求以外の全メモリバンクを同時にリフレッシュを
行うリフレッシュコントローラと、各メモリバンクに前
記最大リフレッシュ周期を出力するリフレッシュタイマ
とを有することで、同一メモリバンク内でのリフレッシ
ュ動作とＣＰＵのメモリアクセス要求の同時発生を回避
し、リフレッシュ動作待によるＣＰＵのメモリアクセス
低下の無い高速メモリ装置を実現可能である。
する為、連続するメモリアドレスで構成される複数のメ
モリバンクと、ＣＰＵからのメモリアクセス要求に対
し、各メモリバンクに読み出し制御信号を出力するメモ
リコントローラと、任意のメモリバンクの読み出し動作
終了後、次のメモリバンクへのＣＰＵのアクセス要求の
発生までの時間、または、ＤＲＡＭチップの最大リフレ
ッシュ周期（１６μｓ）のいずれか早い方で、当該アク
セス要求以外の全メモリバンクを同時にリフレッシュを
行うリフレッシュコントローラと、各メモリバンクに前
記最大リフレッシュ周期を出力するリフレッシュタイマ
とを有することで、同一メモリバンク内でのリフレッシ
ュ動作とＣＰＵのメモリアクセス要求の同時発生を回避
し、リフレッシュ動作待によるＣＰＵのメモリアクセス
低下の無い高速メモリ装置を実現可能である。
【０００５】
【作用】この構成により、ＤＲＡＭ（ダイナミックＲＡ
Ｍ）で構成され、ＣＰＵのプログラムを格納するメモリ
装置において、リフレッシュ動作とＣＰＵのメモリアク
セス要求の同時発生を回避する事で、リフレッシュ動作
待によるＣＰＵのメモリアクセス時間の低下の無い、高
速メモリ装置を実現可能である。
Ｍ）で構成され、ＣＰＵのプログラムを格納するメモリ
装置において、リフレッシュ動作とＣＰＵのメモリアク
セス要求の同時発生を回避する事で、リフレッシュ動作
待によるＣＰＵのメモリアクセス時間の低下の無い、高
速メモリ装置を実現可能である。
【０００６】
【実施例】図１は、本発明の一実施例における装置を構
成する全体ブロック図である。
成する全体ブロック図である。
【０００７】本実施例では、メモリバンクを４つとした
場合である。各メモリバンクのつながりは、４連続する
メモリアドレスからなる。また、各メモリバンクは、４
つおきのメモリアドレスを持つ（図１中、メモリバンク
３の最下位メモリアドレスは０，４，８，・・・・とな
る）。
場合である。各メモリバンクのつながりは、４連続する
メモリアドレスからなる。また、各メモリバンクは、４
つおきのメモリアドレスを持つ（図１中、メモリバンク
３の最下位メモリアドレスは０，４，８，・・・・とな
る）。
【０００８】図２は、当該メモリバンクの読み出し動作
終了後、最大リフレッシュ周期内に他のメモリバンクへ
のＣＰＵ１のアクセス要求の発生が無く、最大リフレッ
シュ周期発生用のリフレッシュタイマによるリフレッシ
ュ動作を示すタイミングチャートである。
終了後、最大リフレッシュ周期内に他のメモリバンクへ
のＣＰＵ１のアクセス要求の発生が無く、最大リフレッ
シュ周期発生用のリフレッシュタイマによるリフレッシ
ュ動作を示すタイミングチャートである。
【０００９】図１において、１はＣＰＵ，２はＣＰＵ１
からのメモリアクセス要求を受け、メモリアクセス用の
制御信号を発生するメモリコントローラ、３はメモリア
ドレスの下位が０，４，８，Ｃ番地（ＨＥＸ表示）から
なる第１のメモリバンク，４はメモリアドレスの下位が
１，５，９，Ｄ番地からなる第２のメモリバンク，５は
メモリアドレスの下位が２，６，Ａ，Ｅ番地からなる第
３のメモリバンク，６はメモリアドレスの下位が３，
７，Ｂ，Ｆ番地からなる第４のメモリバンク，７は任意
のメモリバンク読み出し動作終了後から次のメモリバン
クへのＣＰＵ１のアクセス要求の発生時間、または、最
大リフレッシュ周期のいずれか早い方で、当該アクセス
要求以外の全メモリバンクにリフレッシュ動作を行わせ
るリフレッシュコントローラ、８はメモリバンク３にリ
フレッシュ後、最大リフレッシュ周期時間内に次のリフ
レッシュが無い時にリフレッシュコントローラに当該メ
モリバンクのリフレッシュ要求を出力する第１のリフレ
ッシュタイマ（リフレッシュの度にリセットされる）で
あり、９はメモリバンク４に対し、リフレッシュタイマ
８と同様の動作を行う第２のリフレッシュタイマ、１０
はメモリバンク５に対し、リフレッシュタイマ８と同様
の動作を行う第３のリフレッシュタイマ、１１はメモリ
バンク６に対し、リフレッシュタイマ８と同様の動作を
行う第４のリフレッシュタイマである。
からのメモリアクセス要求を受け、メモリアクセス用の
制御信号を発生するメモリコントローラ、３はメモリア
ドレスの下位が０，４，８，Ｃ番地（ＨＥＸ表示）から
なる第１のメモリバンク，４はメモリアドレスの下位が
１，５，９，Ｄ番地からなる第２のメモリバンク，５は
メモリアドレスの下位が２，６，Ａ，Ｅ番地からなる第
３のメモリバンク，６はメモリアドレスの下位が３，
７，Ｂ，Ｆ番地からなる第４のメモリバンク，７は任意
のメモリバンク読み出し動作終了後から次のメモリバン
クへのＣＰＵ１のアクセス要求の発生時間、または、最
大リフレッシュ周期のいずれか早い方で、当該アクセス
要求以外の全メモリバンクにリフレッシュ動作を行わせ
るリフレッシュコントローラ、８はメモリバンク３にリ
フレッシュ後、最大リフレッシュ周期時間内に次のリフ
レッシュが無い時にリフレッシュコントローラに当該メ
モリバンクのリフレッシュ要求を出力する第１のリフレ
ッシュタイマ（リフレッシュの度にリセットされる）で
あり、９はメモリバンク４に対し、リフレッシュタイマ
８と同様の動作を行う第２のリフレッシュタイマ、１０
はメモリバンク５に対し、リフレッシュタイマ８と同様
の動作を行う第３のリフレッシュタイマ、１１はメモリ
バンク６に対し、リフレッシュタイマ８と同様の動作を
行う第４のリフレッシュタイマである。
【００１０】図１に示す本実施例の動作説明を行う。ま
ず、ＣＰＵ１がメモリバンク３に対し、命令のフェッチ
に行くとすると、ＣＰＵ１のメモリアクセス要求（メモ
リアドレス、リードコマンド等）がメモリコントローラ
２に出力される。メモリコントローラ２は、アクセス要
求をデコードし、メモリバンク３のみにメモリ読み出し
の制御信号群｛ＲＡＳ（ロウアドレスストローブ）、Ｃ
ＡＳ（カラムアドレスストローブ）等｝を出力する。メ
モリバンク３は、メモリ読み出し制御信号群とメモリア
ドレスからデータを読み出し、それをデータバスに乗
せ、ＣＰＵ１に出力する。
ず、ＣＰＵ１がメモリバンク３に対し、命令のフェッチ
に行くとすると、ＣＰＵ１のメモリアクセス要求（メモ
リアドレス、リードコマンド等）がメモリコントローラ
２に出力される。メモリコントローラ２は、アクセス要
求をデコードし、メモリバンク３のみにメモリ読み出し
の制御信号群｛ＲＡＳ（ロウアドレスストローブ）、Ｃ
ＡＳ（カラムアドレスストローブ）等｝を出力する。メ
モリバンク３は、メモリ読み出し制御信号群とメモリア
ドレスからデータを読み出し、それをデータバスに乗
せ、ＣＰＵ１に出力する。
【００１１】一般に、多くのＣＰＵのプログラムの読み
出し周期は、１〜２μｓ以下（乗・除算命令等以外）で
あり、リフレッシュ周期（約１６μｓ／回で決められた
数のリフレッシュ動作を行う、例えば、４ＭＤＲＡＭで
は、１０２４リフレッシュサイクル／１６ｍｓ）よりも
短い。また、分岐命令、割り込み処理以外は、連続した
メモリアドレスから命令を読み込む。
出し周期は、１〜２μｓ以下（乗・除算命令等以外）で
あり、リフレッシュ周期（約１６μｓ／回で決められた
数のリフレッシュ動作を行う、例えば、４ＭＤＲＡＭで
は、１０２４リフレッシュサイクル／１６ｍｓ）よりも
短い。また、分岐命令、割り込み処理以外は、連続した
メモリアドレスから命令を読み込む。
【００１２】よって、メモリバンク３から命令を読み込
み後、次にメモリバンク４からＣＰＵ１が命令読み出し
要求を発した時に、７のリフレッシュコントローラでメ
モリバンク３，５，６のリフレッシュを行い、次にメモ
リバンク４のＣＰＵアクセス後、ＣＰＵ１がメモリバン
ク５の命令読み出し要求時に、メモリバンク３，４，６
のリフレッシュを行うと言うように、メモリアクセス要
求バンク以外の全メモリバンクを順次リフレッシュして
いけば、メモリアクセス間が１６μｓ以上の特殊な場合
を除き、リフレッシュ周期（約１６μｓ／回）を満足す
る。つまり、リフレッシュ動作中にＣＰＵ１のメモリア
クセス動作が待たされる事がなく、リフレッシュ動作に
よるＣＰＵ１のアクセスタイムの低下が無い高速プログ
ラムメモリ装置を構成可能である。
み後、次にメモリバンク４からＣＰＵ１が命令読み出し
要求を発した時に、７のリフレッシュコントローラでメ
モリバンク３，５，６のリフレッシュを行い、次にメモ
リバンク４のＣＰＵアクセス後、ＣＰＵ１がメモリバン
ク５の命令読み出し要求時に、メモリバンク３，４，６
のリフレッシュを行うと言うように、メモリアクセス要
求バンク以外の全メモリバンクを順次リフレッシュして
いけば、メモリアクセス間が１６μｓ以上の特殊な場合
を除き、リフレッシュ周期（約１６μｓ／回）を満足す
る。つまり、リフレッシュ動作中にＣＰＵ１のメモリア
クセス動作が待たされる事がなく、リフレッシュ動作に
よるＣＰＵ１のアクセスタイムの低下が無い高速プログ
ラムメモリ装置を構成可能である。
【００１３】また、ＣＰＵ１がホールド中、ＤＭＡ動作
中はプログラムメモリへのアクセスは中断される為、メ
モリの内容が失われる事がある。この事態を回避するた
めに、メモリバンク３〜メモリバンク６の各々にリフレ
ッシュ動作終了後、一定時間の間（１６μｓ以内に）各
メモリバンクのリフレッシュが行われない場合は強制的
にリフレッシュを要求するリフレッシュタイマ８〜リフ
レッシュタイマ１１を付加している。
中はプログラムメモリへのアクセスは中断される為、メ
モリの内容が失われる事がある。この事態を回避するた
めに、メモリバンク３〜メモリバンク６の各々にリフレ
ッシュ動作終了後、一定時間の間（１６μｓ以内に）各
メモリバンクのリフレッシュが行われない場合は強制的
にリフレッシュを要求するリフレッシュタイマ８〜リフ
レッシュタイマ１１を付加している。
【００１４】図２は、リフレッシュタイマの動作を示す
タイミングチャートである。以下、説明を行う。
タイミングチャートである。以下、説明を行う。
【００１５】図２において、Ａ点でメモリバンク３のリ
フレッシュ動作が行われた後（つまり、メモリバンク３
以外のメモリバンクをＣＰＵがアクセス後）、ＣＰＵ１
がホールド状態に移行し、プログラムメモリのアクセス
を行わない状態にあるとする。すると、図２中のリフレ
ッシュ周期後、リフレッシュタイマ８がメモリバンク３
のリフレッシュ要求をＢ点で行い、メモリバンク３のリ
フレッシュが行われる。 また、同時にリフレッシュタ
イマ８はリセットされ、ＣＰＵアクセス動作後のリフレ
ッシュが行われない場合、再びリフレッシュ周期後、メ
モリバンク３のリフレッシュ動作を行う。
フレッシュ動作が行われた後（つまり、メモリバンク３
以外のメモリバンクをＣＰＵがアクセス後）、ＣＰＵ１
がホールド状態に移行し、プログラムメモリのアクセス
を行わない状態にあるとする。すると、図２中のリフレ
ッシュ周期後、リフレッシュタイマ８がメモリバンク３
のリフレッシュ要求をＢ点で行い、メモリバンク３のリ
フレッシュが行われる。 また、同時にリフレッシュタ
イマ８はリセットされ、ＣＰＵアクセス動作後のリフレ
ッシュが行われない場合、再びリフレッシュ周期後、メ
モリバンク３のリフレッシュ動作を行う。
【００１６】以下、前述の動作の繰り返しでメモリバン
ク３の内容は保持される。他のメモリバンクについて
も、同様に、その内容が保持される。
ク３の内容は保持される。他のメモリバンクについて
も、同様に、その内容が保持される。
【００１７】最後に、同一メモリバンクのプログラムメ
モリの読み出し、リフレッシュ中のメモリバンクの読み
出し時について説明を行う。
モリの読み出し、リフレッシュ中のメモリバンクの読み
出し時について説明を行う。
【００１８】同一メモリバンクのプログラムメモリの読
み出し時（同一メモリアドレスにジャンプする場合）
は、メモリバンク３のリフレッシュ動作終了後、リフレ
ッシュ周期（約１６μｓ）毎に、ＣＰＵアクセス動作終
了後、メモリバンク３のリフレッシュを行う。
み出し時（同一メモリアドレスにジャンプする場合）
は、メモリバンク３のリフレッシュ動作終了後、リフレ
ッシュ周期（約１６μｓ）毎に、ＣＰＵアクセス動作終
了後、メモリバンク３のリフレッシュを行う。
【００１９】
【発明の効果】以上の説明に示すように、連続するメモ
リアドレスで構成される複数のメモリバンクと、ＣＰＵ
からのメモリアクセス要求に対し、各メモリバンクに読
み出し制御信号を出力するメモリコントローラと、任意
のメモリバンクの読み出し動作終了後、次のメモリバン
クへのＣＰＵのアクセス要求の発生までの時間、また
は、ＤＲＡＭチップ最大リフレッシュ周期（１６μｓ）
のいずれか早い方で、当該アクセス要求以外の全メモリ
バンクを同時にリフレッシュを行うリフレッシュコント
ローラと、各メモリバンクに最大リフレッシュ周期を出
力するリフレッシュタイマとを有することで、同一メモ
リバンク内でのリフレッシュ動作とＣＰＵのメモリアク
セス要求の同時発生を回避し、リフレッシュ動作待によ
るＣＰＵのメモリアクセスタイム低下の無い高速メモリ
装置を実現出来る。
リアドレスで構成される複数のメモリバンクと、ＣＰＵ
からのメモリアクセス要求に対し、各メモリバンクに読
み出し制御信号を出力するメモリコントローラと、任意
のメモリバンクの読み出し動作終了後、次のメモリバン
クへのＣＰＵのアクセス要求の発生までの時間、また
は、ＤＲＡＭチップ最大リフレッシュ周期（１６μｓ）
のいずれか早い方で、当該アクセス要求以外の全メモリ
バンクを同時にリフレッシュを行うリフレッシュコント
ローラと、各メモリバンクに最大リフレッシュ周期を出
力するリフレッシュタイマとを有することで、同一メモ
リバンク内でのリフレッシュ動作とＣＰＵのメモリアク
セス要求の同時発生を回避し、リフレッシュ動作待によ
るＣＰＵのメモリアクセスタイム低下の無い高速メモリ
装置を実現出来る。
【図１】本発明の一実施例におけるメモリ装置を構成す
る全体ブロック図
る全体ブロック図
【図２】本実施例において当該メモリバンクの読み出し
動作終了後、最大リフレッシュ周期内に他のメモリバン
クへのＣＰＵのアクセス要求の発生が無く、最大リフレ
ッシュ周期発生用のリフレッシュタイマによるリフレッ
シュ動作を示すタイミングチャート
動作終了後、最大リフレッシュ周期内に他のメモリバン
クへのＣＰＵのアクセス要求の発生が無く、最大リフレ
ッシュ周期発生用のリフレッシュタイマによるリフレッ
シュ動作を示すタイミングチャート
１ ＣＰＵ ２ メモリコントローラ ３ メモリバンク ４ メモリバンク ５ メモリバンク ６ メモリバンク ７ リフレッシュコントローラ ８ リフレッシュタイマ ９ リフレッシュタイマ １０ リフレッシュタイマ １１ リフレッシュタイマ
Claims (1)
- 【請求項１】ダイナミックＲＡＭで構成され、ＣＰＵの
プログラムを格納するメモリ装置において、連続するメ
モリアドレスで構成される複数のメモリバンクと、ＣＰ
Ｕからのメモリアクセス要求に対し、前記各メモリバン
クに読み出し制御信号を出力するメモリコントローラ
と、任意のメモリバンクの読み出し動作終了後、次のメ
モリバンクへのＣＰＵのアクセス要求の発生までの時
間、または、ＤＲＡＭチップの最大リフレッシュ周期の
いずれか早い方で、当該アクセス要求以外の全メモリバ
ンクを同時にリフレッシュを行うリフレッシュコントロ
ーラと、各メモリバンクに前記最大リフレッシュ周期を
出力するリフレッシュタイマとを有することを特徴とす
るメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4218956A JPH0668671A (ja) | 1992-08-18 | 1992-08-18 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4218956A JPH0668671A (ja) | 1992-08-18 | 1992-08-18 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0668671A true JPH0668671A (ja) | 1994-03-11 |
Family
ID=16727979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4218956A Pending JPH0668671A (ja) | 1992-08-18 | 1992-08-18 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0668671A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6285616B1 (en) | 1999-03-02 | 2001-09-04 | Nec Corporation | Memory refreshing control apparatus comprising a unique refreshing counter |
| US6310815B1 (en) | 1997-10-31 | 2001-10-30 | Mitsubishi Denki Kabushiki Kaisha | Multi-bank semiconductor memory device suitable for integration with logic |
| US6697909B1 (en) * | 2000-09-12 | 2004-02-24 | International Business Machines Corporation | Method and apparatus for performing data access and refresh operations in different sub-arrays of a DRAM cache memory |
-
1992
- 1992-08-18 JP JP4218956A patent/JPH0668671A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6310815B1 (en) | 1997-10-31 | 2001-10-30 | Mitsubishi Denki Kabushiki Kaisha | Multi-bank semiconductor memory device suitable for integration with logic |
| KR100353382B1 (ko) * | 1997-10-31 | 2002-11-18 | 미쓰비시덴키 가부시키가이샤 | 반도체집적회로장치 |
| US6285616B1 (en) | 1999-03-02 | 2001-09-04 | Nec Corporation | Memory refreshing control apparatus comprising a unique refreshing counter |
| US6697909B1 (en) * | 2000-09-12 | 2004-02-24 | International Business Machines Corporation | Method and apparatus for performing data access and refresh operations in different sub-arrays of a DRAM cache memory |
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