JPH04168543A - ダイナミックメモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はダイナミックメモリ制御回路に関し、特にリフ
レッシュ制御を含むダイナミックメモリ制御回路に関す
る。

〔従来の技術〕

高速にランダムアクセスが可能で記憶容量に対し安価な
メモリ素子としてダイナミックメモリ素子（以下ＤＲＡ
Ｍと略す）がコンピュータ装置に広く使用されている。

しかしＤＲＡＭは、一般にリフレッシュといわれる記憶
内容の保持動作を一定期間以内に周期的に行なう必要が
ある。

このため従来、通常のメモリリードまたはメモリライト
サイクルとは別にリフレッシュのための専用のメモリサ
イクルを挿入する方式が一般的に行なわれている。

この方式はＤＲＡＭが必要とする期間内に必要とするリ
フレッシュアドレスが一巡するように周期的にリフレッ
シュサイクルを発生させるもので、第２図のような構成
により実施されている。この従来のダイナミックメモリ
制御回路をさらに詳細に説明する。

リフレッシュ用発振器４はＤＲＡＭにより構成されたメ
モリブロック３が必要とする前記リフレッシュサイクル
の実行を要求するリフレッシュ要求信号を発生し、メモ
リ制御回路２へ出力する。

メモリ制御回路２は、バス１からのメモリブロック３へ
のアクセス要求が入力されると、要求に応じてメモリラ
イトサイクルまたはメモリリードサイクルを実行する。

またリフレッシュ要求信号が入力されたときにはリフレ
ッシュ動作のためのリフレッシュサイクルを実行して、
メモリブロック３をリフレッシュする。

さらにメモリ制御回路２は、メモリブロックへのバス１
からのアクセス要求と、リフレッシュ要求信号とを調停
し、いずれかのサイクル実行中は、他のサイクルの実行
を実行中のサイクルの終了まで保留する。

〔発明が解決しようとする課題〕

上述した従来のダイナミックメモリ制御回路は、メモリ
のリードまたはライトのためのメモリアクセス要求時に
リフレッシュ要求によるリフレッシュ動作を実行中であ
るときに、メモリアクセス要求がリフレッシュ動作終了
まで実行できないため、この期間バスが無意味に専有さ
れその使用効率を低下させるという欠点がある。

本発明の目的は、以上の欠点を解消して、メモリアクセ
ス要求によるリードまたはライト動作が、リフレッシュ
動作によって実行できない期間を減少せしめバスの使用
効率が向上するダイナミックメモリ制御回路を提供する
ことにある。

〔課題を解決するための手段〕

本発明は、ダイナミックメモリ素子により構成されたメ
モリブロックと、前記メモリブロックをリフレッシュさ
せるためのリフレッシュ要求信号を周期的に発生する発
振器と、前記メモリブロックに対しリードまたはライト
あるいはリフレッシュ動作を指示するメモリ制御回路と
を具備するダイナミックメモリ制御回路において、 前記リフレッシュ要求信号を受けたときに計数値を１加
算し、リフレッシュ終了信号を受けたときに計数値を１
減算して、計数値が１以上ｎ以下（ｎは整数）であると
きに第１のリフレッシュ信号を、計数値がｎであるとき
には第２のリフレッシュ信号を出力するリフレッシュ制
御回路とを具備し、 前記リフレッシュ制御回路が前記第２のりフレッシュ信
号および前記メモリプロ・ツクへのリードまたはライト
信号を受信したときに動作中であれば動作終了後、動作
中でなければ直ちに、前記リードまたはライト信号に対
応した動作を前記メモリブロックに指示し、前記第１の
リフレッシュ信号を受信したときには、前記メモリブロ
ックへのリードまたはライト信号以外の動作指示信号を
受信したときのみに前記メモリプロ・ツクヘリフレ・ソ
シュ動作を指示し、前記メモリプロ、ツクへのリフレッ
シュ動作終了時に前記リフレ・ソシュ終了信号出力する
ように構成したことを特徴とするものである。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例の構成を示すブロック図であ
る。第１図において、バス１はメモリ制御回路２１また
は図示しない入出力制御回路などへのデータ入出力を制
御する。メモリ制御回路２１は、バス１からのメモリブ
ロック３への入出力（リード、ライト）指示およびリフ
レッシュ制御回路５からのリフレッシュ指示に応じてメ
モリブロック３の動作を制御する。メモリブロック３は
複数のＤＲＡＭにより構成されデータの記憶を行なう。

リフレッシュ用発振器４１はリフレッシュ制御回路５に
周期的にリフレッシュ要求信号を発生する発振器である
。バス１およびメモリブロック３は従来例で説明した第
２図のものと同一であり、リフレッシュ用発振器４１は
その出力であるリフレッシュ要求信号の周期が異なるだ
けで、従来例で示した第２図のリフレッシュ用発振器４
と同じ機能を有している。リフレッシュ制御回路５は、
リフレッシュ要求信号とリフレッシュ終了信号を受信し
てそれらの入力数により、第１のリフレッシュ信号およ
び第２のリフレッシュ信号を出力し、メモリ制御回路２
１は、第１のリフレッシュ信号を受信した場合には、バ
ス１か前記メモリブロック以外の入出力制御回路などへ
のアクセス要求を行なう信号、例えばＩＯアクセス信号
や割込応答信号などによりリフレッシュサイクルをメモ
リフロック３に実行し、第２のリフレッシュ信号または
メモリブロック３へのアクセス要求を受信した場合には
、従来のメモリ制御回路と同様に入力信号に応じてメモ
リブロックにメモリライトサイクル、メモリリードサイ
クルまたはリフレッシュサイクルを実行する。さらにリ
フレッシュサイクルの実行終了時にリフレッシュ終了信
号を出力する。

次にこのダイナミックメモリ制御回路の動作をさらに詳
細に説明する。リフレッシュ用発振器４１からリフレッ
シュ要求信号がリフレッシュ制御回路５に入力されると
、現在その計数値が“０″であれば“１”となって、第
１のリフレッシュ信号が出力される。これによりメモリ
制御回路２１はメモリブロック３以外へのアクセス要求
信号、例えばＩＯアクセス信号や割込応答信号などの信
号がバス１から入力されるとメモリブロック３ヘリフレ
ツシユサイクルを実行し、実行終了後にリフレッシュ終
了信号を出力して、リフレッシュ制御回路５の計数値は
“０”となり第１のリフレッシュ信号は出力が停止され
る。

一方、メモリブロック３以外へのアクセス要求信号が入
力され、リフレッシュ終了信号が出力される前にリフレ
ッシュ用発振器４１から再度リフレッシュ要求信号が出
力されると、リフレッシュ制御回路５の計数値が“２”
となる。このようにして、リフレッシュ制御回路５にリ
フレッシュ終了信号が入力される前に、リフレッシュ要
求信号が次々と入力されると、計数値は順次“３”。

“４”・・・と増加し、例えば計数値は“８”になると
、第２のリフレッシュ信号が出力される。

メモリ制御回路２１は、第２のリフレッシュ信号が入力
されると現在メモリライトサイクルまたはメモリリード
サイクルを実行中であれば終了後に、実行中でなければ
直ちに、リフレッシュサイクルを実行し、実行終了後に
リフレッシュ終了信号を出力する。その結果、リフレッ
シュ制御回路Ｓの計数値は“７”となって第２のリフレ
ッシュ信号の出力を停止し、第１のリフレッシュ信号の
み出力される。

以上のようにして本実施例によるメモリ制御回路２１は
計数値が“０”から“８”となるまでリフレッシュサイ
クルを実行しない場合がある。すなわち、あるリフレッ
シュアドレスに対するリフレッシュ実行後、リフレッシ
ュアドレスが一巡し次にリフレッシュアドレスのリフレ
ッシュを実行するまでには、リフレッシュ制御回路５に
ＤＲＡＭの必要とするリフレッシュアドレス数と同数回
リフレッシュ要求信号が入力された後、さらに７回のリ
フレッシュ要求信号が入力されて第２のリフレッシュ信
号が出力され、さらにメモリ制御回路２工に第２のリフ
レッシュ信号が入力された時にリードまたはライトサイ
クルを実行中のためにその実行終了までリフレッシュサ
イクルの実行が保留される場合が最も遅くなる。したが
って、本発明によるリフレッシュ要求信号の出力周期Ｔ
１［ｓコは、ＤＲＡＭの必要とするリフレッシュアドレ
ス数をＡ１リフレッシュアドレスを一巡するまでの最大
許容時間をｔｒ　　［ｓコ、第２のリフレッシュ信号を
出力する計数値をｎ１メモリリードおよびメモリライト
サイクルの所要時間をｔｌ。

［Ｓコとして、 とする必要がある。

このようにして、ＤＲＡＭのリフレッシュサイクルをバ
スがメモリブロックをアクセスしない期間に実行するこ
とが可能となり、リフレ、ッシュサイクル実行中のため
にメモリリードまたはメモリライトが実行できない期間
が減少し、バスの使用効率が向上する。さらには、バス
の使用効率が向上することによりこのバスを含むシステ
ムの処理速度をも向上させることができる。

以上の説明においては、リフレッシュ制御回路が第２の
リフレッシュ信号を出力する計数値を“８”としたが、
“２”以上の整数値であれば本発明の目的を達成できる
。

また、メモリブロック３を複数に分割し、その各々につ
いて本発明によるダイナミックメモリ制御回路を採用し
た場合には、メモリ制御回路２１が第１のリフレッシュ
信号によりリフレッシュサイクルを実行する条件にその
メモリ制御回路２１が制御しない他のメモリブロックへ
のアクセス信号を加えてもよい。このような構成にすれ
ば、第１のリフレッシュ信号によりリフレッシュサイク
ルが実行される確率が高まりメモリへのリードまたはラ
イトがリフレッシュサイクル実行中のために実行できな
い期間がさらに減少し、効果が上がることは明らかであ
る。

〔発明の効果〕

以上説明したように本発明のダイナミックメモリ制御回
路によれば、バスのメモリアクセス要求によるリードま
たはライト動作がリフレッシュ動作によって実行できな
い期間が減少したので、バスの使用効率が向上し、この
バスを含むシステムの処理速度も向上するという効果が
奏される。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は従来例の構成を示すブロック図である。 １・・・バス、２１・・・メモリ制御回路、３・・・メ
モリブロック、４１・・・リフレッシュ用発振器、５・
・・リフレッシュ制御回路。

Claims (1)

1. 【特許請求の範囲】 ダイナミックメモリ素子により構成されたメモリブロッ
   クと、前記メモリブロックをリフレッシュさせるための
   リフレッシュ要求信号を周期的に発生する発振器と、前
   記メモリブロックに対しリードまたはライトあるいはリ
   フレッシュ動作を指示するメモリ制御回路とを具備する
   ダイナミックメモリ制御回路において、 前記リフレッシュ要求信号を受けたときに計数値を１加
   算し、リフレッシュ終了信号を受けたときに計数値を１
   減算して、計数値が１以上ｎ以下（ｎは整数）であると
   きに第１のリフレッシュ信号を、計数値がｎであるとき
   には第２のリフレッシュ信号を出力するリフレッシュ制
   御回路とを具備し、 前記リフレッシュ制御回路が前記第２のリフレッシュ信
   号および前記メモリブロックへのリードまたはライト信
   号を受信したときに動作中であれば動作終了後、動作中
   でなければ直ちに、前記リードまたはライト信号に対応
   した動作を前記メモリブロックに指示し、前記第１のリ
   フレッシュ信号を受信したときには、前記メモリブロッ
   クへのリードまたはライト信号以外の動作指示信号を受
   信したときのみに前記メモリブロックへリフレッシュ動
   作を指示し、前記メモリブロックへのリフレッシュ動作
   終了時に前記リフレッシュ終了信号出力するように構成
   したことを特徴とするダイナミックメモリ制御回路。