JPS63231793A - ダイナミツク・ランダムアクセスメモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は情報処理システムのダイナミック・ランダムア
クセスメモリ（以下ＤＲＡＭと記ス）制御装置において
、リフレッシュ信号の限界遅延時間をカウントするタイ
マと、アクセスされた命令の構成を解析する手段とを備
え、処理要求元装置からアクセスされた命令を解析する
ことにより、バスラインＤＲＡＭのリフレッシュ処理の
ためのバスライン占有のタイミングを制御して、情報処
理システムのスループットの低下の防止を図るものであ
る。

〔産業上の利用分野〕

本発明の情報処理システムにおけるＤＲＡＭ制御装置に
関し、特にリフレッシュ信号と処理要求元装置からアク
セスされた命令とのバス使用の競合を回避するＤＲＡＭ
制御装置に関する。

〔従来の技術〕

情報処理システムに広く用いられている半導体メモリは
大容量集積化が著しく、ＤＲＡＭはビット当りのコスト
低減が図られ、大容量半導体メモリの主流として広く採
用されている。ＤＲＡＭは一度データを書き込んでも、
リフレッシュを所定時間以内に実行しないとデータは消
失してしまう。

又一般的にはアドレスは時分割で与えるために、分割さ
れたアドレスの切換えを実行する制御装置が必要となる
。第６図に示すブロック図は従来のＤＲＡＭ制御装置を
示すもので、リフレッシュを行う間隔時間をカウントす
るリフレッシュタイマ６と、ＣＰＵからのＤＲＡＭのア
クセスタイミング等を制御するタイミングゼネレータ２
と分割されたアドレスを切換えるアドレスマルチプレク
サ５とこのアドレスマルチプレクサ５に入力するリフレ
ッシュアドレスカウンタ７等から構成されている。この
従来のＤＲＡＭ制御装置はＣＰＵからのＤＲＡＭアクセ
スによるリード／ライト動作時とリフレッシュ動作とが
競合した時にはどちらかが待たされていた。例えばリフ
レッシュ動作の回数と時間はＤＲＡＭの容量等によりあ
らかじめ設定されており、２５６にピントのほとんどの
ものは２５６回／４ｍｓである。１回のリフレッシュに
必要な時間は、制御信号の生成に要する時間も含めると
、最速でも２５０〜３００ｎｓ必要で、標準的には５０
０ｎｓ必要とされている。このためＣＰＵからのＤＲＡ
Ｍアクセスと競合してもリフレッシュの限界時間を越え
ないように、リフレッシュタイマの設定時間を決定して
いた。

〔発明が解決しようとする問題点〕

他方ＣＰＵがＤＲＡＭをアクセスして命令実行を行なう
時、例えば第３図に示すタイムチャートに示すように、
■命令処理の内容が加算命令でアドレスＭＩに書き込ま
れている値とアドレスＭ２に書き込まれている値を加算
して、その結果をアドレスＭ３に書き込むという、Ｍ＋
＋Ｍｚ＝Ｍ３の処理を実行する場合、与えられた命令を
デコードしたり、演算を行う等ＣＰＵが内部処理中で、
バスラインが空いている時のリフレッシュは問題を生じ
ない。しかしＣＰＵがＤＲＡＭをアクセスした時即ちＭ
ｌをリードしている最中にリフレッシュ要求が発生する
と、Ｍ２のリードの前にリフレッシュを実行するためＭ
２のリードが遅れてしまい、情報処理システムとしての
スループットを低下させる原因の１つとなっていた。

本発明は、上記の問題点に鑑みて創出されたものであり
、ＤＲＡＭ制御装置に命令の構成を解析する手段をもた
せて、ＣＰＵのＤＲＡＭへのアクセスとリフレッシュの
ハスライン競合の発生を防止して、ＣＰＵの処理速度の
低下を最小限にするＤＲＡＭ制御装置を提供することを
目的とする。

〔問題点を解決するための手段〕

上記目的を達成するために用いられる具体的手段は、本
発明の原理並びに一実施例を示す第１図にあるように、
情報処理システムを構成する共通バスラインに接続され
ているダイナミック・ランダムアクセスメモリ制御装置
において、前記ダイナミック・ランダムアクセスメモリ
のリフレッシュ信号の限界遅延時間をカウントするタイ
マ（６）と、処理要求元装置からアクセスされた命令の
構成を解析する解析手段（１）を備え前記解析情報によ
り前記リフレッシュ信号の送出タイミングを制御するこ
とを特徴とするダイナミック・ランダムアクセスメモリ
制御装置を用いることである。

〔作用〕

上記具体的手段を用いることにより、処理要求元装置か
らＤＲＡＭをアクセスする命令を取り込むと、解析手段
により命令をデコードして解析し、バスラインの空く時
間を識別し、リフレッシュ要求装置からのリフレッシュ
を制御してバスラインの競合の発生を防止して、情報処
理システムのスループットを低下させる原因の１つを取
除く。

〔実施例〕

以下本発明の一実施例を図面を参照して詳細に説明する
。

第１図は本発明の一実施例を示すブロック構成図である
。最初に構成から説明する。

本実施例のＤＲＡＭ制御装置は情報処理システムの共通
バスラインに接続され、アドレスバスライン８にはアド
レスマルチプレクサ５が接続され、ＤＲＡＭをアクセス
して上下２回に分割して送出されるアドレスを元の１つ
のアドレスとなるように切換えを行っている。又、アド
レスマルチプレクサ５にはリフレッシュアドレスカウン
タ７が接続され、リフレッシュ時のＤＲＡＭのアドレス
を管理している。

制御バスライン１０は制御信号を送出して、パスアビー
タ３とタイミングゼネレータ２とデコード回路から成る
解析手段１を接続している。パスアビーク３はリフレッ
シュ要求とＣＰＵからのアクセスとの選択を行って、そ
の選択結果をタイミングゼネレータ２へ与える。タイミ
ングゼネレータ２は、ＤＲＡＭの制御信号を生成して送
出する回路で、ＤＲＡＭのロウアドレスストローブ（Ｒ
ＡＳ）信号とカラムアドレスストローブ信号（ＣＡＳ）
と、ＤＲＡＭ制御装置のり一ド／ライトストローブをＤ
ＲＡＭへ送出し、ＣＰＵへはアクセス受付状態を示すレ
ディ信号（ＲＤＹ）を送出する。

リフレッシュ要求信号（ＲＦ　ＲＱ）はリフレ・７シユ
間隔時間をカウントするリフレッシュタイマ６に入力さ
れ、このリフレッシュタイマ６からはリフレッシュ限界
遅延時間をカウントするインターバルタイマ４に接続さ
れる。

インターバルタイマ４は減算方式により取り込んだクロ
ック（ＣＬ　Ｋ）を１パルスづつ滅じて、カウントアン
プした時にパスアビータ３をリフレッシュへとセントす
る。

データバス１１には解析手段ｌが接続され、ＣＰＵと並
列にデータを取り込んで解析を行う。

上記のように構成された本実施例の動作について説明す
る。第４図はＣＰＵからＤＲＡＭをアクセスした時のタ
イムチャートを示したものであり、第４図はリードサイ
クルで、図に示すようにＣＰＵからの制御信号によ／Ｊ
ＤＲＡＭがアクセスされるとアドレスマルチプレクサ５
から上位アドレスであるロウアドレスが指定される。タ
イミングゼネレータ２からはロウアドレスストローブ信
号（ＲＡＳ）が負論理で送出され、続いてカラムアドレ
スストローブ信号によりカラムアドレスが指定されて、
指定アドレスからリードが行われる。

第５図のタイムチャートはＤＲＡＭのリフレッシュを示
したものである。実行の手順としてＲＡＳの前にＣＡＳ
が送出され、パスアビータ３の選択によって自動的にリ
フレッシュがバスラインを使用して実行される。上記の
ような動作を行うＤＲＡＭにＣＰＵから制御バスを通し
てＤＲＡＭ制御装置にアクセス実行通知が送出される。

ＤＲＡＭ制御装置がレディ状態であるとアクセスを開始
する。ｃｐｕの命令が第３図に示す加算命令でアドレス
Ｍ＋　に書き込まれている値とアドレスＭ２に書き込ま
れている値を加算して、その結果をアドレスＭ３に書き
込むというＭ　＋　　＋　Ｍ　２　＝　Ｍ　３の処理を
実行する場合、プログラムカウンタによって読み出され
た加算命令は、ＣＰＵと並列にバスライン１１に接続さ
れた本発明であるところの解析手段１にも入力される。

解析手段１は命令をセントする命令レジスタとデコード
回路とマシンサイクルエンコーダを備えているので、入
力した命令をデコードする。このとき命令を構成するオ
ペコードのデコードにより、命令の内容が加算命令であ
り、最初のアドレスＭ１の数値のリードの次にＭ２のリ
ードがありその後にＣＰＵ内部での演算処理が発生する
ことが解析され、デコードされた結果からバスライン１
１がどこで空くか、すなわちクロック数でいくつ目に空
くのかが判明する。

他方リフレッシュタイマ６はクロックからリフレッシュ
間隔の時間をカウントしてカウントアンプするとパスア
ビータ３と解析手段１とインターバルタイマ４にリフレ
ッシュ要求信号を送出する。

パスアビータ３は上記リフレッシュ要求信号と、解析手
段１から送出されるデコードされた命令内容とを選択し
て、タイミングゼネレータ２へ、ＣＰＵからのＤＲＡＭ
のアクセスを行うか、リフレッシュを行うかを決定する
信号を送出する。タイミングゼネレータ２は」二足バス
アビータ３からの入力信号によって、ＤＲＡＭへの種々
の制御信号を送出する。上記の制御により、リフレッシ
ュの実行がＣＰＵからのＤＲＡＭアクセスの障害になら
ない時間のバスラインを占有して行われる。

一方ＤＲＡＭに格納した内容をＣＰＵの制御なしに転送
を行うダイレクトメモリアクセス（ＤＭＡ）等の実行を
処理するときは、バスライン１１は長時間連続して占有
されリフレッシュ処理が実行不能となる。このためリフ
レッシュタイマ６に接続されたインターバルタイマ４は
セ・ノドした一定の限界遅延時間がカウントアツプした
時のアクセスが終了した時点でＣＰＵに制御バスライン
を通してＷＡＩＴをかけてリフレッシュ処理を実行させ
る。

本発明の実施にあたっては上記実施例に限定されるもの
ではなく種々の実施態様をとり得るもので、用いられる
ＤＲＡＭの構成によって種々に応用されることは当然で
ある。

〔発明の効果〕

以上説明したように本発明を用いることにより、ＤＲＡ
Ｍのリフレッシュ処理は、ＣＰＵのアクセスによるバス
ライン占有を防げることな〈実施することが可能となり
、リフレッシュ処理とＣＰＵのＤＲＡＭへのアクセスに
よるバスライン競合は防止される。このため情報処理シ
ステムの処理速度の低下を小さなものにすることができ
る。

【図面の簡単な説明】

第１図は本発明の原理と一実施例を示すブロック構成図
であり、第２図は本発明のＣＰＵによるＤＲＡＭアクセ
スの動作説明図であり、第３図は従来の動作説明図で、
第４図はＣＰＵのＤＲＡＭへのリードサイクルのアクセ
スを示すタイムチャートで、第５図はリフレッシュ処理
のタイムチャートを示し、第６図は従来の技術によるＤ
ＲＡＭ制御装置を示すブロック構成図である。 １・・・解析手段 ２・・・タイミングゼネレータ ３・・・パスアビータ ４・・・インターバルタイマ ５・・・アドレスマルチプレクサ ６・・・リフレッシュタイマ ８・・・アドレスバスライン １０・・・制御バスライン １１・・・データバスライン

Claims (1)

1. 【特許請求の範囲】 情報処理システムを構成する共通バスラインに接続され
   ているダイナミック・ランダムアクセスメモリ制御装置
   において、 前記ダイナミック・ランダムアクセスメモリのリフレッ
   シュ信号の限界遅延時間をカウントするタイマ（６）と
   、 処理要求元装置からアクセスされた命令の構成を解析す
   る解析手段（１）とを備えて、 前記解析情報により前記リフレッシュ信号の送出タイミ
   ングを制御することを特徴とするダイナミック・ランダ
   ムアクセスメモリ制御装置。