JPH04263191A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04263191A JPH04263191A JP3022518A JP2251891A JPH04263191A JP H04263191 A JPH04263191 A JP H04263191A JP 3022518 A JP3022518 A JP 3022518A JP 2251891 A JP2251891 A JP 2251891A JP H04263191 A JPH04263191 A JP H04263191A
- Authority
- JP
- Japan
- Prior art keywords
- column address
- page mode
- control circuit
- signal
- input
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000000034 method Methods 0.000 abstract description 3
- 230000001360 synchronised effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000415 inactivating effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にカラム・アドレス制御回路を用いて、ベージ・モー
ド・リード／ライト・サイクルを実行するダイナミック
型の半導体記憶装置に関する。
特にカラム・アドレス制御回路を用いて、ベージ・モー
ド・リード／ライト・サイクルを実行するダイナミック
型の半導体記憶装置に関する。
【０００２】
【従来の技術】従来のダイナミック型の半導体記憶装置
においては、ベージ・モードもしくは高速ベージ・モー
ドにおけるリード／ライト・サイクル時においては、半
導体記憶装置の外部より入力されるＲＡＳ（ロウ・アド
レス・ストローブ）信号に同期させて、ロウ・アドレス
を入力し、また、ＣＡＳ（カラム・アドレス・ストロー
ブ）信号に同期させて、カム・アドレスを入力する必要
がある。
においては、ベージ・モードもしくは高速ベージ・モー
ドにおけるリード／ライト・サイクル時においては、半
導体記憶装置の外部より入力されるＲＡＳ（ロウ・アド
レス・ストローブ）信号に同期させて、ロウ・アドレス
を入力し、また、ＣＡＳ（カラム・アドレス・ストロー
ブ）信号に同期させて、カム・アドレスを入力する必要
がある。
【０００３】前記ロウ・アドレスが、ページ・モードも
しくは高速ページ・モードのリード／ライト・サイクル
の１サイクル中に１度、ＲＡＳ信号の立上り時に入力さ
れると、このロウ・アドレスによって選択されるリード
線上の全てのメモリ・セルが活性化される。次に、ＣＡ
Ｓ信号の立下りに同期して、カラム・アドレスが半導体
記憶装置の外部より入力されると、ロウ・アドレスによ
り選択され、活性化されたワード線上のメモリ・セルの
中から、カラム・アドレスにより選択されたメモリ・セ
ルに対するデータのリード／ライト動作が可能となる。
しくは高速ページ・モードのリード／ライト・サイクル
の１サイクル中に１度、ＲＡＳ信号の立上り時に入力さ
れると、このロウ・アドレスによって選択されるリード
線上の全てのメモリ・セルが活性化される。次に、ＣＡ
Ｓ信号の立下りに同期して、カラム・アドレスが半導体
記憶装置の外部より入力されると、ロウ・アドレスによ
り選択され、活性化されたワード線上のメモリ・セルの
中から、カラム・アドレスにより選択されたメモリ・セ
ルに対するデータのリード／ライト動作が可能となる。
【０００４】図３（ａ），（ｂ）および（ｃ）に示され
るのは、それぞれ、ＲＡＳ信号、ＣＡＳ信号およびアド
レスの信号波形図である。
るのは、それぞれ、ＲＡＳ信号、ＣＡＳ信号およびアド
レスの信号波形図である。
【０００５】上記のベージ・モードもしくは高速ページ
・モードのリード／ライト・サイクルにおいては、同じ
ワード線を選択するロウ・アドレスを、リード／ライト
・サイクルの開始時に唯１度だけ入力し、その後におい
て連続して入力されるカラム・アドレスを変化させるだ
けで、複数のメモリ・セルにリード／ライト動作を行う
ことが可能となり、通常のランダムにリード／ライト動
作のように、サイクルごとにロウ・アドレスを入力する
ことが不要となる。
・モードのリード／ライト・サイクルにおいては、同じ
ワード線を選択するロウ・アドレスを、リード／ライト
・サイクルの開始時に唯１度だけ入力し、その後におい
て連続して入力されるカラム・アドレスを変化させるだ
けで、複数のメモリ・セルにリード／ライト動作を行う
ことが可能となり、通常のランダムにリード／ライト動
作のように、サイクルごとにロウ・アドレスを入力する
ことが不要となる。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置においては、ベージ・モードもしくは高速ペー
ジ・モードのリード／ライト動作においては、カラム・
アドレスのデータが、連続したアドレスである場合であ
っても、半導体記憶装置の外部から、ＣＰＵ等によりカ
ラム・アドレスを生成し、ＣＡＳ信号との同期をとって
入力する必要があり、このために装置全体のタイミング
設計を困難にするのみならず、外部論理回路による時間
遅延が発生して処理速度が低下するという欠点がある。
記憶装置においては、ベージ・モードもしくは高速ペー
ジ・モードのリード／ライト動作においては、カラム・
アドレスのデータが、連続したアドレスである場合であ
っても、半導体記憶装置の外部から、ＣＰＵ等によりカ
ラム・アドレスを生成し、ＣＡＳ信号との同期をとって
入力する必要があり、このために装置全体のタイミング
設計を困難にするのみならず、外部論理回路による時間
遅延が発生して処理速度が低下するという欠点がある。
【０００７】
【課題を解決するための手段】本発明の半導体記憶装置
は、ページ・モードもしくは高速ページ・モードのリー
ド／ライト・サイクル実行時に、外部から入力される所
定の連続アクセス回数プログラム信号に基づいて、カラ
ム・アドレス制御回路にクロックを出力するカラム・ア
ドレス・カウンタと、前記クロックならびに所定の連続
カラム・アドレス・ページ・モード要求信号を入力して
、カラム・アドレスを一つづつ増加させて、カラム・ア
ドレス・デコーダに出力するカラム・アドレス制御回路
と、を備えて構成される。
は、ページ・モードもしくは高速ページ・モードのリー
ド／ライト・サイクル実行時に、外部から入力される所
定の連続アクセス回数プログラム信号に基づいて、カラ
ム・アドレス制御回路にクロックを出力するカラム・ア
ドレス・カウンタと、前記クロックならびに所定の連続
カラム・アドレス・ページ・モード要求信号を入力して
、カラム・アドレスを一つづつ増加させて、カラム・ア
ドレス・デコーダに出力するカラム・アドレス制御回路
と、を備えて構成される。
【０００８】また、本発明の半導体記憶装置は、ページ
・モードもしくは高速ページ・モードのリード／ライト
・サイクル実行時に、外部から入力される所定の連続ア
クセス回数プログラム信号に基づいて、カラム・アドレ
ス制御回路にクロックを出力するカラム・アドレス・カ
ウンタと、前記クロックならびに所定の連続カラム・ア
ドレス・ページ・モード要求信号を入力して、カラム・
アドレスを一つづつ減少させて、カラム・アドレス・デ
コーダに出力するカラム・アドレス制御回路と、を備え
て構成してもよい。
・モードもしくは高速ページ・モードのリード／ライト
・サイクル実行時に、外部から入力される所定の連続ア
クセス回数プログラム信号に基づいて、カラム・アドレ
ス制御回路にクロックを出力するカラム・アドレス・カ
ウンタと、前記クロックならびに所定の連続カラム・ア
ドレス・ページ・モード要求信号を入力して、カラム・
アドレスを一つづつ減少させて、カラム・アドレス・デ
コーダに出力するカラム・アドレス制御回路と、を備え
て構成してもよい。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、ＲＡＳ信
号制御回路１と、ＣＡＳ信号制御回路２と、カラム・ア
ドレス・カウンタ３と、カラム・アドレス制御回路４と
、リード／ライト制御回路５と、アドレス・バッファ６
と、ロウ・デコーダ７と、カラム・デコーダ８と、セン
ス・アンプ９と、メモリ・セル１０と、Ｉ／Ｏバッファ
１１とを備えて構成される。
である。図１に示されるように、本実施例は、ＲＡＳ信
号制御回路１と、ＣＡＳ信号制御回路２と、カラム・ア
ドレス・カウンタ３と、カラム・アドレス制御回路４と
、リード／ライト制御回路５と、アドレス・バッファ６
と、ロウ・デコーダ７と、カラム・デコーダ８と、セン
ス・アンプ９と、メモリ・セル１０と、Ｉ／Ｏバッファ
１１とを備えて構成される。
【００１１】本実施例により、連続したカラム・アドレ
ス・データによるページ・モードのリード／ライト・サ
イクルを実行する場合において、前記サイクルの初段に
入力されるロウ・アドレスおよびカラム・アドレスの入
力方法については、図３に示されるような従来例の場合
と同様である。しかしながら、ＲＡＳ信号が活性化され
る以前の段階においては、初段に入力されるカラム・ア
ドレスは、カラム・アドレス制御回路４において、カラ
ム・アドレス・カウンタ３から入力されるクロックによ
り、一つづつ増加するか、または減少されて、カラム・
アドレス・デコーダ８に入力される。カラム・アドレス
・カウンタ３は、連続アクセス回数プログラム信号１０
４により、予めプログラムされている回数分だけクロッ
クを出力すると、カラム・アドレス制御回路４にベージ
・モードの終了信号を出力し、カラム・アドレス制御回
路４においては、前記ベージ・モードの終了信号をを受
けて、半導体記憶装置の外部に対し、サイクルの終了を
知らせるＥＮＤ信号１０７を出力する。
ス・データによるページ・モードのリード／ライト・サ
イクルを実行する場合において、前記サイクルの初段に
入力されるロウ・アドレスおよびカラム・アドレスの入
力方法については、図３に示されるような従来例の場合
と同様である。しかしながら、ＲＡＳ信号が活性化され
る以前の段階においては、初段に入力されるカラム・ア
ドレスは、カラム・アドレス制御回路４において、カラ
ム・アドレス・カウンタ３から入力されるクロックによ
り、一つづつ増加するか、または減少されて、カラム・
アドレス・デコーダ８に入力される。カラム・アドレス
・カウンタ３は、連続アクセス回数プログラム信号１０
４により、予めプログラムされている回数分だけクロッ
クを出力すると、カラム・アドレス制御回路４にベージ
・モードの終了信号を出力し、カラム・アドレス制御回
路４においては、前記ベージ・モードの終了信号をを受
けて、半導体記憶装置の外部に対し、サイクルの終了を
知らせるＥＮＤ信号１０７を出力する。
【００１２】これらの一連の動作中において、ＣＰＵ等
のダイナミック型半導体記憶装置を制御する装置から、
リフレッシュの要求等により、ページ・モード動作を一
旦中断せざるを得ないような場合には、連続カラム・ア
ドレス・ページ・モード要求信号１０５を活性化したま
まの状態において、ホールド要求信号１０６を活性化し
、ＲＡＳ信号１０１およびＣＡＳ信号１０２を非活性状
態にすれば、連続カラム・アドレス・ページ・モードは
中断される。また、ホールドが解除された後に、もう一
度ＲＡＳ信号１０１を活性化し、ホールドされる前と同
一のロウ・アドレスが入力され、その後にＣＡＳ信号１
０２が活性化すると、カラム・アドレス制御回路４にお
いては、中断時のアドレス・データを記憶しており、連
続カラム・アドレス・ページ・モードを引続き実行する
ことが可能である。
のダイナミック型半導体記憶装置を制御する装置から、
リフレッシュの要求等により、ページ・モード動作を一
旦中断せざるを得ないような場合には、連続カラム・ア
ドレス・ページ・モード要求信号１０５を活性化したま
まの状態において、ホールド要求信号１０６を活性化し
、ＲＡＳ信号１０１およびＣＡＳ信号１０２を非活性状
態にすれば、連続カラム・アドレス・ページ・モードは
中断される。また、ホールドが解除された後に、もう一
度ＲＡＳ信号１０１を活性化し、ホールドされる前と同
一のロウ・アドレスが入力され、その後にＣＡＳ信号１
０２が活性化すると、カラム・アドレス制御回路４にお
いては、中断時のアドレス・データを記憶しており、連
続カラム・アドレス・ページ・モードを引続き実行する
ことが可能である。
【００１３】また、連続カラム・アドレス・ページ・モ
ード要求信号１０５が活性化されていない場合には、リ
ード／ライト制御回路５に入力されるリード／ライト制
御信号１０３を介して、従来のベージ・モードもしくは
高速ページ・モードのリード／ライト・サイクルの実行
が可能である。なお、Ｉ／Ｏバッファ１１は、リード／
ライト制御回路５による制御作用を介して、入出力デー
タ１０９の入出力に対応するバッファ回路である。
ード要求信号１０５が活性化されていない場合には、リ
ード／ライト制御回路５に入力されるリード／ライト制
御信号１０３を介して、従来のベージ・モードもしくは
高速ページ・モードのリード／ライト・サイクルの実行
が可能である。なお、Ｉ／Ｏバッファ１１は、リード／
ライト制御回路５による制御作用を介して、入出力デー
タ１０９の入出力に対応するバッファ回路である。
【００１４】なお、本実施例におけるＲＡＳ信号１０１
、ＣＡＳ信号１０２、ロウ・アドレスおよびカラム・ア
ドレスのタイミングを示す信号波形図を図２（ａ），（
ｂ）および（ｃ）に示す。また、図２（ｃ）に示される
符号の１１０、１１１、１１２および１１３は、それぞ
れ、アドレス・データ、初段ロウ・アドレス、初段カラ
ム・アドレスおよびカラム・アドレス（内部にて生成さ
れる）を示す。
、ＣＡＳ信号１０２、ロウ・アドレスおよびカラム・ア
ドレスのタイミングを示す信号波形図を図２（ａ），（
ｂ）および（ｃ）に示す。また、図２（ｃ）に示される
符号の１１０、１１１、１１２および１１３は、それぞ
れ、アドレス・データ、初段ロウ・アドレス、初段カラ
ム・アドレスおよびカラム・アドレス（内部にて生成さ
れる）を示す。
【００１５】
【発明の効果】以上説明したように、本発明は、連続カ
ラム・アドレス・ページ・モード要求信号を介して、連
続したカラム・アドレスを記憶装置内において生成して
制御することにより、連続したカラム・アドレスでペー
ジ・モードもしくは高速ページ・モードを実行する際に
、ＣＡＳ信号に同期した複数回カラム・アドレスの入力
を不要とし、装置全体のタイミング設計を簡略化し、且
つ外部論理回路による時間遅延を最小限に抑制すること
ができるという効果がある。
ラム・アドレス・ページ・モード要求信号を介して、連
続したカラム・アドレスを記憶装置内において生成して
制御することにより、連続したカラム・アドレスでペー
ジ・モードもしくは高速ページ・モードを実行する際に
、ＣＡＳ信号に同期した複数回カラム・アドレスの入力
を不要とし、装置全体のタイミング設計を簡略化し、且
つ外部論理回路による時間遅延を最小限に抑制すること
ができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例における信号波形図である。
【図３】従来例における信号波形図である。
１ ＲＡＳ信号制御回路
２ ＣＡＳ信号制御回路
３ カラム・アドレス・カウンタ４ カラ
ム・アドレス制御回路 ５ リード／ライト制御回路 ６ アドレス・バッファ ７ ロウ・アドレス・デコーダ ８ カラム・アドレス・デコーダ９ セン
ス・アンプ １０ メモリ・セル １１ Ｉ／Ｏバッファ
ム・アドレス制御回路 ５ リード／ライト制御回路 ６ アドレス・バッファ ７ ロウ・アドレス・デコーダ ８ カラム・アドレス・デコーダ９ セン
ス・アンプ １０ メモリ・セル １１ Ｉ／Ｏバッファ
Claims (2)
- 【請求項１】 ページ・モードもしくは高速ページ・
モードのリード／ライト・サイクル実行時に、外部から
入力される所定の連続アクセス回数プログラム信号に基
づいて、カラム・アドレス制御回路にクロックを出力す
るカラム・アドレス・カウンタと、前記クロックならび
に所定の連続カラム・アドレス・ページ・モード要求信
号を入力して、カラム・アドレスを一つづつ増加させて
、カラム・アドレス・デコーダに出力するカラム・アド
レス制御回路と、を備えることを特徴とする半導体記憶
装置。 - 【請求項２】 ページ・モードもしくは高速ページ・
モードのリード／ライト・サイクル実行時に、外部から
入力される所定の連続アクセス回数プログラム信号に基
づいて、カラム・アドレス制御回路にクロックを出力す
るカラム・アドレス・カウンタと、前記クロックならび
に所定の連続カラム・アドレス・ページ・モード要求信
号を入力して、カラム・アドレスを一つづつ減少させて
、カラム・アドレス・デコーダに出力するカラム・アド
レス制御回路と、を備えることを特徴とする半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3022518A JPH04263191A (ja) | 1991-02-18 | 1991-02-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3022518A JPH04263191A (ja) | 1991-02-18 | 1991-02-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04263191A true JPH04263191A (ja) | 1992-09-18 |
Family
ID=12084993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3022518A Pending JPH04263191A (ja) | 1991-02-18 | 1991-02-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04263191A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5703829A (en) * | 1995-12-28 | 1997-12-30 | Mitsubishi Denki Kabushiki Kaisha | Synchronous type semiconductor memory device which can be adapted to high frequency system clock signal |
| US7203809B2 (en) | 1994-01-21 | 2007-04-10 | Renesas Technology Corp. | Data transfer control method, and peripheral circuit, data processor and processing system for the method |
-
1991
- 1991-02-18 JP JP3022518A patent/JPH04263191A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7203809B2 (en) | 1994-01-21 | 2007-04-10 | Renesas Technology Corp. | Data transfer control method, and peripheral circuit, data processor and processing system for the method |
| US5703829A (en) * | 1995-12-28 | 1997-12-30 | Mitsubishi Denki Kabushiki Kaisha | Synchronous type semiconductor memory device which can be adapted to high frequency system clock signal |
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