JP2004206850A - 半導体記憶装置 - Google Patents

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Abstract

【課題】短いランダムサイクルライムを維持したまま、長いバースト長を有するデータを入出力できる半導体記憶装置を提供する。
【解決手段】データを記憶するメモリセルＭＣが複数配列されたメモリセルアレイ１１と、外部から入力されるコマンドをデコードするコマンドデコーダ１４と、コマンドデコーダ１４からの出力に従って、メモリセルＭＣへのデータの書き込み、及び外部へのデータの出力を制御するデータ入出力制御回路２０とを有し、書き込みを指示するライトコマンドがコマンドデコーダ１４に入力されたとき、外部から取り込まれた書き込みデータは、前記ライトコマンドが入力されてから、２回後のライトコマンドが入力されたタイミングでメモリセルＭＣに書き込まれる。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特にネットワーク向けのファーストサイクルランダムアクセスメモリのような高速処理が可能な半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、ネットワーク分野への応用等が期待される半導体記憶装置として、ファーストサイクルランダムアクセスメモリ（Ｆａｓｔ Ｃｙｃｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が注目されている。このファーストサイクルランダムアクセスメモリは、同一バンク（最小単位のメモリセルアレイとその制御回路）に対し、連続アクセスを許す時間（ランダムサイクルタイム）が短いことを最大の特徴とする。ランダムサイクルタイムとは、同一バンクに対して、読み出しあるいは書き込みが開始されてから、次に再び読み出しあるいは書き込みができるようになるまでの最小時間間隔をさす。前記バンクは、同時並行的にアクセス（読み出しあるいは書き込み）ができない複数のメモリセルからなる単一グループである。
【０００３】
ファーストサイクルランダムアクセスメモリでは、連続サイクルで受ける２つのコマンドをデコードして、書き込みを指示するライトコマンド（Ｗｒｉｔｅ Ｃｏｍｍａｎｄ）や読み出しを指示するリードコマンド（Ｒｅａｄ Ｃｏｍｍａｎｄ）を発生する。ここでは、ライトコマンドはＷＲＡ＋ＬＡＬで表記し、リードコマンドはＲＤＡ＋ＬＡＬで表記するものとする。
【０００４】
ファーストサイクルランダムアクセスメモリのライト方式については、以下のようなライト方式が本出願人より提案されている（特許文献１参照）。そのライト方式は、図４に示すように、メモリセルアレイ（バンク０）への書き込みを１回目のライトコマンド１（Ｓｔａｇｅ １）では行わず、メモリセルアレイ外に設けたデータレジスタで一時的にライトデータをラッチし、実際は同一バンクへの次（２回目）のライトコマンド２で前記データレジスタからメモリセルアレイに書き込むという方式である。
【０００５】
図４では、ランダムサイクルタイムが５クロックサイクル、ライトレーテンシー（Ｗｒｉｔｅ ｌａｔｅｎｃｙ）が３クロックサイクル、バースト長が４ビット（Ｑ０、Ｑ１、Ｑ２、Ｑ３）を例としている。ライトレーテンシーは、ライトコマンドのＬＡＬが入力されてかライトデータＱ０を受け取るまでの時間を示す。バースト長は、１回のアクセスで扱える１ピン当たりのデータ長を示す。
【０００６】
このライト方式を用いずに、ライトデータを受け取るライトコマンド１でそのままメモリセルアレイにライトデータを書き込むと、図５に示すように、実際にライトデータをメモリセルアレイに書き込むコア動作が完了するまでに長い時間を要する。特に、ライトコマンドが入力されてからメモリセルアレイへ書き込み（コア動作）が行われるまでの時間が、リードコマンドが入力されてからメモリセルアレイから読み出し（コア動作）が行われるまでの時間と比べると、非常に長い時間となる。このため、同一バンクに対して連続してライトコマンド、リードコマンドを実行させたときのランダムサイクルタイムが長くなる。
【０００７】
一方、ライトデータを受け取りデータレジスタにラッチするステージ１と、データレジスタからメモリセルアレイへライトデータを書き込むステージ２とにパイプライン化された前記レイトライト（Ｌａｔｅ Ｗｒｉｔｅ）方式は、ライトコマンドから直にメモリセルアレイへの書き込み（コア動作）に入れるため、ランダムサイクルタイムを縮めることが容易である。
【０００８】
前述したレイトライト方式を持つ半導体記憶装置のブロック構成を図６に示す。
【０００９】
図６に示すように、メモリセルアレイ１０１のアドレス選択回路として、ワード線ＷＬを選択するロウデコーダ１０２と、カラム選択線ＣＳＬを選択するカラムデコーダ１０３が備えられている。さらに、外部からのコマンド命令をデコードするコマンドデコーダ１０４、記憶場所を指定するためのアドレスを記憶するデコーダ用のアドレスレジスタ１０５、データの入出力を制御するデータ入出力制御回路１０６が配置されている。さらに、レイトライト用のデータレジスタ１０７、アドレスレジスタ１０８、及びアドレス比較回路１０９が配置された構成を有している。
【００１０】
前記レイトライト方式では、同一バンクへの２回目のライトコマンドが入力されたとき、ライトデータをメモリセルアレイ１０２に書き込む。したがって、ライトデータをメモリセルアレイ１０２に書き込むまでの間、一時的にライトデータを保存するデータレジスタ１０７、ライトデータを書き込むアドレスを記憶しておくアドレスレジスタ１０８が不可欠となる。
【００１１】
さらに、コマンドデコーダ１０４にリードコマンドが入力され、これと共にデータレジスタ１０７に一時保存されたデータが記憶されるべきアドレスと同一のアドレスがアドレスレジスタ１０５に入力された場合、データレジスタ１０７から直接、リードデータを読み出す必要がある。このため、リードコマンドで受け取るアドレスと、データレジスタ１０７内のデータが記憶されるアドレスとを比較するアドレス比較回路１０９を備えている。
【００１２】
【特許文献１】
特開２００１−１７６２６７号公報
【００１３】
【発明が解決しようとする課題】
従来の前記ファーストサイクルランダムアクセスメモリにおいては、バースト長は最大で４ビットが主流である。８ビットや１６ビット等の長いバースト長を有するデータを入出力できるファーストサイクルランダムアクセスメモリの需要の声も聞かれる今日、その実現には１つの問題がある。
【００１４】
以下に、８ビットや１６ビット等の長いバースト長のデータを入出力するファーストサイクルランダムアクセスメモリを考えてみる。このファーストサイクルランダムアクセスメモリは、ランダムサイクルタイムが短く、バースト長が長いため、図７、図８に示すように、ライトコマンド１が入力されて（Ｓｔａｇｅ １）、ライトデータをデータレジスタ１０７にて全て受け終わる前に、次のライトコマンド２が入力され（Ｓｔａｇｅ ２）、メモリセルアレイ１０１への書き込み（コア動作）が開始される。
【００１５】
このような場合、データレジスタ１０７は外部から入力されるライトデータを全て受け取っていない状態であるため、データレジスタ１０７には無効なデータが保存されており、この無効なデータをメモリセルアレイ１０１に書き込むわけにはいかない。すなわち、この状況はライトシステムが破綻していると言える。
【００１６】
なお、ライトコマンド１で入力されるライトデータを全て受け終わってから、次のライトコマンド２を許可する仕様に変更すれば、すなわちランダムサイクルライムを長くすればこの問題は解決できるが、これではファーストサイクルランダムアクセスメモリの最大の特徴が失われてしまう。
【００１７】
そこでこの発明は、前記課題に鑑みてなされたものであり、短いランダムサイクルライムを維持したまま、長いバースト長を有するデータを入出力できる半導体記憶装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
前記目的を達成するために、この発明に係る半導体記憶装置は、データを記憶するメモリセルが複数配列されたメモリセルアレイと、外部から入力されるコマンドをデコードするコマンドデコーダと、前記コマンドデコーダからの出力に従って、前記メモリセルへのデータの書き込み、及び外部へのデータの出力を制御する入出力制御回路とを具備し、書き込みを指示するライトコマンドが前記コマンドデコーダに入力されたとき、外部から取り込まれた書き込みデータは、前記ライトコマンドが入力されてから、２回後のライトコマンドが入力されたタイミングで前記メモリセルに書き込まれることを特徴とする。
【００１９】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態の半導体記憶装置について説明する。ここでは、半導体記憶装置として、ファーストサイクルランダムアクセスメモリを例にとる。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２０】
［第１の実施の形態］
まず、この発明の第１の実施の形態のファーストサイクルランダムアクセスメモリについて説明する。
【００２１】
図１は、第１の実施の形態のファーストサイクルランダムアクセスメモリの構成を示すブロック図である。
【００２２】
このファーストサイクルランダムアクセスメモリは、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３、コマンドデコーダ１４、デコーダ用のアドレスレジスタ１５、第１のアドレスレジスタ１６、第２のアドレスレジスタ１７、第１のアドレス比較回路１８、第２のアドレス比較回路１９、データ入出力制御回路２０、第１のデータレジスタ２１、及び第２のデータレジスタ２２から構成されている。
【００２３】
前記メモリセルアレイ１１は、データを記憶するメモリセルＭＣが複数配列されて構成される。メモリセルアレイ１１内のメモリセルＭＣを選択するために、アドレス選択回路としてのロウデコーダ１２、及びカラムデコーダ１３が配置されている。ロウデコーダ１２は、アドレスデータに基づいてワード線ＷＬを選択し、カラムデコーダ１３はカラム選択線ＣＳＬを選択する。これにより、ワード線ＷＬとカラム選択線ＣＳＬの交点に存在するメモリセルＭＣを選択する。コマンドデコーダ１４は、外部から入力される外部コマンド、例えば書き込みを指示するライトコマンド、読み出しを指示するリードコマンドなどのコマンドをデコードする。
【００２４】
デコーダ用のアドレスレジスタ１５、第１のアドレスレジスタ１６、及び第２のアドレスレジスタ１７は、外部コマンドの入力に伴って、外部から入力される外部アドレスを記憶する。すなわち、これらのアドレスレジスタは、例えば書き込みあるいは読み出しを行うメモリセルＭＣのアドレスを記憶する。第１のデータレジスタ２１は、書き込みを行うライトデータ（ＤＱ）を一時的に保存する。第１のアドレスレジスタ１６は、第１のデータレジスタ２１に保存されたライトデータを書き込むアドレスを記憶する。
【００２５】
第２のデータレジスタ２２は、第１のデータレジスタ２１に保存されたライトデータを一時的に保存する。第２のアドレスレジスタ１７は、第２のデータレジスタに保存されたライトデータを書き込むアドレスを記憶する。
【００２６】
第１のアドレス比較回路１８は、リードコマンドが入力されたとき、第１のアドレスレジスタに記憶されたアドレスと、アドレスレジスタ１５に記憶されたアドレスとを比較し、比較結果をデータ入出力制御回路２０に出力する。第２のアドレス比較回路１８は、リードコマンドが入力されたとき、第２のアドレスレジスタに記憶されたアドレスと、アドレスレジスタ１５に記憶されたアドレスとを比較し、比較結果をデータ入出力制御回路２０に出力する。
【００２７】
データ入出力制御回路２０は、コマンドデコーダ１４からの出力、及び第１、第２のアドレス比較回路からの比較結果に応じて、ライトデータあるいはリードデータの入出力を制御する。すなわち、ライトデータのメモリセルＭＣへの書き込み、またはリードデータの外部への出力を制御する。
【００２８】
次に、第１の実施の形態のファーストサイクルランダムアクセスメモリの動作について説明する。
【００２９】
図２は、第１の実施の形態のファーストサイクルランダムアクセスメモリの動作を示すタイミングチャートである。
【００３０】
図２では、ランダムサイクルタイム（Ｒａｎｄｏｍ Ｃｙｃｌｅ Ｔｉｍｅ）が５クロックサイクル（クロックＣＬＫの５サイクル）、ライトレーテンシー（ＷＬ；Ｗｒｉｔｅ ｌａｔｅｎｃｙ）が３クロックサイクル、及びライトデータ（ＤＱ）のバースト長が８ビット（Ｑ０、Ｑ１、Ｑ２、…、Ｑ７）を例としている。
【００３１】
また、ライトコマンド（Ｗｒｉｔｅ Ｃｏｍｍａｎｄ）は、連続する２つのクロックサイクルで、ＷＲＡ＋ＬＡＬにて与えられる。ランダムサイクルタイムは、メモリセルアレイに対して読み出しあるいは書き込みが開始されてから、次に再び同一のメモリセルアレイに対して読み出しあるいは書き込みができるようになるまでの最小時間間隔をさす。ここでは、バンク０に対してライトコマンドのＷＲＡを入力してから、再び同一のバンク０に対してライトコマンドのＷＲＡを入力することができる最短期間をさす。ライトレーテンシーは、ライトコマンドのＬＡＬが入力されてから、第１のデータレジスタがライトデータＱ０を受け取るまでの時間を示す。バースト長は、１回のアクセスで扱える１ピン当たりのデータ長を示す。ライトデータは、バンク０のメモリセルアレイ１１内のメモリセルＭＣに書き込まれる、外部から入力されるデータである。
【００３２】
図２に示すように、バンク０のメモリセルアレイ１１にライトデータＱ０、Ｑ１、Ｑ２、…、Ｑ７を書き込むために、１回目（最初）のライトコマンド（Ｗｒｉｔｅ Ｃｏｍｍａｎｄ）１がコマンドデコーダ１４に入力される（Ｓｔａｇｅ １）と、以下のような動作が行われる。まず、外部から受け取るライトデータ（ＤＱ）を第１のデータレジスタ２１に記憶する。これと同時に、外部から入力される外部アドレスを、第１のデータレジスタ２１に記憶された前記ライトデータを書き込むべきメモリセルのアドレスとして、第１のアドレスレジスタ１６に記憶する。
【００３３】
次に、同様にバンク０のメモリセルアレイ１１にデータを書き込むために、２回目のライトコマンド２がコマンドデコーダ１４に入力され（Ｓｔａｇｅ ２）、以下のような動作が行われる。第１のデータレジスタ２１内に記憶されているライトデータを、第２のデータレジスタ２２に移動する。続いて、外部から受け取るライトデータ（ＤＱ）を第１のデータレジスタ２１に記憶する。また、これらと同時に、第１のアドレスレジスタ１６内に記憶されているアドレスを、第２のアドレスレジスタ１７へ移動する。続いて、外部から入力される外部アドレスを、第１のデータレジスタ２１に記憶された前記ライトデータを書き込むべきメモリセルのアドレスとして、第１のアドレスレジスタ１６に記憶する。
【００３４】
さらに、同様にバンク０のメモリセルアレイ１１にデータを書き込むために、３回目のライトコマンド３がコマンドデコーダ１４に入力され（Ｓｔａｇｅ ３）、以下のような動作が行われる。第２のアドレスレジスタ１７内に記憶されているアドレスを、デコーダ用のアドレスレジスタ１５を介してロウデコーダ１２及びカラムデコーダ１３へ転送する。続いて、ロウデコーダ１２及びカラムデコーダ１３により、ワード線ＷＬ及びカラム選択線ＣＳＬを選択し、ライトデータを書き込むメモリセルＭＣを決定する。そして、第２のデータレジスタ２２内に記憶されているライトデータを、データ入出力制御回路２０を通して、決定されたメモリセルＭＣへ移動し記憶する。
【００３５】
このようにして、ランダムサイクルタイムを変更することなく、８ビットのバースト長を持つライトデータをメモリセルアレイ１１内のメモリセルＭＣに書き込む（コア動作）。
【００３６】
また、前記構成では、第１、第２のデータレジスタ２１、２２からライトデータを直接読み出すレジスタリードに関して、以下のような改善が必要となる。第１のデータレジスタ２１内にあるデータ、あるいは第２のデータレジスタ２２内にあるデータのそれぞれが記憶されるべきアドレスと一致するアドレスのリードコマンドを受けた場合、第１、第２のデータレジスタ２１、２２からそれぞれ直接、データを読み出さなければならない。したがって、第１、第２のアドレスレジスタ１６、１７にそれぞれ記憶されたアドレスと、リードコマンドにより読み出しを行うアドレスとが一致するか否かを調べる第１、第２のアドレス比較回路１８、１９が設けられている。
【００３７】
前記第１のアドレス比較回路１８は、第１のアドレスレジスタ１６に記憶されたアドレスと、外部から入力されたアドレスとを比較し、これらが一致するか否かを調べる。一致する場合、第１のアドレス比較回路１８は、一致したことを示す信号をデータ入出力制御回路２０に出力する。そして、データ入出力制御回路２０は、第１のデータレジスタ２１に記憶されたデータをリードデータとして外部に出力する。
【００３８】
同様に、第２のアドレス比較回路２２は、第２のアドレスレジスタ１７に記憶されたアドレスと、外部から入力されたアドレスとを比較し、これらが一致するか否かを調べる。一致する場合、第２のアドレス比較回路１９は、一致したことを示す信号をデータ入出力制御回路２０に出力する。そして、データ入出力制御回路２０は、第２のデータレジスタ２２に記憶されたデータをリードデータとして外部に出力する。
【００３９】
前記第１の実施の形態のファーストサイクルラムにおける書き込み動作では、１回目のライトコマンド１を受け取ったとき、ライトデータＱ０〜Ｑ７を第１のデータレジスタ２１に一時的にラッチする。その後、２回目のライトコマンド２を受け取ったとき、第１のデータレジスタ２１にラッチされているライトデータＱ０〜Ｑ７を第２のデータレジスタ２２に移動し、外部から入力されるライトデータＱ０〜Ｑ７を第１のデータレジスタ２１に一時的にラッチする。さらに、３回目のライトコマンド３を受け取ったとき、第２のデータレジスタ２２にラッチされているライトデータＱ０〜Ｑ７をメモリセルＭＣに記憶し、第１のデータレジスタ２１にラッチされているライトデータＱ０〜Ｑ７を第２のデータレジスタ２２に移動し、さらに外部から入力されるライトデータＱ０〜Ｑ７を第１のデータレジスタ２１に一時的にラッチする。
【００４０】
このように、書き込み動作に３つのステージを設けて、第１、第２のデータレジスタ２１、２２及びメモリセルアレイ１１におけるライトデータの移動をパイプライン化し、ライトコマンド１において入力されたライトデータを、その後、２回後に入力されるライトコマンド３を契機としてセルアレイ１１に書き込む。
【００４１】
また、リードコマンドを受け取った場合は、読み出しを行うアドレスが、第１のデータレジスタ２１または第２のデータレジスタ２２に記憶されたデータに相応するアドレスと一致するか否か調べ、一致する場合は第１のデータレジスタ２１または第２のデータレジスタ２２に記憶されているデータをリードデータとして読み出すようにしている。
【００４２】
このような構成により、ランダムサイクルタイムを５クロックサイクルに維持したままで、８ビットのバースト長を持つデータの書き込み、及び読み出しが可能になる。
【００４３】
以上説明したようにこの第１の実施の形態によれば、最初のライトコマンドが入力されてから、２回後のライトコマンドが入力されたときに、ライトデータをメモリセルアレイに書き込むことにより、短いランダムサイクルタイムを維持したままで、８ビットの長いバースト長を持つライトデータの書き込み、及び読み出しを行うことができる。
【００４４】
［第２の実施の形態］
次に、この発明の第２の実施の形態のファーストサイクルランダムアクセスメモリについて説明する。
【００４５】
この第２の実施の形態のファーストサイクルランダムアクセスメモリのハード構成は、図１に示した第１の実施の形態の構成と同様である。前記第１の実施の形態では、ライトデータのバースト長が８ビットの場合を説明したが、この第２の実施の形態では、ライトデータのバースト長が１６ビットの場合を説明する。
【００４６】
図３は、第２の実施の形態のファーストサイクルランダムアクセスメモリの動作を示すタイミングチャートである。
【００４７】
図３では、ランダムサイクルタイム（Ｒａｎｄｏｍ Ｃｙｃｌｅ Ｔｉｍｅ）が８クロックサイクル（クロックＣＬＫの８サイクル）、ライトレーテンシー（ＷＬ）が６クロックサイクル、及びライトデータ（ＤＱ）のバースト長が１６ビット（Ｑ０、Ｑ１、Ｑ２、…、Ｑ１５）を例としている。また同様に、ライトコマンド（Ｗｒｉｔｅ Ｃｏｍｍａｎｄ）は、連続する２つのクロックサイクルで、ＷＲＡ＋ＬＡＬにて与えられる。
【００４８】
図３に示すように、バンク０のメモリセルアレイ１１にライトデータＱ０、Ｑ１、Ｑ２、…、Ｑ１５を書き込むために、１回目のライトコマンド１を受け取ったとき（Ｓｔａｇｅ １）、ライトデータＱ０〜Ｑ１５を第１のデータレジスタ２１に一時的にラッチする。その後、２回目のライトコマンド２を受け取ったとき（Ｓｔａｇｅ ２）、第１のデータレジスタ２１にラッチされているライトデータＱ０〜Ｑ１５を第２のデータレジスタ２２に移動し、外部から入力されるライトデータＱ０〜Ｑ１５を第１のデータレジスタ２１に一時的にラッチする。さらに、３回目のライトコマンド３を受け取ったとき（Ｓｔａｇｅ ３）、第２のデータレジスタ２２にラッチされているライトデータＱ０〜Ｑ１５をメモリセルＭＣに記憶し、第１のデータレジスタ２１にラッチされているライトデータＱ０〜Ｑ１５を第２のデータレジスタ２２に移動し、さらに外部から入力されるライトデータＱ０〜Ｑ１５を第１のデータレジスタ２１に一時的にラッチする。
【００４９】
また、前記第１の実施の形態と同様に、リードコマンドを受け取った場合は、読み出しを行うアドレスが、第１のデータレジスタ２１または第２のデータレジスタ２２に記憶されたデータに相応するアドレスと一致するか否か調べ、一致する場合は第１のデータレジスタ２１または第２のデータレジスタ２２に記憶されているデータをリードデータとして読み出すようにしている。
【００５０】
以上によりこの第２の実施の形態では、１回目のライトコマンドが入力されてから、２回後のライトコマンドが入力されたときに、ライトデータをメモリセルアレイに書き込むことにより、短いランダムサイクルタイム（８クロックサイクル）を維持したままで、１６ビットの長いバースト長を持つライトデータの書き込み、及び読み出しを行うことができる。
【００５１】
なお、前記第１、第２の実施の形態におけるメモリセルアレイ１１を構成するメモリセルＭＣには、１つのキャパシタと１つのトランジスタとで形成されるダイナミック型メモリセルを用いることができる。
【００５２】
また、前記第１、第２の実施の形態には、ライトコマンドによるライトデータの外部からの取り込み（書き込み）が、外部から入力されるクロックＣＬＫの立ち上がりエッジと立ち下がりエッジとに同期して動作するダブルデータレート方式である例を示したが、ライトデータの取り込み（書き込み）は、クロックＣＬＫの立ち上がりエッジあるいは立ち下がりエッジのいずれか一方にだけ同期して動作するシングルデータレート方式であってもよい。
【００５３】
また、前述した各実施の形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。
【００５４】
さらに、前述した各実施の形態には種々の段階の発明が含まれており、各実施の形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００５５】
【発明の効果】
以上述べたようにこの発明によれば、短いランダムサイクルライムを維持したまま、長いバースト長を有するデータを入出力できる半導体記憶装置を提供することが可能である。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態のファーストサイクルランダムアクセスメモリの構成を示すブロック図である。
【図２】前記第１の実施の形態のファーストサイクルランダムアクセスメモリの動作を示すタイミングチャートである。
【図３】この発明の第２の実施の形態のファーストサイクルランダムアクセスメモリの動作を示すタイミングチャートである。
【図４】従来のファーストサイクルランダムアクセスメモリの第１の動作例を示すタイミングチャートである。
【図５】従来のファーストサイクルランダムアクセスメモリの第２の動作例を示すタイミングチャートである。
【図６】従来のファーストサイクルランダムアクセスメモリの構成を示すブロック図である。
【図７】従来のファーストサイクルランダムアクセスメモリの第１の不具合の動作例を示すタイミングチャートである。
【図８】従来のファーストサイクルランダムアクセスメモリの第２の不具合の動作例を示すタイミングチャートである。
【符号の説明】
１１…メモリセルアレイ、１２…ロウデコーダ、１３…カラムデコーダ、１４…コマンドデコーダ、１５…デコーダ用のアドレスレジスタ、１６…第１のアドレスレジスタ、１７…第２のアドレスレジスタ、１８…第１のアドレス比較回路、１９…第２のアドレス比較回路、２０…データ入出力制御回路、２１…第１のデータレジスタ、２２…第２のデータレジスタ、ＭＣ…メモリセル、ＷＬ…ワード線、ＣＳＬ…カラム選択線

Claims (15)

  1. データを記憶するメモリセルが複数配列されたメモリセルアレイと、
    外部から入力されるコマンドをデコードするコマンドデコーダと、
    前記コマンドデコーダからの出力に従って、前記メモリセルへのデータの書き込み、及び外部へのデータの出力を制御する入出力制御回路とを具備し、
    書き込みを指示するライトコマンドが前記コマンドデコーダに入力されたとき、外部から取り込まれた書き込みデータは、前記ライトコマンドが入力されてから、２回後のライトコマンドが入力されたタイミングで前記メモリセルに書き込まれることを特徴とする半導体記憶装置。
  2. データを記憶するメモリセルが複数配列されたメモリセルアレイと、
    外部から入力されるコマンドをデコードするコマンドデコーダと、
    書き込みを指示する第１のライトコマンドが前記コマンドデコーダに入力されたとき、外部から取り込んだ書き込みデータを記憶する第１のデータレジスタと、
    前記コマンドデコーダに第２のライトコマンドが入力されたとき、前記第１のデータレジスタに記憶されている前記書き込みデータが転送される第２のデータレジスタと、
    前記コマンドデコーダに第３のライトコマンドが入力されたとき、前記第２のデータレジスタに記憶されている前記書き込みデータを前記メモリセルに書き込む入出力制御回路と、
    を具備することを特徴とする半導体記憶装置。
  3. データを記憶するメモリセルが複数配列されたメモリセルアレイと、
    外部から入力されるコマンドをデコードするコマンドデコーダと、
    前記コマンドデコーダからの出力に従って、前記メモリセルへのデータの書き込み、及び外部へのデータの出力を制御する入出力制御回路と、
    外部から取り込んだ書き込みデータを記憶する第１のデータレジスタと、
    前記第１のデータレジスタに記憶されている書き込みデータを記憶するべきメモリセルのアドレスを保持する第１のアドレスレジスタと、
    前記第１のデータレジスタに記憶されている書き込みデータが転送される第２のデータレジスタと、
    前記第２のデータレジスタに記憶されている書き込みデータを記憶するべきメモリセルのアドレスを保持する第２のアドレスレジスタとを具備し、
    前記コマンドデコーダに第１のライトコマンドが入力されたとき、外部から取り込んだ第１の書き込みデータが第１のデータレジスタに記憶され、
    前記コマンドデコーダに第２のライトコマンドが入力されたとき、前記第１のデータレジスタに記憶されている前記第１の書き込みデータが前記第２のデータレジスタに転送されると共に、外部から取り込んだ第２の書き込みデータが第１のデータレジスタに記憶され、
    前記コマンドデコーダに第３のライトコマンドが入力されたとき、前記第２のデータレジスタに記憶されている前記第１の書き込みデータが前記メモリセルに書き込まれると共に、前記第１のデータレジスタに記憶されている前記第２の書き込みデータが前記第２のデータレジスタに転送され、外部から取り込んだ第３の書き込みデータが第１のデータレジスタに記憶されることを特徴とする半導体記憶装置。
  4. 前記アドレスデコーダにリードコマンドが入力されたとき、読み出しを行う前記メモリセルのアドレスを保持する第３のアドレスレジスタと、
    前記第１のアドレスレジスタに保持されたアドレスと、前記第３のアドレスレジスタに保持されたアドレスとを比較し、比較結果を前記入出力制御回路へ出力する第１のアドレス比較回路と、
    前記第２のアドレスレジスタに保持されたアドレスと、前記第３のアドレスレジスタに保持されたアドレスとを比較し、比較結果を前記入出力制御回路へ出力する第２のアドレス比較回路とをさらに具備し、
    前記第１のアドレス比較回路から出力された比較結果が、前記２つのアドレスが一致することを示す信号である場合、前記入出力制御回路は前記第１のデータレジスタに記憶されている前記書き込みデータを、リードデータとして外部に出力し、
    前記第２のアドレス比較回路から出力された比較結果が、前記２つのアドレスが一致することを示す信号である場合、前記入出力制御回路は前記第２のデータレジスタに記憶されている前記書き込みデータを、リードデータとして外部に出力することを特徴とする請求項３に記載の半導体記憶装置。
  5. 前記書き込みデータは、バースト長が４ビットより大きいことを特徴とする請求項１または２に記載の半導体記憶装置。
  6. 前記書き込みデータは、バースト長が８ビットであることを特徴とする請求項５に記載の半導体記憶装置。
  7. 前記書き込みデータは、バースト長が１６ビットであることを特徴とする請求項５に記載の半導体記憶装置。
  8. 前記書き込みデータの外部からの取り込みは、クロック信号の立ち上がりと立ち下がりとに同期して動作するダブルデータレート方式であることを特徴とする請求項１、２、５、６、７のいずれか１つに記載の半導体記憶装置。
  9. 前記第１、第２及び第３の書き込みデータは、バースト長が４ビットより大きいことを特徴とする請求項３または４に記載の半導体記憶装置。
  10. 前記第１、第２及び第３の書き込みデータは、バースト長が８ビットであることを特徴とする請求項９に記載の半導体記憶装置。
  11. 前記第１、第２及び第３の書き込みデータは、バースト長が１６ビットであることを特徴とする請求項９に記載の半導体記憶装置。
  12. 前記第１、第２及び第３の書き込みデータの外部からの取り込みは、クロック信号の立ち上がりと立ち下がりとに同期して動作するダブルデータレート方式であることを特徴とする請求項３、４、９、１０、１１のいずれか１つに記載の半導体記憶装置。
  13. 前記メモリセルアレイを構成するメモリセルは、１つのキャパシタと１つのトランジスタとで形成されるダイナミック型メモリセルであることを特徴とする請求項１乃至１２のいずれか１つに記載の半導体記憶装置。
  14. 前記メモリセルアレイは同時並行的にアクセスができないメモリセルの単一グループであり、前記半導体記憶装置は、前記メモリセルアレイに対して連続アクセスを許す最短の期間（ランダムサイクルタイム）が短いことを特徴とするファーストサイクルランダムアクセスメモリである請求項１乃至１３のいずれか１つに記載の半導体記憶装置。
  15. データを記憶するメモリセルが複数配列されたメモリセルアレイと、
    外部から入力されるコマンドをデコードするコマンドデコーダと、
    前記コマンドデコーダからの出力に従って、前記メモリセルへのデータの書き込み、及び外部へのデータの出力を制御する入出力制御回路とを具備し、
    書き込みを指示するライトコマンドが前記コマンドデコーダに入力されたとき、外部から取り込まれた書き込みデータは、前記ライトコマンドが入力されてから、２回後のライトコマンドが入力されたタイミングで前記メモリセルに書き込まれることを特徴とするファーストサイクルランダムアクセスメモリ。
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