CN1499524A - 能够进行高速处理的半导体存储装置 - Google Patents

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Abstract

本发明的半导体存储装置具备存储器单元阵列、指令解码器和输入输出控制电路。存储器单元阵列由排列的多个存储数据的存储器单元构成。指令解码器对从外部输入的指令进行解码。输入输出控制电路依据从上述指令解码器的输出，控制向上述存储器单元的数据写入、向外部的数据输出。所以，在指示写入的写指令被输入到上述指令解码器时从外部取得的写入数据在输入了上述写指令后输入了2次后的写指令的定时，被写入到上述存储器单元。

Description

能够进行高速处理的半导体存储装置
技术领域
本发明涉及半导体存储装置，特别涉及面向网络的快周期随机存储器(Fast Cycle RAM)那样的能够进行高速处理的半导体存储装置。
背景技术
近年来，作为希望应用到网络领域等的半导体存储装置，值得注意的是快周期随机存储器。该快周期随机存储器对于同一存储单位(最小单位的存储器单元阵列及其控制电路)，其最大特征是允许连续访问的时间短。随机周期时间对于同一存储单位，是指从开始读出或写入，到下一个能够再次读出或写入为止的最小时间间隔。
在快周期随机存储器中，对在连续周期接收的2个指令进行解码，产生指示写入的写入指令(Write Command)或指示读出的读指令(Read Command)。在此，用WRA+LAL表示写指令，用RDA+LAL表示读指令。
对于快周期随机存储器的写方式，由本申请人提案出了以下这样的写方式(参考特开2001-176267号公报)。该写方式如图1所示，是以下这样的方式：不在第1次的写指令1(阶段1)进行向存储器单元阵列(存储单位0)的写入，而用设置在存储器单元阵列外的数据寄存器暂时锁存写数据，实际在向同一存储单位的下一个(第2次)写指令2从上述数据寄存器向存储器单元阵列写入。
在图1中，举例了随机周期时间为5个时钟周期，写延迟(Writelatency)为3个时钟周期，脉冲串长度为4比特(Q0、Q1、Q2、Q3)。写延迟表示从输入写指令的LAL到接收到写数据Q0为止的时间。脉冲串长度表示在1次访问中处理的相当于1个管脚的数据长度。
如果不使用该写方式，在接收到写数据的写指令1时就那样将写数据写入存储器单元阵列，则如图2所示，到实际将写数据写入到存储器单元阵列的核心动作结束为止需要很长时间。特别地，如果将从输入写指令到向存储器单元阵列进行写入(核心动作)为止的时间，与从输入读指令到从存储器单元阵列进行读出(核心动作)为止的时间进行比较，则时间非常长。因此，对于同一存储单位，连续执行写指令、读指令时的随机周期时间变长。
另一方面，在接收到写数据并锁存到数据寄存器中的阶段1和从数据寄存器向存储器单元阵列写入写数据的阶段2进行了流水线化的上述延迟写(Late Write)方式中，由于从写指令马上进入到向存储器单元阵列的写入(核心动作)，所以能够容易地缩短随机周期时间。
在图3中展示了具有上述延迟写方式的半导体存储装置的模块结构。
如图3所示，上述半导体存储装置具备行解码器102、列解码器103作为存储器单元阵列101的地址选择电路。行解码器102选择字线WL。列解码器103选择列选择线CSL。进而，上述半导体存储装置具备指令解码器104、解码器用地址寄存器105、数据输入输出控制电路106、延迟写用数据寄存器107、地址寄存器108、地址比较电路109。指令解码器104对从外部来的指令命令进行解码。地址寄存器105存储用来指定存储场所的地址。数据输入输出控制电路106控制数据的输入输出。
在上述延迟写方式中，在输入了向同一存储单位的第2次写指令时，将写数据写入到存储器单元阵列102中。所以，在到将写数据写入到存储器单元阵列102为止的之间，暂时保存写数据的数据寄存器107、存储写入写数据的地址的地址寄存器108是不可欠缺的。
进而，在向指令解码器104输入读指令，与此同时输入应该存储暂时被保存在数据寄存器107中的数据的地址和将同一地址输入到地址寄存器105的情况下，有必要从数据寄存器107直接读出读数据。因此，具备对在读指令时接收的地址、存储数据寄存器107内的数据的地址进行比较的地址比较电路109。
在现有的上述快周期随机存储器中，脉冲串长度大都最大是4比特。现在，也提出了对能够输入输出具有8比特或16比特等长度的脉冲串长度的数据的要求，其实现成为了一个问题。
以下，考虑输入输出8比特或16比特等长度的脉冲串长度的数据的快周期随机存储器。该快周期随机存储器由于随机周期时间短，脉冲串长度长，所以如图4、图5所示，在输入写指令1(阶段1)，并通过数据寄存器107全部接收完写数据之前，就开始输入下一个写指令2(阶段2)，并向存储器单元阵列101写入(核心动作)。
在这样的情况下，数据寄存器107由于是没有从外部全部接收到输入的写数据的状态，所以在数据寄存器107中保存了无效的数据，是不能将该无效的数据写入到存储器单元阵列101中的。即，该状况可以说是写系统的破绽。
另外，如果将设计从在写指令1全部接收输入的写数据，变更为允许进行下一个写指令2，即如果加长随机周期时间，则能够解决该问题，但这样就失去了快周期随机存储器的最大特点了。
发明内容
本发明的一个方面的半导体存储装置具备配置了多个存储数据的存储器单元的存储器单元阵列、对从外部输入的指令进行解码的指令解码器、依据上述指令解码器的输出，控制向上述存储器单元的数据写入、向外部的数据输出的输入输出控制电路。在将指示写入的写指令输入到上述指令解码器时，从外部取得的写入数据在输入了从输入上述写指令的2次后的写指令的定时，被写入到上述存储器单元。
附图说明
图1是展示现有的快周期随机存储器的第1动作例子的定时流程图。
图2是展示现有的快周期随机存储器的第2动作例子的定时流程图。
图3是展示现有的快周期随机存储器的结构的框图。
图4是展示现有的快周期随机存储器的第1个不适合的动作例子的定时流程图。
图5是展示现有的快周期随机存储器的第2个不适合的动作例子的定时流程图。
图6是展示本发明的实施例1的快周期随机存储器的结构的框图。
图7是展示上述实施例1的快周期随机存储器的动作的定时流程图。
图8是展示本发明的实施例2的快周期随机存储器的动作的定时流程图。
具体实施方式
以下，参照附图说明本发明的实施例的半导体存储装置。在此，作为半导体存储装置以快周期随机存储器为例子。在说明时，针对所有的图，向共通的部分附加了共通的参照符号。
实施例1
首先，说明本发明的实施例1的快周期随机存储器。
图6是展示实施例1的快周期随机存储器的结构的框图。
该快周期随机存储器如图6所示，由存储器单元阵列11、行解码器12、列解码器13、指令解码器14、解码器用地址寄存器15、第1地址寄存器16、第2地址寄存器17、第1地址比较电路18、第2地址比较电路19、数据输入输出控制电路20、第1数据寄存器21、第2数据寄存器22构成。
上述存储器单元阵列11由排列的多个存储数据的存储器单元MC构成。为了选择存储器单元阵列11内的存储器单元MC，配置了作为地址选择电路的行解码器12、列解码器13。行解码器12根据地址数据选择字线WL，列解码器13选择列选择线CSL。由此，选择存在于字线WL和列选择线CSL的交点上的存储器单元MC。指令解码器14对从外部输入的外部指令例如指示写入的写指令、指示读出的读指令等指令进行解码。
解码器用地址寄存器15、第1地址寄存器16、第2地址寄存器17伴随着外部指令的输入，存储从外部输入的外部地址。即，这些地址寄存器存储例如进行写入或读出的存储器单元MC的地址。第1数据寄存器21暂时保存进行写入的写数据(DQ)。第1地址寄存器16存储写入保存在第1数据寄存器21中的写数据的地址。
第2数据寄存器22暂时保存保存在第1数据寄存器21中的写数据。第2地址寄存器17存储写入保存在第2数据寄存器中的写入数据的地址。
第1地址比较电路18在输入了读指令时，对存储在第1地址寄存器中的地址和存储在地址寄存器15中的地址进行比较，并将比较结果输出到数据输入输出控制电路20。第2地址比较电路19在输入了读指令时，对存储在第2地址寄存器中的地址和存储在地址寄存器15中的地址进行比较，并将比较结果输出到数据输入输出控制电路20。
数据输入输出控制电路20对应于从指令解码器24来的输出、从第1、第2地址比较电路来的比较结果，控制写数据或读数据的输入输出。即，控制向存储器单元MC写入写数据或向外部输出读数据。
下面，说明实施例1的快周期随机存储器的动作。
图7是展示实施例1的快周期随机存储器的动作的定时流程图。
在图7中，举例了随机周期时间(Random Cycle Time)为5个时钟周期(时钟CLK的5个周期)、写延迟(WL：Write latency)为3个时钟周期、写数据(DQ)的脉冲串长度为8比特(Q0、Q1、Q2、…Q7)。
另外，写指令(Write Command)在连续的2个时钟周期由WRA+LAL付与。随机周期时间是指从开始读出或写入开始到再次能够进行下一个读出或写入为止的最小时间间隔。在此，是指从输入写指令的WRA到能够再次输入写指令的WRA的最短期间。写延迟表示从输入写指令的LAL到第1数据寄存器接收到写数据Q0的时间。脉冲串长度表示在1次访问中处理的相当于1个管脚的数据长度。写数据是被写入到存储单位0的存储器单元阵列11内的存储器单元MC的，从外部输入的数据。
如图7所示，在为了将写数据Q0、Q1、Q2…Q7写入到存储单位0的存储器单元阵列11，而将第1次(最初)的写指令(WriteCommand)1输入到指令解码器14(阶段1)时，进行以下这样的动作。首先，将从外部接收到的写数据(DQ)存储到第1数据寄存器21中。与此同时，将从外部输入的外部地址作为应该写入被存储在第1数据寄存器21中的上述写数据的存储器单元的地址，而存储到第1地址寄存器16中。
接着，在为了同样地将数据写入到存储单位0的存储器单元阵列11，而将第2次写指令2输入到指令解码器14(阶段2)时，进行以下这样的动作。将存储在第1数据寄存器21内的写数据移动到第2数据寄存器22中。接着，将从外部接收到的写数据(DQ)存储到第1数据寄存器21中。另外，与这些同时，将存储在第1地址寄存器16内的地址移动到第2地址寄存器17。接着，将从外部输入的外部地址作为应该写入被存储在第1数据寄存器21中的上述写数据的存储器单元的地址，而存储在第1地址寄存器16中。
进而，为了同样地将数据写入到存储单位0的存储器单元阵列11，而将第3次写指令3输入到指令解码器14(阶段3)，则进行以下这样的动作。将存储在第2地址寄存器17内的地址经由解码器用地址寄存器15传送到行解码器12和列解码器13。接着，通过行解码器12和列解码器13选择字线WL和列选择线CSL，并决定写入写数据的存储器单元MC。然后，将存储在第2数据寄存器22内的写数据通过数据输入输出控制电路20移动并存储到决定了的存储器单元MC。
这样，不变更随机周期时间，就将具有8比特的脉冲串长度的写数据存储到存储器单元阵列11内的存储器单元MC中(核心动作)。
另外，在上述结构中，针对从第1、第2数据寄存器21、22直接读出写数据的寄存器读，有必要进行以下这样的改善。在接收到与应该分别存储第1数据寄存器21内的数据或第2数据寄存器22内的数据的地址一致的地址的读指令的情况下，必须从第1、第2数据寄存器21、22分别直接读出数据。所以，设置了第1、第2地址比较电路18、19，对分别存储在第1、第2地址寄存器16、17中的地址和根据读指令进行读出的地址是否一致进行调查。
上述第1地址比较电路18对存储在第1地址寄存器16中的地址和从外部输入的地址进行比较，调查它们是否一致。在一致的情况下，第1地址比较电路18向数据输入输出控制电路20输出表示一致的信号。然后，数据输入输出控制电路20将存储在第1数据寄存器21中的数据作为读数据输出到外部。
同样，第2地址比较电路22对存储在第2地址寄存器17中的地址和从外部输入的地址进行比较，调查它们是否一致。在一致的情况下，第2地址比较电路19向数据输入输出控制电路20输出表示一致的信号。然后，数据输入输出控制电路20将存储在第2数据寄存器22中的数据作为读数据输出到外部。
在上述实施例1的快周期随机存储器中的写入动作中，在接收到第1次写指令1时，暂时将写数据Q0～Q7锁存到第1数据寄存器21中。然后，在接收到第2次写指令2时，将锁存在第1数据寄存器21中的写数据Q0～Q7移动到第2数据寄存器22，将从外部输入的写数据Q0～Q7暂时锁存到第1数据寄存器21中。进而，在接收到第3次写指令3时，将锁存在第2数据寄存器22中的写数据Q0～Q7存储到存储器单元MC中，并将锁存在第1数据寄存器21中的写数据Q0～Q7移动到第2数据寄存器22，进而，将从外部输入的写数据Q0～Q7暂时锁存到第1数据寄存器21中。
这样，在写入动作中设置3个阶段，将第1、第2数据寄存器21、22和存储器单元阵列11中的写数据的移动流水线化，以其后2次后输入的写指令3作为定时，将在写指令1的输入的写数据写入到单元阵列11中。
另外，在接收到读指令的情况下，调查进行读出的地址是否与存储在第1数据寄存器21或第2数据寄存器22中的数据所对应的地址一致，在一致的情况下，将存储在第1数据寄存器21或第2数据寄存器22中的数据作为读数据进行读出。
通过这样的结构，能够在5个时钟周期中原样保持随机周期时间，而进行具有8比特脉冲串长度的写入和读出。
如以上说明的那样，根据该实施例1，通过在输入了最初的写指令后输入了2次后的写指令的时候，将写数据写入到存储器单元阵列，能够原样保持短的随机周期时间，而进行具有8比特长的脉冲串长度的写数据的写入和读出。
实施例2
接着，说明本发明的实施例2的快周期随机存储器。
该实施例2的快周期随机存储器的硬件结构与图6所示的实施例1的结构相同。在上述实施例1中，说明了写数据的脉冲串长度是8比特的情况，但在该实施例2中，说明写数据的脉冲串长度是16比特的情况。
图8是展示实施例2的快周期随机存储器的动作的定时流程图。
在图8中，举例了随机周期时间(Random Cycle Time)为8个时钟周期(时钟CLK的8个周期)，写延迟(WL)为6个时钟周期，以及写数据(DQ)的脉冲串长度为16比特(Q0、Q1、Q2、…Q15)。另外同样地，写指令(Write Command)在连续的2个时钟周期由WRA+LAL付与。
如图8所示，为了将写数据Q0、Q1、Q2、…Q15写入到存储单位0的存储器单元阵列11中，在接收到第1次写指令1时(阶段1)，将写数据Q0～Q15暂时锁存到第1数据寄存器21中。然后，在接收到第2次写指令2时(阶段2)，将锁存在第1数据寄存器21中的写数据Q0～Q15移动到第2数据寄存器22中，并将从外部输入的写数据Q0～Q15暂时锁存到第1数据寄存器21中。进而，在接收到第3次写指令3时(阶段3)，将锁存在第2数据寄存器22中的写数据Q0～Q15存储到存储器单元MC，并将锁存在第1数据寄存器21中的写数据Q0～Q15移动到第2数据寄存器22，进而将从外部输入的写数据Q0～Q15暂时锁存在第1数据寄存器21中。
另外，与上述实施例1相同，在接收到读指令的情况下，调查进行读出的地址是否与被存储在第1数据寄存器21或第2数据寄存器22中的数据所对应的地址一致，在一致的情况下，将存储在第1数据寄存器21或第2数据寄存器22中的数据作为读数据进行读出。
通过以上动作，在该实施例2中，通过在输入第1次写指令后输入了2次后的写指令的时候，将写数据写入到存储器单元阵列中，能够原样保持短的随机周期时间(8个时钟周期)，而进行具有16比特长的脉冲长度的写数据的写入和读出。
另外，在上述实施例1、2中的构成存储器单元阵列11的存储器单元MC中，可以使用由一个电容器和一个晶体三极管构成的动态型存储器单元。
另外，在上述实施例1、2中，展示了以下例子，根据写指令从外部取得写数据(写入)与从外部输入的时钟CLK的上升沿和下降沿同步地动作的双数据速率方式，但也可以是以下方式，写数据的取得(写入)只与时钟CLK的上升沿或下降沿中的任意一个同步地动作的单数据速率方式。
如上所述，根据本发明的实施例，能够提供一种原样保持短的随机周期时间，而能够输入输出具有长的脉冲串长度的数据的半导体存储装置。
另外，上述各实施例不仅可以单独实现，还可以适当地组合来实现。进而，在上述各实施例中，包含各种各样的发明，通过适当地组合在各实施例中揭示的多个构成要件，还能够抽出各种各样的发明。
本发明的其他特征及优点并不仅限定于以上说明了的实施例。在本发明的目的和权利要求所限定的范围内可以有各种变形，而它们也包含在本发明中。

Claims (23)

1.一种半导体存储装置，其特征在于包括：
配置了多个用于存储数据的存储器单元的存储器单元阵列；
对从外部输入的指令进行解码的指令解码器；以及
依据从上述指令解码器的输出，对向上述存储器单元的数据写入和向外部的数据输出进行控制的输入输出控制电路，其中
在上述指令解码器输入了指示写入的写指令的时候，从外部取得的写入数据在输入了上述写指令后输入了2次后的写指令的定时，被写入上述存储器单元。
2.根据权利要求1所述的半导体存储装置，其特征在于：
上述写入数据的脉冲串长度比4比特大。
3.根据权利要求2所述的半导体存储装置，其特征在于：
上述写入数据的脉冲串长度比8比特大。
4.根据权利要求2所述的半导体存储装置，其特征在于：
上述写入数据的脉冲串长度比16比特大。
5.根据权利要求1所述的半导体存储装置，其特征在于：
从外部取得上述写入数据采用与时钟信号的上升沿和下降沿同步进行动作的双数据速率方式。
6.根据权利要求1所述的半导体存储装置，其特征在于：
构成上述存储器单元阵列的存储器单元是由一个电容器和一个晶体管构成的动态型存储器单元。
7.根据权利要求1所述的半导体存储装置，其特征在于：
上述半导体存储装置包含允许对上述存储器单元阵列进行连续访问的最短期间(随机周期时间)短的快周期随机存储器。
8.一种半导体存储装置，其特征在于包括：
配置了多个用于存储数据的存储器单元的存储器单元阵列；
对从外部输入的指令进行解码的指令解码器；
在指示写入的第1写指令被输入到上述指令解码器时，存储从外部取得了的写入数据的第1数据寄存器；
在第2写指令被输入到上述指令解码器时，转送存储在上述第1数据寄存器中的上述写入数据的第2数据寄存器；
在第3写指令被输入到上述指令解码器时，将存储在上述第2数据寄存器中的上述写入数据写入到上述存储器单元的输入输出控制电路。
9.根据权利要求8所述的半导体存储装置，其特征在于：
上述写入数据的脉冲串长度比4比特大。
10.根据权利要求9所述的半导体存储装置，其特征在于：
上述写入数据的脉冲串长度比8比特大。
11.根据权利要求9所述的半导体存储装置，其特征在于：
上述写入数据的脉冲串长度比16比特大。
12.根据权利要求8所述的半导体存储装置，其特征在于：
从外部取得上述写入数据采用与时钟信号的上升沿和下降沿同步进行动作的双数据速率方式。
13.根据权利要求8所述的半导体存储装置，其特征在于：
构成上述存储器单元阵列的存储器单元是由一个电容器和一个晶体管构成的动态型存储器单元。
14.根据权利要求8所述的半导体存储装置，其特征在于：
上述半导体存储装置包含允许对上述存储器单元阵列进行连续访问的最短期间(随机周期时间)短的快周期随机存储器。
15.一种半导体存储装置，其特征在于包括：
配置了多个用于存储数据的存储器单元的存储器单元阵列；
对从外部输入的指令进行解码的指令解码器；
依据从上述指令解码器的输出，对向上述存储器单元的数据写入和向外部的数据输出进行控制的输入输出控制电路；
第1数据寄存器；
保存应该存储被存储在上述第1数据寄存器中的写入数据的存储器单元的地址的第1地址寄存器；
第2数据寄存器；以及
保存应该存储被存储在上述第2数据寄存器中的写入数据的存储器单元的地址的第2地址寄存器，其中
在第1写指令被输入到上述指令解码器时，将从外部取得了的第1写入数据存储到第1数据寄存器，
在第2写指令被输入到上述指令解码器时，将存储在上述第1数据寄存器中的上述第1写入数据转送到上述第2数据寄存器，同时将从外部取得了的第2写入数据存储到第1数据寄存器，
在第3写入指令被输入到上述指令解码器时，将存储在上述第2数据寄存器中的上述第1写入数据写入上述存储器单元，同时将存储在上述第1数据寄存器中的上述第2写入数据转送到上述第2数据寄存器，并将从外部取得了的第3写入数据存储到第1数据寄存器。
16.根据权利要求15所述的半导体存储装置，其特征在于：
还具备
保存在读命令被输入到上述地址解码器时进行读出的上述存储器单元的地址的第3地址寄存器；
对保存在上述第1地址寄存器中的地址和保存在上述第3地址寄存器中的地址进行比较，将比较结果输出到上述输入输出控制电路的第1地址比较电路；
对保存在上述第2地址寄存器中的地址和保存在上述第3地址寄存器中的地址进行比较，将比较结果输出到上述输入输出控制电路的第2地址比较电路，其中
在从上述第1地址比较电路输出的比较结果是表示上述2个地址一致的信号的情况下，上述输入输出控制电路将存储在上述第1数据寄存器中的上述写入数据作为读数据，输出到外部，
在从上述第2地址比较电路输出的比较结果是表示上述2个地址一致的信号的情况下，上述输入输出控制电路将存储在上述第2数据寄存器中的上述写入数据作为读数据，输出到外部。
17.根据权利要求15所述的半导体存储装置，其特征在于：
上述第1、第2、第3写入数据的脉冲串长度比4比特大。
18.根据权利要求17所述的半导体存储装置，其特征在于：
上述第1、第2、第3写入数据的脉冲串长度是8比特。
19.根据权利要求17所述的半导体存储装置，其特征在于：
上述第1、第2、第3写入数据的脉冲串长度是16比特。
20.根据权利要求15所述的半导体存储装置，其特征在于：
从外部取得上述第1、第2、第3写入数据采用与时钟信号的上升沿和下降沿同步进行动作的双数据速率方式。
21.根据权利要求15所述的半导体存储装置，其特征在于：
构成上述存储器单元阵列的存储器单元是由一个电容器和一个晶体管构成的动态型存储器单元。
22.根据权利要求15所述的半导体存储装置，其特征在于：
上述半导体存储装置包含允许对上述存储器单元阵列进行连续访问的最短期间(随机周期时间)短的网络快周期随机存储器。
23.一种快周期随机访问存储器，其特征在于包括：
配置了多个用于存储数据的存储器单元的存储器单元阵列；
对从外部输入的指令进行解码的指令解码器；以及
依据从上述指令解码器的输出，对向上述存储器单元的数据写入和向外部的数据输出进行控制的输入输出控制电路，其中
在向上述指令解码器输入了指示写入的写指令的时候，从外部取得的写入数据在输入了上述写指令后输入了2次后的写指令的定时，被写入上述存储器单元。
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