CN1702768A - 半导体存储装置 - Google Patents

Abstract

提供一种实现引脚数减少的同时实现高速化的半导体存储装置。具有共用地址端子和数据端子地址数据共用端子(ADD/Data)，从接收对于单元阵列的访问命令开始到从地址数据共用端子(ADD/Data)进行与访问命令对应的数据的输入或输出为止的延迟期间内，接收至少一个其他的访问命令并进行流水线控制，从地址数据共用端子(ADD/Data)到对应于最初的访问命令的数据，连续进行对应于所述其他访问命令的数据的输入或输出。

Description

半导体存储装置

技术领域

本发明涉及半导体存储装置，特别是适用于减少引脚数和高速化的半导体存储装置。

背景技术

近来，一种移动用的RAM系列(Mobile Specified RAM Family，称为“MSRAM”)被开发，该移动用的RAM系列利用具有静态随机存取存储器(SRAM)的功能的半导体存储装置(也称作伪SRAM)，该半导体存储装置由为了保存数据而需要刷新的动态存储单元构成单元阵列，该移动用的RAM系列与低耗电SRAM能够功能兼容，通过采用DRAM(Dynamic Random Access Memory)存储器单元来实现SRAM所不能实现的大容量(例如12M～128M)。

图8是用于说明时钟同步型半导体存储装置(SynchronousDRAM，称为“SDRAM”)的突发模式(突发长度＝8)的时序动作的一例的图。

在SDRAM中，

·时钟频率133MHz的SDR(单一数据速率)；

·突发(burst)长度(连续输出数据的字长)为8、16比特(一个字)并行；

CAS延迟时间(从输入读命令开始到输出最初的有效数据的时钟数)为3；

·传送8字突发所需时间为120ns。

在图8中，CLK是同步用时钟信号，CMD/Add是命令/地址信号，Dout/Din是数据输入输出端子的数据信号。输入存储体激活命令(バンクアクテイブコマンド)(ACT)和行地址，激活存储体，经过预定的周期(tRCD，例如30ns＝4时钟周期)后，输入读命令(RD)和列地址，输出在模式寄存器中设定的突发长度、根据/CAS延迟(CL＝3)输出指定地址的字数据QA0～QA7。PRE是预充电命令。另外，在图8所示例中，1时钟周期＝7.5ns，从ACT命令到下一个ACT命令为120ns。

图8表示时序动作例的SDRAM中，由于行访问的连续，占有存储器内核的周期长。另外，在1个读取周期中需要激活命令(ACT)、读/写命令(RD)和预充电命令(PRE)三个命令。还需要来自外部的SDRAM控制器的刷新控制。并且，利用行地址、列地址(RAS、CAS)的地址多路复用减少引脚数。

图9(A)表示由DRAM构成单元阵列，SRAM接口规格的MSRAM的动作的一例。图9(A)所示时序动作的一例MSRAM中，

·时钟频率133MHz的SDR(单一数据速率)；

·突发长度为8、16比特(一个字)并行；

·读延迟时间(RL)为7；

·传送8字突发所需时间为112.5ns。

另外，在该MSRAM中，在片选信号/CS(行激活)由高电平向低电平转移瞬间与内部刷新冲突时，将WAIT信号以激活状态输出。另外，在MSRAM中，预充电自动进行。

如图9(A)所示，传送8字突发所需时间为112.5ns，与图8的SDRAM相比快1～2个周期。另外，在图9(A)表示时序动作的半导体存储装置中，由于刷新产生的性能恶化基本为零。

图9(B)表示MSRAM中地址与数据多路复用时的动作的一例。图9(B)表示地址端子的一部分与数据端子共用、多路复用构成的时钟同步型半导体存储装置的突发模式(突发长度＝8)的时序动作的一例，时钟信号CLK利用图9(A)所示时钟CLK。在图9(B)中，ADV是表示MSRAM的地址/数据共用端子ADD/Data中由地址总线供给的地址信号有效的信号。MSRAM接收ADV的激活，在寄存器中锁存地址/数据共用端子ADD/Data的地址信号，此后，地址/数据共用端子ADD/Data用作数据输入/输出端子。将地址和数据在共用端子多路复用使用时，数据端子的根数比32根多时，引脚数比SDRAM也减少。在图9(B)所示例中，地址/数据共用端子ADD/Data作为数据输出端子，在突发模式下将读出数据QA0～QA7输出。

图10用于说明具有流水线·突发(パイプライン·バ一スト)功能的SRAM接口规格的MSRAM的动作。在图10中，CLK表示同步用时钟、CMD/Add表示命令/地址、Dout/Din表示数据输入输出端子的数据信号。在该结构中，输入读命令RDA、RDB、RDC，延迟CAS延迟时间，输出与读命令RDA对应的8字的连续数据QA0～QA7，从数据QA7输出的下一个时钟周期输出与读命令RDB相对应的8字的连续数据QB0～QB7，从数据QB7输出的下一个时钟周期输出与读命令RDC相对应的8字的连续数据QC0～QC7。在输入读数据RDA时，经过预定的时钟周期(例如60ns)后，连续输出读命令RDA、RDB、RDC的读出数据(8字×3)。这样，构成为在读命令输入后，经过一定时间之后，输出突发数据，其间，一边输出与在前的读命令相对应的数据，一边接收下一个命令，能够利用随机访问地址进行连续数据输出。

另外，参照后述专利文献1等的记载，为一种半导体存储器的结构，至少具有一个被兼用作数据信号和地址信号的输入的多重信号输入端子，输入控制信号(地址有效信号)，以区别施加到多重信号输入端子的信号是数据信号还是地址信号。

[专利文献1]特开平11-328971号公报(图1)

在图10所示具有流水线突发功能的半导体存储装置中，构成为一边输出对应于读命令的数据，一边接收下一个命令，能够将8字一单位的读出数据无间断地连续输出。

但是，最初的读命令RDA输入后的延迟期间，数据不向数据端子输出，而是空状态。发明人认识到通过有效利用该空状态，能够进一步推进高速化，基于本认识提出了本发明。

发明内容

即，本发明的目的是提供一种半导体存储装置，在实现高速化的同时，还能实现引脚数的减少。

本申请所记载的发明为了达到上述目的，大概如下所述。

本发明的一个方面(侧面)涉及的半导体存储装置，具有：地址数据共用端子，共用输入地址信号的地址端子的至少一部分和进行数据信号的输入和/或输出的数据端子；单元阵列，具有多个存储器单元，从由来自所述地址端子的地址信号选择的存储器单元读出数据信号，或者向所述读出和选择的存储器单元写入数据信号；电路，将与所述单元阵列相关的一个命令作为输入接收，从输入所述一个命令开始到从所述地址数据共用端子进行与所述一个命令对应的数据信号的输入或输出为止的期间内，再接收至少一个与所述单元阵列相关的命令，对所述接收的多个命令进行流水线处理。

在本发明中，与一个命令对应而对于单元阵列的访问、和与在前的命令对应而从单元阵列读出的数据输出到数据端子，在时间上重叠进行。

本发明其他方面(侧面)涉及的半导体存储装置具有：共用地址端子和输出和/或输入用的数据端子的地址数据共用端子；单元阵列，具有多个存储器单元，从由来自所述地址端子的地址信号选择的存储器单元读出数据信号，或者向选择的存储器单元写入数据；以及电路，将来自所述地址数据共用端子的写入数据供给所述单元阵列，将来自所述单元阵列的读出数据供给所述地址数据共用端子，从接收向所述单元阵列的访问命令开始到从所述地址数据共用端子进行与所述访问命令对应的数据的输入或输出为止的期间内，至少接收一个其他访问命令，从所述地址数据共用端子到与最初的访问命令对应的数据，进行对应于所述其他的访问命令的数据的输入或输出。

本发明涉及的半导体存储装置，输入单元阵列的读或写的访问命令，在进行与所述访问命令对应的数据信号的输出或输入期间，再接收至少一个访问命令，对多个访问命令进行流水线处理。

本发明其他方面涉及的半导体存储装置，具有控制在接收了读请求和读地址的周期的下一个周期中，对应于所述读请求的读出数据信号从数据端子输出的电路。本发明也可以构成为在接收了写请求和写地址的周期的下一个周期中接收对应于所述写请求的写入数据信号。本发明涉及的半导体存储装置具有读/写访问的流水线功能，具有以对应于在先接收的读请求的读出数据信号从数据端子输出的周期相重合的方式接收写请求和写地址，控制对应于所述写请求的写入数据在所述读出数据从所述数据端子输出之后，从所述数据端子接收的电路。

本发明涉及的半导体存储装置也可以具有电路，进行以下控制，控制在接收写请求和写地址的周期的下一个周期接收对应于所述写请求的写入数据信号，以所述写入数据信号从所述数据端子输入的周期相重合的方式接收读请求和读地址，控制对应于所述读请求的读出数据在所述写入数据从所述数据端子输入之后从所述数据端子输出。

根据本发明，从访问命令投入开始到从数据端子对对应于该命令的数据进行输入输出为止的延迟期间内，输入至少一个访问命令，输入的多个访问命令被流水线控制，使访问高速化。

并且，根据本发明，对于与一个命令对应的单元阵列的访问和与在前的命令对应而从单元阵列读出数据向数据端子的输出，在时间上重叠进行，实现访问的高速化。

而且，根据本发明，在具备共用数据的输入和输出的输入输出端子的半导体存储装置中，可以进行读/写的交互流水线动作，能够对应高速数据传送等。

另外，根据本发明，通过在接收读请求的周期的下一个周期输出读出数据的结构，尤其能够缩短明显的延迟。

附图说明

图1是表示本发明一个实施例的半导体存储装置的结构的图。

图2是用于说明本发明一个实施例的动作的时序图。

图3是用于说明本发明一个实施例的动作的时序图。

图4是用于说明本发明一个实施例的动作的时序图。

图5是表示本发明一个实施例的地址数据多路复用结构的DRAM电路结构的图。

图6是表示本发明其他的实施例的电路结构的图。

图7是用于说明本发明其他实施例的动作的时序图。

图9是用于说明现有的半导体存储装置(AD MUX MSRAM)的数据传送动作的图。

图10是用于说明现有的半导体存储装置(流水线突发MSRAM)的数据传送动作的图。

图11(A)是比较例，(B)、(C)是说明本发明一个实施例的读、写动作的图。

图12是表示本发明其他实施例的结构的图。

图13是用于说明本发明其他实施例的动作的时序图。

图14是表示本发明其他实施例的寄存器结构的图。

具体实施方式

参照附图对本发明进行详细的说明。

在本发明一个优选实施方式中，具有共用地址端子和数据端子的地址数据共用端子ADD/Data，以及存储器内核100，具有多个存储器单元、从来自所述地址端子的地址信号所选择的存储器单元读取数据和将数据写入到所选择的存储器单元，从一个访问命令投入开始到从地址数据共用端子ADD/Data进行对应于该命令的数据的输入输出为止的延迟期间内，输入至少一个访问命令，对输入的多个访问命令依次进行流水线控制。在本发明中，对应于一个命令而对于单元阵列的访问和对应于在前的命令、将来自单元阵列的读出数据向数据端子的输出，在时间上重叠进行。以下结合实施例进行详细说明。

[实施例]

图1表示本发明一个实施例的半导体存储装置的结构。参照图1，本实施例的半导体存储装置具有以下结构：存储器内核部100；输入命令(Command)并保存的寄存器(命令寄存器)101；读/写时序控制电路102；基于来自读/写时序控制电路102的AD切换信号115，将地址/数据共用端子ADD/Data切换连接到地址线113或数据线114的多路复用器电路103；接收来自多路复用器电路103的地址信号，输出内部地址117的寄存器104；串行接收来自多路复用器电路103的多个写入数据，并转换成并行数据的串行并行转换电路106；接收串行并行转换电路106的输出的寄存器107；经由数据总线111和寄存器107连接的数据寄存器110；经由数据总线111和数据寄存器110连接的寄存器109；接收寄存器109的多个数据输出，转换为串行数据并输出的并行串行转换电路108；接收来自读/写时序控制电路102的R/W切换信号116，控制输出使能/禁止的三态缓冲器105。另外，地址/数据共用端子ADD/Data的结构也可以是地址信号的一部分(例如低位比特)和数据信号共用。

在存储器内核100中，虽然全部未示出，但位线和字线的交叉部有存储器单元，从分别将行地址、列地址解码的解码器所选择的存储器单元向位线上读出的数据由放大器放大，通过选择的Y开关输出到本地数据总线112，并且，来自本地数据总线112的写入数据由放大器放大，向选择的存储器单元进行数据写入。

寄存器101存储保存输入的命令，将命令输出到读/写时序控制电路102。另外，寄存器101为了保存流水线连续输入的多个命令，由具有最大数量的连续输入命令的存储容量的FIFO(先入先出)型寄存器构成。寄存器101在时钟信号CLK的上升沿等沿将命令取样并保存输出。

读/写时序控制电路102接收来自寄存器101的命令，根据读/写访问，生成并输出读时序信号Read-K、写时序信号Write-K。另外，读/写时序控制电路102根据命令ADV，将用于对地址/数据共用端子ADD/Data进行地址和数据的切换控制的A/D切换信号115输出到多路复用器103。读/写时序控制电路102接收来自寄存器101的命令，根据读/写访问将R/W切换信号116输出到三态缓冲器105。三态缓冲器105在R/W切换信号116表示读时，处于输出使能状态；在R/W切换信号116表示写时，处于输出禁止状态(输出为高阻抗状态)。另外，将来自读/写时序控制电路102的内核控制信号118(例如控制字线等行系列的驱动的选通信号或控制读出放大器、Y开关的列系列的激活的信号等)输出到存储器内核100。另外，图1所示的半导体存储装置不限于动态半导体存储装置(SRAM也可以)，在动态半导体存储装置的情况下，读/写时序控制电路102也可以生成例如控制刷新的时序信号。

接收地址信号的寄存器104接收读时序信号Read-K、写时序信号Write-K，将内部地址供给到存储器内核100。在存储器内核100中，接收来自读/写时序控制信号102的内核控制信号118，由未图示的解码器将内部地址信号117解码，激活选择的字线，通过选择的Y开关进行存储器访问动作。

另外，地址信号输入到地址/数据共用端子ADD/Data后，寄存器104接收延迟预定周期且被激活的写时序信号Write-K，输出内部地址信号117。因此，寄存器104也被称作“延迟写寄存器”。

其次，对图1所示本实施例的半导体存储装置的动作进行说明。首先对数据的写入动作进行说明。写入地址由地址数据共用端子ADD/Data供给，写(Write)命令在寄存器101被取样，在多路复用器103中，地址/数据共用端子ADD/Data连接至地址线113，从地址/数据共用端子ADD/Data输入的地址信号被供给寄存器104的输入端，在寄存器104中，响应于写时序信号Write-K，将地址信号取样，作为内部地址信号117供给存储器内核100。其次，多路复用器103基于A/D切换信号115，将地址数据共用端子ADD/Data连接到数据线114，通过地址数据共用端子ADD/Data，在数据线114将数据信号以突发长度的字数依次串行输入，供给串行并行转换电路106。串行并行转换电路106将串行数据转换为并行，经由寄存器107供给数据寄存器110。数据寄存器110接收来自数据总线111的并行数据，供给存储器内核100，将多个数据写入选择的存储器单元中。从最初的写命令输入开始，也可以在输入对于该写命令的数据之前，输入下一个命令。此时命令保存在寄存器101中。

其次，对本实施例的半导体存储装置的数据读出动作进行说明。在寄存器101中对读(Read)命令进行取样，通过地址数据共用端子ADD/Data供给读出地址，在多路复用器103中，地址/数据共用端子ADD/Data连接至地址线113，在寄存器104中基于读时序信号Read-K对地址信号进行取样，供给存储器内核100。并且，在输入命令时(例如在最初的读命令输入后的延迟期间内输入命令时)，将该命令和地址信号保存在寄存101、104中。其次，多路复用103基于A/D切换信号115将地址数据共用端子ADD/Data与数据线114连接。从存储器内核100读出多个数据并传送到数据寄存器110，将从数据寄存器110并行传送数据总线111的读出数据供给寄存器109。并行串行转换电路108接收寄存器109的并行输出，将并行数据分别转换为串行数据并输出，从输出使能状态的三态缓冲器105，经由多路复用器电路103从地址数据共用端子ADD/Data将读出数据信号按突发长度的字数顺次输出。

在本实施例中，在从读命令输入开始到对应于该读命令的最初的读出数据输出为止的延迟期间内，当下一个读命令输入时，以FIFO(先入先出)形式存储在寄存器101中。并且，对应于下一个读命令的地址，在被输入到地址数据共用端子ADD/Data的地址有效信号被激活时，对输入到地址数据共用端子ADD/Data的地址信号进行取样。

图2是用于说明本发明一个实施例的动作的时序图。在图2所示例中，利用从CPU侧供给存储器的地址信号有效时而被激活的地址有效信号ADV作为地址数据切换信号。在共用地址端子和数据端子而多路复用使用的结构中，在地址数据共用端子ADD/Data中，输入一个地址信号(A)并激活地址有效信号ADV，当该地址信号(A)被锁存在寄存器时，对应于该地址信号(A)的读出数据在从地址数据共用端子ADD/Data输出之前期间，在地址数据共用端子ADD/Data中，输入下一个地址信号(B)并激活地址有效信号ADV，将该地址信号(B)锁存在寄存器104中。从后续时钟周期开始，对应于地址信号(A)的8字的读出数据QA0～QA7以1字的并行数据单位突发(突发长度＝8)，从地址数据共用端子ADD/Data输出。

在下一个时钟周期，从地址数据共用端子ADD/Data，输入地址信号(C)并激活地址有效信号ADV，该地址信号(C)锁存在寄存器中，从后续周期开始，对应于地址信号(B)的读出信号QB0～QB7以1字的并行数据单位突发(突发长度＝8)，从地址数据共用端子ADD/Data输出。

图3是用于说明本发明一个实施例的动作的时序图。图3表示了共用地址端子和数据端子的地址/数据多路复用结构的时钟同步型DRAM中，规定了时钟的上升和下降的两边沿的动作的双倍数据速率(DDR)的半导体存储装置的读动作。另外，省略了时间点t4至t5的期间。

在图3中，CLK、/CLK是互补的时钟信号。/ADV是在低电平呈激活状态，表示地址信号有效的地址有效信号。L，UDQS是表示输入输出数据是低位字节、高位字节数据的控制信号。ADD/DQ是共用地址和数据、多路复用的地址/数据共用端子ADD/Data的地址/数据信号。/CE1是芯片使能信号，在低电平呈激活状态。/OE是输出使能信号，在低电平呈激活状态，缓冲器电路为导通状态，读出数据从地址/数据共用端子ADD/Data输出。/WE是写使能信号，在低电平呈激活状态，在芯片使能为激活状态时进行写动作，在高电平时进行读动作。地址有效信号ADV为低电平时是表示地址总线的地址信号有效的信号，在寄存器中被取样。来自延迟时的地址数据共用端子ADD/DQ的读出数据按照低位、高位字节的数据选通信号(LDQS，UDQS)突发输出。在图3中，在时刻t3处地址有效信号/ADV被激活(低电平)，在时刻t7的时钟/CLK的下降沿和时刻t8的上升沿输出读出数据Q0、Q1。在图3中，也可以在延迟期间的t4至t7的期间内，激活地址有效信号/ADV，插入其他的读访问。

图4是用于说明本发明一个实施例的动作的时序图。图4表示在图3中示出读动作的时钟同步型半导体存储装置的写动作的一例。地址信号在地址有效信号ADV的低电平时在寄存器中被取样。在延迟时从地址数据共用端子ADD/DQ输入写入数据。在图4中，也可以在延迟期间的t4至t7期间，激活地址有效信号/ADV，插入别的写入访问。另外，在图3、图4中，tCMS、tCMH是命令的建立时间、保持时间，tAS、tAH是地址的建立时间、保持时间，tAC是访问时间，和其他的时序信息(tDQSCK、tDQSQ、……)一样与本发明没有直接的关系，因此省略其说明。

图5表示将图1所示地址数据多路复用结构的半导体存储装置应用于需要刷新动作来保存数据的DRAM中的结构。参照图5，该半导体存储装置具有对刷新地址产生电路201所产生的地址取样并作为刷新地址输出的第一寄存器202；对来自地址数据共用端子Add/Data的地址信号进行取样的第二寄存器203；对来自存储器内核的读出数据进行取样的第三寄存器204以及对来自地址数据共用端子Add/Data的写入数据进行取样的第四寄存器205。

图6表示本发明的其他实施例的结构图。在本实施例中，通过使图5的第一寄存器202、第二寄存器203和第四寄存器205一体化，减少电路元件数。

即，参照图6，在本实施例的半导体存储装置中具有：与地址·数据的共用端子Add/Data的一端连接，利用与栅极连接的控制信号KME来进行导通/截止控制的旁路晶体管所构成的第一开关301、一端连接于刷新地址生成电路201(参照图5)的输出，利用与栅极连接的控制信号KMR进行导通/截止控制的旁路晶体管所构成的第二开关302；第一、第二开关301、302的另一端共同连接，与第一触发器(由输入和输出相互连接的反相器303、304构成)连接，还具有一端与第一触发器的输出共同连接的第三、第四开关305、306。第三开关305由利用连接于栅极的控制信号KSA进行导通·截止控制的旁路晶体管构成，第三开关305的另一端与第二触发器(由输入和输出相互连接的反相器307、308构成)连接，作为内部激活地址(图1的内部地址)输出到行解码器。第四开关306由利用连接于栅极的控制信号KSW进行导通·截止控制的旁路晶体管构成，第四开关306的另一端与第三触发器(由输入和输出相互连接的反相器309、310构成)连接，作为写入数据(Write Data)输出。

图7(A)用于说明在图6所示结构中外部地址信号的取入动作。KME为高电平时第一开关301导通，地址信号从地址数据共用端子Add/Data输入，KSA为高电平时第三开关305导通，作为内部地址信号而输出。

图7(B)用于说明图6所示结构中的刷新地址的取入动作。KMR为高电平时第二开关302导通，输入来自刷新地址产生电路的刷新地址信号，KSA为高电平时第三开关305导通，刷新地址作为内部地址信号而输出。

图7(C)用于说明图6所示结构中写入数据的写入动作。KME为高电平时第一开关301导通，输入来自地址数据共用端子Add/Data的数据信号，KSW为高电平时第四开关306导通，作为写入数据(WriteData)输出。

这样，根据图6所示结构，通过共用寄存器、由开关来切换各种寄存器的用途，在地址/数据的多路复用功能(A/D MUX)的基础上，进一步实现了电路规模的缩小。

在上述实施例中，对为了有效活用从命令输入开始到数据输出为止的延迟期间(RL)的流水线处理进行了说明，以下对地址信息和数据信息分离、具有数据输入输出端子的半导体存储装置进行说明。本发明涉及的半导体存储装置的其他实施例是具有读/写访问的流水线功能的半导体存储装置，与来自对应于先接收的读请求的单元阵列的读出数据信号从数据输入输出端子输出的周期为同一周期时，输入写请求和写地址，对应于所述写请求的写入数据信号在对应于所述读请求的读出数据通过数据输入输出端子输出之后，从所述数据输入输出端子输入。利用这样的结构，能够实现读/写的流水线处理。在写请求之后发出读请求的情况下，同样地也能实现流水线处理。即，接收了写请求和写地址的周期的下一个周期中，接收对应于写请求的写入数据信号，在与写入数据信号从数据输入输出端子输入的周期的同一周期中，输入读请求和读地址，对应于所述读请求的读出数据在从所述数据输入输出端子输入写入数据信号后，从所述数据端子输出。在本发明的其他实施例中，写入数据信号是接收2次写请求、写入单元阵列的2级延迟写入方式。以下参照附图对本发明的其他实施例进行说明。

图11用于说明本发明其他实施例的动作原理的概要。图11(A)作为比较例，表示不进行本发明的流水线处理的结构的半导体存储装置的动作时序，与图9的时序图相对应。图11(B)用于说明本发明的一个实施例的半导体存储装置中的读动作的一例，图11(C)用于说明本发明一个实施例的半导体存储装置中的写动作的一例。

如图11(A)所示，从输入地址A开始，在预定的延迟(例如RL＝7)之后，在与地址A输入周期同一周期内，从数据输出输入端子输出对应于地址A的读出数据A0～A7。另外，虽然没有特别限制，图11所示例中，突发长度为8。同样地，对于地址B、C，经过延迟期间后，分别从数据输入输出端子输出对应于地址B、C的读出数据B0～B7、C0～C7。

其次，参照图11(B)对本发明一个实施例中的读动作进行说明。另外，图11(B)的“单元阵列”一栏表示单元阵列中的内部动作，例如，周期1(Cycle1)的“阵列A读”表示单元阵列中进行地址A的读出。如图11(B)所示，在本实施例中，进行读的流水线处理，在从数据输入输出端子输出数据的前一个周期(Cycle1)中，取入读地址(addA)，在该周期(Cycle1)中，从单元阵列读出数据，取入到未图示的外围电路的数据寄存器(例如后述的图12的输出锁存电路134)。

并且，在该前一个周期(Cycle1)的下一个周期(Cycle2)中，读出数据从数据输入输出端子输出(参照图11(B)的Cycle2的“addA输出”)。

根据本实施例，通过这样的结构，将下一个周期(Cycle2)的地址输入(addB的输入)作为时序的基准时的延迟(延迟’)为例如2或3。这样，根据本实施例，延迟与图11(A)(或者图9(A))所示情况(读取延迟RL＝7)相比明显缩短。

其次，参照图11(C)对本发明一个实施例的写动作进行说明。在周期1(Cycle1)中，输入读地址A(addA)(写使能信号/WE为高电平)，在单元阵列中进行写动作，将读出数据存储在未图示的数据寄存器(例如图12的输出锁存电路134)。

在下一个周期(Cycle2)中，输入写地址B(addB)，激活写使能信号/WE(为低电平)。但是，在该周期(Cycle2)中，相对于前一个周期(Cycle1)中输入的地址A的读出数据(addA输出A0～A7)从未图示的数据寄存器的数据输入输出端子输出。

此处，假如在周期2(Cycle2)中，向数据输入输出端子供给写入数据，则会与读出数据相冲突。因此，在周期2(Cycle2)中，不能将对应于写地址B的写入数据从数据输入输出端子输入。

因此，在本实施例中，为了实现流水线控制，在周期2(Cycle2)中，将相对于周期1(Cycle1)所给的读地址的读出数据信号从数据输入输出端子输出，对应于读地址B(addB)的写入数据还在下一个周期(Cycle3)中从数据输入输出端子输入，在未图示的数据寄存器电路(后述图12的输入锁存电路131)中锁存。

并且，其后的周期，在图11(C)的例中，在周期4(Cycle4)中，在激活写使能信号/WE时，将锁存在未图示的数据寄存器中的写入数据(相对于地址B的写入数据)写入单元阵列中。即，为2级延迟写入(Late-Write)结构。

根据上述结构，利用本实施例，在实现缩短延迟的同时，对于具有共用数据的输入和输出的数据端子的半导体存储装置，即使读访问和写访问在例如交互进行等，读访问和写访问混杂进行时，也能去除空闲周期，可以进行有效的流水线控制，并且，可以对应数据总线等的效率化、高速数据传送。

另一方面，不利用本发明结构的情况下，不能在读访问输入周期的下一个周期输入写数据，在读访问结束之后(读出数据信号从数据输入输出端子被输出之后)，进行写访问，降低了访问性能，并不能有效活用数据总线等，不能适应高速数据传送等。

图12表示参照图11(B)、(C)说明的本发明其他实施例的半导体存储装置的全部结构的一例。

参照图12，本发明一个实施例的半导体存储装置具有地址锁存电路120、切换开关126、127、地址缓冲器128、R/W控制·时序控制电路129、数据锁存电路130、开关135、136、切换开关137、数据输入缓冲器139、数据输出缓冲器140、生成控制信号CWCNT的控制信号生成电路141。并不特别限制，但输入片选信号/CS、地址有效信号/ADV、写使能信号/WE、输出使能信号/OE等作为从外部供给的控制信号。

地址锁存电路120具有锁存写地址且2级结构的第一、第二写锁存电路121、122和锁存读地址的读锁存电路124，在第一写锁存电路121的输出和第二写锁存电路122的输入之间设置开关123。

R/W控制·时序控制电路129在地址有效信号/ADV被激活的时序下，生成地址锁存电路120(写锁存电路121、122和读锁存电路124)的锁存时序信号。另外，当然也可以利用与内部时钟信号(在半导体存储装置内部生成，与外部时钟信号同步的时钟信号)同步的信号作为锁存时序信号。

切换开关126、127将控制信号CWCNT作为切换控制信号输入，在控制信号CWCNT被激活时，接通端子a、b，将地址缓冲器128的输出供给写锁存电路121的输入，在控制信号CWCNT为非激活状态时，接通端子b、c，将地址缓冲器128的输出切换成供给读锁存电路124的输入。开关123是根据控制信号CWCNT进行接通·断开控制的开关，在控制信号CWCNT被激活时接通，在控制信号CWCNT为非激活时断开。

控制信号生成电路141输入片选信号/CS、写使能信号/WE，当片选信号/CS为激活状态(低电平)、写使能信号/WE被激活(低电平)时，控制信号CWCNT变为激活状态(高电平)，在周期结束时，片选信号/CS变换为高电平、将控制信号CWCNT重置为非激活状态(低电平)。并不特别限制，控制信号生成电路141也可以由将以片选信号/CS、写使能信号/WE为输入的与非(NAND)电路的输出输入到置位端子，由将写使能信号/WE输入到复位端子的SR缓冲器构成。以下对图12所示实施例的动作进行说明。

片选信号/CS为激活状态，且写使能信号/WE为激活状态(低电平)时(写请求输入时)，控制信号CWCNT为高电平，由切换开关126、地址锁存电路120以及切换开关127构成的电路组将来自地址缓冲器128的输出由写锁存电路121锁存，并且，在输入下一个写请求时，由于开关123为接通状态，因此写锁存电路122将写锁存电路121的输出锁存并输出，写锁存电路122的输出从切换开关127供给到存储器内核100的地址解码器(未图示)。并且，在写使能信号/WE被激活的周期，控制信号CWCNT变为激活状态，开关135断开。另一方面，被控制信号CWCNT的反转信号(反相器138的输出)控制接通·断开的开关136接通。另外，开关133断开，在切换开关137中，端子a和b为接通状态，输入锁存电路132的输出与I/O总线连接。此时，在存储器内核100中，利用2次写使能信号/WE将从地址锁存电路120输出的地址信号从切换开关127供给存储器内核。

并且，在写使能信号/WE被激活的周期，例如图11(C)的周期2(Cycle2)中，在前的周期中输入读访问请求时，输出锁存电路134中锁存的读出数据经由开关136、为输出使能状态的输出缓冲器140(输出使能/OE为低电平)，从数据输入输出端子Data输出。

另外，在例如图11(C)的周期4(Cycle4)中，输入锁存电路132将输入锁存电路131的输出锁存并输出，其输出(写入数据)经由切换开关137供给I/O总线，传给存储器内核100。并且，在该周期4(Cycle4)中，被输出锁存电路134锁存的读出数据经由开关136、输出缓冲器140，从数据输入输出端子输出。

另一方面，片选信号/CS在激活状态下，且写使能信号/WE为非激活状态(固定高电平)时(输入读请求时)，控制信号CWCNT为非激活状态(低电平)，由切换开关126、地址锁存电路120以及切换开关127构成的电路组将来自地址缓冲器128的输出、锁存在读锁存电路124中的输出作为内部地址供给存储器内核100的地址解码器电路(未图示)。另外，控制信号CWCNT为非激活状态(低电平)时，开关135接通，开关136断开，开关133断开，在切换开关137中连接于端子b和c之间，将来自I/O总线的输出供给输出锁存电路134的输入。即，写入数据从数据输入输出端子，经由输入缓冲器139和接通状态的开关135，锁存到输入锁存电路131。由于开关133为断开状态，输入锁存电路131的输出不能传递到输入锁存电路132。并且，来自单元阵列的读出数据经由切换开关137供给输出锁存电路134并被锁存。另外，在图12中，当然锁存电路也可以由边沿触发型寄存器构成。另外，在图12中，开关123、133、135、136也可以由旁路晶体管或CMOS型转移栅极(トランスフアゲ一ト)等构成。

图13是用于说明图12所示实施例的半导体存储装置动作的时序图，表示控制信号CWCNT的时序波形。在周期1(Cycle1)中，在片选信号/CS、写使能信号/WE的下降沿，CWCNT变为高电平(写地址输入期间)，在片选信号/CS的上升沿，将控制信号CWCNT重置为低电平。

在周期2(Cycle2)中，控制信号CWCNT为低电平(读地址输入期间)。读地址被输入到地址端子，相对于周期2(Cycle2)的地址的写入数据被输入到数据端子。

在周期3(Cycle3)中，在片选信号/CS、写使能信号/WE的下降沿，控制信号CWCNT为高电平，写地址被输入，并且从数据端子输出相对于在周期2(Cycle2)输入的读地址的读出数据。在写使能信号/CS的上升沿将控制信号CWCNT重置为低电平。

图14表示由需要刷新来保存数据的DRAM单元构成存储器内核100的单元阵列的单元时的寄存器的结构。参照14，与图5不同，在本实施例中，DRAM单元的刷新命令从外部端子(引脚)输入。接收刷新命令后，刷新地址从构成刷新地址产生电路201的计数器输出，保存在寄存器202中，作为内部ROW(行)地址，从多路复用器206供给存储器内核100(图12)。并且，与图5不同，地址信号和数据信号不是多路复用。另外，当然本实施例也适用于上述MSRAM等的伪SRAM。

另外，如图14所示，在本实施例中，作为输入刷新命令的引脚进用于流水线处理的寄存器(例如图11的地址锁存电路120、数据锁存电路130等)的重置(fresh)的引脚可以兼用做刷新命令输入引脚。

另外，并不特别限定，在本实施例中，也可以从外部端子设定流水线控制的有/无。例如也可以通过连续2次激活表示地址总线上的地址信号有效的地址有效信号/ADV，进入流水线控制模式，在流水线控制模式中，也可以通过连续2次激活地址有效信号/ADV来退出流水线控制模式。在退出流水线控制模式时，为了进行流水线寄存器等的重置利用图14的外部引脚(Flush)。

以上根据上述实施例说明了本发明，本发明不限于上述实施例的结构，当然包括基于本发明原理的各种变形、修改。

Claims (24)

1.一种半导体存储装置，其特征在于，具有：

一个地址数据共用端子，共用一个输入地址信号的地址端子和一个进行数据信号的输入及/或输出的数据端子；

单元阵列，具有多个存储器单元，读出来自由所述地址信号所选择的存储器单元的数据信号，或者向所述读出和所选择的存储器单元写入数据信号；以及

电路，将与所述单元阵列相关的一个命令作为输入接收，从输入所述一个命令开始到从所述地址数据共用端子进行与所述一个命令对应的数据信号的输入或输出为止的期间内，再接收至少一个与所述单元阵列相关的命令，对所述接收的多个命令进行流水线处理。

2.根据权利要求1所述的半导体存储装置，其特征在于，对应于输入的命令的、对于所述单元阵列的访问动作，与对应于比所述输入命令先输入的命令的、来自所述地址数据共用端子的数据信号的输出或输入并行进行。

3.根据权利要求1所述的半导体存储装置，其特征在于，对应于输入的命令的、对于所述单元阵列的访问动作，与对应于比所述输入命令先输入的读出命令的、来自所述地址数据共用端子的数据信号的输出并行进行。

4.根据权利要求1所述的半导体存储装置，其特征在于，具有：

切换电路，将通过所述地址数据共用端子的信号切换为地址信号或者数据信号；

保存电路，保存至少一个输入的命令；

电路，将从所述地址数据共用端子输入的数据信号作为写入数据供给所述单元阵列，将从所述单元阵列读出的数据信号供给所述地址数据共用端子；以及

以下结构，从接受对于所述单元阵列的访问命令开始，到从所述地址数据共用端子进行与所述访问命令对应的数据信号的输入或输出为止的期间内，输入至少一个其它访问命令并由所述保存电路保存，对所述保存电路所保存的命令依次进行流水线处理。

5.根据权利要求1所述的半导体存储装置，其特征在于，具有：

切换电路，将通过所述地址数据共用端子的信号切换为地址信号或者数据信号；

保存电路，保存至少一个输入的命令；以及

电路，将来自所述地址数据共用端子的数据信号作为写入数据供给所述单元阵列，将来自所述单元阵列的读出数据供给所述地址数据共用端子，

从接受对于所述单元阵列的读命令开始，到从所述地址数据共用端子进行与所述读命令对应的数据信号的输出为止的延迟期间内，接受至少一个其它读命令，在对于所述单元阵列的一个读访问的结果、从所述单元阵列读出的数据从所述地址数据共用端子输出期间，进行对于所述单元阵列的其他读命令的读出处理。

6.根据权利要求1所述的半导体存储装置，其特征在于，所述存储器单元由需要刷新以保存数据的动态型存储器单元构成，具有：

第一和第二开关，从一端分别输入来自所述地址数据共用端子的地址信号和刷新地址，另一端共同连接，由第一和第二控制信号分别进行接通·断开控制；

第一触发器，其输入与所述第一和第二开关另一端的共同连接点连接；

第三和第四开关，一端共同连接至所述第一触发器的输出端，由第三和第四控制信号分别进行接通·断开控制；以及

第二和第三触发器，其输入分别连接至所述第三和第四开关的另一端，

供给单元阵列的内部地址和供给单元阵列的写入数据分别从第二和第三触发器输出。

7.一种半导体存储装置，其特征在于，具有：

具有多个存储器单元的单元阵列；以及

电路，在输入所述单元阵列的读或写的访问命令，直到进行与所述访问命令对应的数据信号的输入或输出为止的期间内，再接受至少一个访问命令，对多个访问命令进行流水线处理。

8.根据权利要求7所述的半导体存储装置，其特征在于，具有控制电路，控制在接受了读请求和读地址的周期的下一个周期中，来自与所述读请求对应的单元阵列的读出数据信号从数据端子输出。

9.根据权利要求8所述的半导体存储装置，其特征在于，所述控制电路，在接受了写请求和写地址的周期的下一个周期中，接受与所述写请求对应的写入数据信号。

10.一种半导体存储装置，其特征在于，具有：

具有多个存储器单元的单元阵列；

进行读/写访问的流水线处理的电路；以及

进行以下控制的电路，控制在来自与在先接受的读请求对应的单元阵列的读出信号从数据端子输出的周期中，接受写请求和写地址，在所述读出数据从所述数据端子输出之后，从所述数据端子接受与所述写请求对应的写入数据。

11.根据权利要求10所述的半导体存储装置，其特征在于，具有进行以下控制的电路，控制在接受了写请求和写地址的周期的下一个周期中，从数据端子接受与所述写请求对应的写入数据信号。

12.根据权利要求11所述的半导体存储装置，其特征在于，具有进行以下控制的电路，控制在与所述写入数据信号从所数据端子输入的周期相同的周期中，接受读请求和读地址，在所述写入数据从所述数据端子输入之后，对应于所述读请求的读出数据从所述数据端子输出。

13.根据权利要求10所述的半导体存储装置，其特征在于，所述数据端子由输入缓冲器的输入和输出缓冲器的输出共同连接的输入输出端子构成。

14.根据权利要求10所述的半导体存储装置，其特征在于，具有保存所述写入数据的锁存电路，在输入所述写请求的下一个写请求时，所述写入数据从所述锁存电路写入单元阵列。

15.根据权利要求14所述的半导体存储装置，与某周期中输入的读请求对应的读出数据信号，在所述某周期的下一个周期中，从所述数据端子输出。

16.根据权利要求15所述的半导体存储装置，其特征在于，

写请求和写地址在所述下一个周期中被输入；

在所述下一个周期的下一个周期中，写入数据从所述数据端子被输入并被保存在所述锁存电路中；

在所述下一个周期的下一个周期之后的周期中，当写请求被输入时，所述写入数据从所述锁存电路被写入到所述单元阵列中。

17.根据权利要求10所述的半导体存储装置，其特征在于，

保存所述写入数据信号的锁存电路由2级锁存电路构成；

保存所述写地址的地址锁存电路由2级锁存电路构成。

18.根据权利要求10所述的半导体存储装置，其特征在于，

单元阵列由需要刷新动作来保存数据的动态型存储器构成；

具有重置流水线用的寄存器的外部端子；

所述外部端子用作输入来自外部的刷新命令的端子。

19.根据权利要求18所述的半导体存储装置，其特征在于，  由一部分按照静态随机存取存储器、即SRAM的接口标准的伪SRAM构成。

20.根据权利要求10所述的半导体存储装置，其特征在于，从外部端子能够控制进入和退出流水线。

21.一种半导体存储装置，其特征在于，具有：

地址端子，输入地址信号；

数据输入输出端子，进行数据信号的输入和输出；

单元阵列，具有多个存储器单元，从存储器单元读出由来自所述地址端子的地址信号所选择的存储器单元的数据信号，向所选择的存储器单元写入数据信号；

输入锁存电路，保存来自所述数据输入输出端子的写入数据；

输出锁存电路，保存来自所述单元阵列的读出数据；以及

保存写地址的地址锁存电路，

在读出数据从所述数据输入输出端子被输出的周期的前一个周期中取入读地址，来自所述单元阵列的读出数据被取入到所述输出锁存电路，保存在所述输出锁存电路中的所述读出数据在所述周期中，从所述数据输入输出端子被输出时，写地址和写命令被输入的情况下，所述写地址被锁存在所述地址锁存电路中；

在所述周期的下一个周期中，对应于所述写命令的写入数据被提供给所述数据输入输出端子，并被保存在所述输入锁存电路中；

并且，接受下一个写命令的输入，保存在所述输入锁存电路中的写入数据被写入所述单元阵列中。

22.根据权利要求21所述的半导体存储装置，其特征在于，

在与写地址从所述地址端子被输入并被锁存在所述地址锁存电路的周期相同的周期中，来自所述输出锁存电路的读出数据信号被输出到所述数据输入输出端子；

读地址从所述地址端子被输入，在与来自所述单元阵列的读出数据被锁存在所述输出锁存电路的周期相同的周期中，从所述数据输入输出端子输入的写入数据被锁存在所述输入锁存电路中。

23.根据权利要求21所述的半导体存储装置，其特征在于，

具有在片选信号和写入使能信号同时被激活时，生成激活状态的信号，接收片选信号的非激活，生成非激活状态的控制信号的电路，

至少具有：

输入缓冲器，其输入与所述数据输入输出端子连接；

三态输出缓冲器，其输出与所述数据输入输出端子连接；

2级结构的数据输入锁存电路，接收最初的写使能信号的激活并写入初级，接收下一个写使能信号的激活，将下一级的锁存电路的写入数据锁存；

数据输出锁存电路；

第一和第二开关；以及

切换开关，

所述第一开关，连接在所述输入缓冲器的输出和所述数据输入锁存电路的输入之间，当所述控制信号为激活状态、非激活状态时分别断开、接通；

所述第二开关，连接在所述输出缓冲器的输入和所述数据输出锁存电路的输出之间，当所述控制信号为激活状态、非激活状态时分别接通、断开；

所述切换开关，在所述控制信号为激活、非激活状态时，分别将所述数据输入锁存电路的输出和所述数据输出锁存电路的输入连接至输入输出总线。

24.根据权利要求23所述的半导体存储装置，其特征在于，

具有：

地址锁存电路，包括锁存写地址的2级结构的写锁存电路和锁存读地址的读锁存电路；

第二、第三切换开关，

所述第二切换开关，连接在地址缓冲器的输出和所述地址锁存电路的输入端之间，当所述控制信号为激活状态、非激活状态时，所述地址缓冲器的输出分别连接至所述写锁存电路、所述读锁存电路；

所述第三切换开关，当所述控制信号为激活状态、非激活状态时，分别将所述写锁存电路、所述读锁存电路的输出作为内部地址输出至地址解码器。

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