WO2021077774A1 - 写操作电路、半导体存储器和写操作方法 - Google Patents

写操作电路、半导体存储器和写操作方法 Download PDF

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WO2021077774A1
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Definitions

  • This application relates to the technical field of semiconductor memory, and in particular to a write operation circuit, a semiconductor memory and a write operation method.
  • Semiconductor memory includes Static Random-Access Memory (SRAM), Dynamic Random Access Memory (DRAM), and Synchronous Dynamic Random Access Memory (SDRAM) , Read-Only Memory (ROM), flash memory, etc.
  • SRAM Static Random-Access Memory
  • DRAM Dynamic Random Access Memory
  • SDRAM Synchronous Dynamic Random Access Memory
  • ROM Read-Only Memory
  • the embodiments of the present application provide a write operation circuit, a semiconductor memory, and a write operation method to solve or alleviate one or more technical problems in the prior art.
  • an embodiment of the present application provides a write operation circuit, which is applied to a semiconductor memory, and is characterized in that it includes:
  • the data judgment module is used to determine whether to flip the input data according to the number of bits of the low data in the input data of the semiconductor memory, so as to generate the flip identification data and the first intermediate data;
  • the data buffer module includes a plurality of NMOS transistors and a plurality of first inverters.
  • the gate of the NMOS transistor is connected to the data judgment module through the first inverter to receive the second intermediate data.
  • the drain of the NMOS transistor is connected to the global Bus, the data buffer module is used to determine whether to flip the global bus according to the second intermediate data, where the second intermediate data is the inverted data of the first intermediate data;
  • the data receiving module is connected to the storage block.
  • the data receiving module receives the global bus data on the global bus, and receives the inversion identification data through the inversion identification signal line, and is used to decode the global bus data according to the inversion identification data, and then decode the data
  • the data is written into the memory block stored in the semiconductor, and the decoding includes determining whether to flip the global bus data;
  • the precharge module is connected to the precharge signal line and is used to set the initial state of the global bus to high.
  • it further includes a serial-to-parallel conversion circuit connected between the DQ port of the semiconductor memory and the data judgment module, and is configured to perform serial-to-parallel conversion on the first input data of the DQ port to generate second input data;
  • the data judgment module is used for determining whether to flip the second input data according to the number of bits of the low data in the second input data, so as to generate the flip identification data and the first intermediate data.
  • the second input data is divided into M groups, the flip identification data has M bits, the M bit flip identification data corresponds to M groups of second input data one-to-one, and each group of second input data has N bits.
  • M and N are integers greater than 1
  • the data judgment module is used to input a set of second input data when the number of bits of the low data is greater than N/2
  • the inversion data of is output as a corresponding set of first intermediate data, and the one-bit inversion identification data corresponding to the input set of second input data is set high; and the data that is low in the input set of second input data
  • the input set of second input data is output as a corresponding set of first intermediate data
  • the one-bit inversion identification data corresponding to the input set of second input data is set Is low.
  • the data judgment module includes:
  • the data judging unit the input end of the data judging unit is connected to the serial-to-parallel conversion circuit, the output end of the data judging unit is connected to the inversion identification signal line, and the data judging unit is used for the data that is low in the second input data.
  • the data judging unit is used for the data that is low in the second input data.
  • set the rollover identification data to high; and set the rollover identification data to low when the number of bits of the low data in the second input data is less than or equal to the preset value;
  • Data selector the input end of the data selector is connected to the data judgment unit, and is used to receive the second input data through the data judgment unit, the input end of the data selector also receives the inversion identification data through the inversion identification signal line, the output of the data selector
  • the terminal is connected to the input terminal of the first inverter, and the data selector is used to output the inverted data of the second input data as the first intermediate data when the inverted identification data is high; and when the inverted identification data is low Next, the original second input data is output as the first intermediate data.
  • the data selector includes a plurality of data selection units, and the data selection unit includes:
  • the second inverter the input terminal of the second inverter receives the inversion identification data through the inversion identification signal line;
  • the third inverter the input terminal of the third inverter is connected to the data judgment unit, and is used to receive the second input data from the data judgment unit;
  • the first transmission gate the input terminal of the first transmission gate is connected to the output terminal of the third inverter, and the output terminal of the first transmission gate is connected with the input terminal of the first inverter for outputting the first intermediate data.
  • the inverse control terminal of a transmission gate is connected to the output terminal of the second inverter, and the positive control terminal of the first transmission gate receives the inversion identification data through the inversion identification signal line;
  • the second transmission gate the input end of the second transmission gate is connected to the data judgment unit, and is used to receive the second input data from the data judgment unit, and the output end of the second transmission gate is connected to the input end of the first inverter for
  • the first intermediate data is output
  • the inverse control terminal of the second transmission gate receives the inversion identification data through the inversion identification signal line
  • the positive control terminal of the second transmission gate is connected to the output terminal of the second inverter.
  • the global bus data is in M groups, and the M bit inversion identification data corresponds to the M groups of global bus data one-to-one.
  • the data receiving module includes M data receiving units, the data receiving unit is connected to the storage block, and the data receiving unit It is used to decode the global bus data of the corresponding group according to the one-bit flip identification data.
  • the data receiving unit includes:
  • the fourth inverter the input terminal of the fourth inverter receives the inversion identification data through the inversion identification signal line;
  • a fifth inverter receives global bus data through the global bus
  • the third transmission gate the input terminal of the third transmission gate is connected to the output terminal of the fifth inverter, and the output terminal of the third transmission gate is connected to the storage block for outputting decoded data to the storage block.
  • the third transmission gate The anti-control terminal of is connected to the output terminal of the fourth inverter, and the positive control terminal of the third transmission gate receives the inversion identification data through the inversion identification signal line;
  • the fourth transmission gate the input terminal of the fourth transmission gate receives global bus data through the global bus, and the output terminal of the fourth transmission gate is connected to the storage block for outputting decoded data to the storage block.
  • the fourth transmission gate is inversely controlled The terminal receives the inversion identification data through the inversion identification signal line, and the positive control terminal of the fourth transmission gate is connected to the output terminal of the fourth inverter.
  • the pre-charging module includes a plurality of PMOS transistors and a plurality of holding circuits, the gate of the PMOS transistor is connected to the pre-charging signal line, the drain of the PMOS transistor is connected to the global bus, and the input and output terminals of the holding circuit Connect to the global bus.
  • an embodiment of the present application provides a semiconductor memory including the write operation circuit of any one of the above embodiments.
  • an embodiment of the present application provides a write operation method applied to a semiconductor memory, including:
  • the decoding includes determining whether to flip the global bus data
  • determining whether to flip the input data according to the number of bits of the low data in the input data of the semiconductor memory to generate the flip identification data and the first intermediate data includes:
  • the number of bits of the low data in the second input data it is determined whether to invert the second input data to generate the inversion identification data and the first intermediate data.
  • determining whether to flip the second input data according to the number of bits of the low data in the second input data to generate the flip identification data and the first intermediate data includes:
  • each group of second input data has N bits, where M and N are integers greater than 1;
  • the inversion data of the input set of second input data is output as a corresponding set of first intermediate data, and The one-bit flip identification data corresponding to a set of input second input data is set to high;
  • the input set of second input data is output as the corresponding set of first intermediate data, and the input One bit of inversion identification data corresponding to a group of second input data is set low.
  • the embodiment of the present application adopts the above-mentioned technical solution, which can reduce the number of flips on the global bus under the Precharge pull-up architecture, thereby greatly compressing current and reducing power consumption.
  • FIG. 1 schematically shows a block diagram of a partial structure of a semiconductor memory in an implementation manner of this embodiment
  • FIG. 2 schematically shows a block diagram of a partial structure of a semiconductor memory in another implementation manner of this embodiment
  • FIG. 3 schematically shows a circuit diagram (corresponding to a storage block) of a data buffer module and a precharge module in an implementation manner of this embodiment
  • FIG. 4 schematically shows a circuit diagram (corresponding to multiple storage blocks) of a data buffer module and a precharge module in an implementation manner of this embodiment
  • FIG. 5 schematically shows a block diagram of a data judgment module in an implementation manner of this embodiment
  • FIG. 6 schematically shows a block diagram of a data selection unit in an implementation manner of this embodiment
  • FIG. 7 schematically shows a block diagram of a data receiving module in an implementation manner of this embodiment
  • FIG. 8 schematically records a block diagram of a data receiving unit in an implementation manner of this embodiment
  • FIG. 9 schematically shows a flowchart of a write operation method in an implementation manner of this embodiment.
  • FIG. 1 schematically shows a block diagram of a part of the structure of a semiconductor memory in an implementation manner of this embodiment.
  • the semiconductor memory 20 includes a DQ port 24, a bank 26, and a write operation circuit.
  • the write operation circuit includes a global bus (Global Bus), a flip flag (Flag) signal line, a serial-to-parallel conversion circuit 21, a data judgment module 23, a data buffer module (Data Bus Buffer) 22, a data receiving module 25, and a pre-charging module 27.
  • the semiconductor memory 20 is a DRAM, such as a fourth-generation double-rate synchronous dynamic random access memory (Double Data Rate SDRAM 4, DDR4 for short).
  • the 8-bit first input data DQ ⁇ 7:0> input from the DQ port 24 passes through the write operation circuit to write data (ie decoded data) D ⁇ 127:0 >Write to memory block 26.
  • An Active command opens the only designated storage block 26, and the write operation can only be performed on one storage block 26. In other words, when one of the eight memory blocks 26 (ie, Bank ⁇ 7:0>) is working, the other banks are not working.
  • the number of storage blocks 26, the number of data bits of each storage block 26, and the number and number of data bits of the DQ port 24 are not limited in this embodiment.
  • DQ port 24 can also be one, used to input 8-bit first input data; DQ port 24 can also be two, that is, each DQ port 24 is used to input 8-bit first input data DQ ⁇ 7:0> Or DQ ⁇ 15:8>, and then input the 16-bit first input data DQ ⁇ 15:0>.
  • the first input data DQ ⁇ 7:0> performs a write operation on a group of memory blocks Bank ⁇ 7:0> through the above-mentioned write operation circuit; the first input data DQ ⁇ 15:8> Write another group of memory blocks Bank ⁇ 15:8> through the above-mentioned another write operation circuit.
  • the eight memory blocks 26 corresponding to DQ ⁇ 15:8> ie, Bank ⁇ 15:8>
  • the other banks do not work.
  • the semiconductor memory 20 has an array structure, and the structure of each unit may be the same, but due to different input data, the output data of each unit may be different.
  • the following takes one of the memory blocks as an example to introduce the write operation circuit of this embodiment.
  • the write operation circuit of this embodiment includes a data judgment module 23, which is used to determine whether to flip the input data according to the number of bits of the low data in the input data of the semiconductor memory 20 to generate a flip flag. Data and first intermediate data.
  • the data judgment module 23 is configured to output the inverted data of the input data as the first intermediate data when the number of bits of the low data in the input data is greater than the preset value, and set the Flag data to If the number of bits of the low data in the input data is less than or equal to the preset value, the original input data is output as the first intermediate data, and the Flag data is set low.
  • the data being high can mean that the data is equal to "1”
  • the data being “low” can be that the data is equal to "0”.
  • Data flipping can be understood as changing from “0” to “1”, or from “1” to "0".
  • the inversion of the data line or the signal line can be understood as a high level changing to a low level, or a low level changing to a high level.
  • the write operation circuit includes a serial-to-parallel conversion circuit 21.
  • the serial-to-parallel conversion circuit 21 is connected between the DQ port 24 and the data judgment module 24, and is used to perform serial-to-parallel conversion on the first input data of the DQ port 24 to generate second input data.
  • the serial-to-parallel conversion circuit 21 performs serial-to-parallel conversion on the 8-bit first input data DQ ⁇ 7:0>, and then generates the 128-bit second input data D2′ ⁇ 127:0> corresponding to Bank0.
  • the second input data D2' ⁇ 127:0> is divided into M groups
  • the Flag data is M bits
  • the M bits of Flag data correspond to M groups of second input data one-to-one
  • each group of second input data The data is N bits, where M and N are integers greater than 1.
  • the data judging module 23 is configured to, when the number of bits of the low data in the input group of second input data is greater than N/2, use the input inversion data of the input group of second input data as the corresponding group of first input data.
  • the second input data D2' ⁇ 127:0> is divided into 16 groups, each group of second input data has 8 bits, and each group of second input data corresponds to one bit of Flag data.
  • the Flag data is 16 bits, such as Flag ⁇ 15:0>.
  • the first intermediate data D1' ⁇ 127:0> will also be divided into 16 groups. Each bit of Flag data corresponds to a group of first intermediate data.
  • the semiconductor memory 20 of this embodiment further includes a data buffer module 22 and a precharge module 27.
  • FIG. 3 schematically shows a circuit diagram (corresponding to a storage block 26) of the data buffer module 22 in an implementation manner of this embodiment.
  • FIG. 4 schematically shows a circuit diagram (corresponding to 8 storage blocks 26) of the data buffer module 22 in an implementation of this embodiment.
  • the data buffer module 22 includes a plurality of NMOS (Negative Channel Metal Oxide Semiconductor) transistors 222 and a plurality of first inverters 24'.
  • the gate of the NMOS transistor 222 is connected to the data judgment module 23 through the first inverter 24, and the drain of the NMOS transistor 222 is connected to the global bus.
  • the first inverter 24 is used to perform an inversion operation on the first intermediate data to generate second intermediate data, so that the data buffer module 22 will determine whether to invert the global bus according to the second intermediate data. Since there are more data with "1" in the first intermediate data, there are more data with "0" in the second intermediate data.
  • the precharge module 27 is connected to the precharge signal line (Precharge), and is used to set the initial state of the global bus to low.
  • the semiconductor memory 20 adopts a precharge pull-up (High) global bus transmission structure.
  • the precharge module 27 includes a plurality of PMOS (Positive Channel Metal Oxide Semiconductor) transistors 221 and a plurality of hold circuits 223.
  • the gate of the PMOS transistor 221 is connected to the precharge signal line, and the drain of the PMOS transistor 221 is connected to the global bus; the input and output terminals of the holding circuit 223 are connected to the global bus, thereby forming a positive feedback circuit.
  • the function of Precharge is to set the initial state of each global bus to high.
  • the specific process is to generate a pull-up pulse (pulse, about 2ns) for the Precharge signal, pull the corresponding global bus for a while, and hold the circuit 223 to form a positive Feedback and lock the global bus at high level, but the ability of the holding circuit 223 to pull up and pull down current is relatively weak; when a certain global bus needs to be turned to low level, set the corresponding global bus to The data line (that is, the data line connected to the gate of the NMOS transistor 222 corresponding to this global bus) is pulled high (also a pulse, about 2ns), so that the corresponding NMOS transistor 222 will pull down the global bus for a while (The pull-down capability is greater than the pull-up capability of the holding circuit 223), and then the global bus will be locked to the low level through positive feedback to complete the flipping action of the data line. Since there are more data with "1" in the second intermediate data, fewer flipping actions are required
  • each global bus transmits one bit of the global bus data.
  • the global bus is 128, the global bus ⁇ 0>transmits the global bus data D' ⁇ 0>; the global bus ⁇ 1>transmits the global bus data D' ⁇ 1>; whil; the global bus ⁇ 127>transmits the global bus data D' ⁇ 127>.
  • the 128 global buses are divided into 16 groups.
  • each bit of Flag data corresponds to a group of global bus data.
  • the Flag data is 16 bits, such as Flag ⁇ 15:0>.
  • Each Flag signal line transmits 1 bit of Flag data.
  • the Flag signal line ⁇ 0> transmits Flag data Flag ⁇ 0>, and corresponds to the global bus data D′ ⁇ 0:7>, indicating whether D′ ⁇ 0:7> is The data after the second intermediate data is inverted;
  • the Flag signal line ⁇ 1> transmits Flag data Flag ⁇ 1>, and corresponds to the global bus data D′ ⁇ 8:15>, indicating whether D′ ⁇ 8:15> is the second middle The data after the data is inverted; ...;
  • Flag signal line ⁇ 15> transmits Flag data Flag ⁇ 15>, and corresponds to the global bus data D′ ⁇ 120:127>, indicating whether D′ ⁇ 120:127> is the second middle The data after the data is flipped.
  • the second intermediate data is the inverted data of the first intermediate data D1' ⁇ 120:127>
  • the global bus data D' ⁇ 127:120> D1' ⁇ 127:120 >
  • the global bus data D' ⁇ 127:120> is the flip data of D1' ⁇ 127:120>.
  • D′ ⁇ 15:8> D1′ ⁇ 15:8>
  • D′ ⁇ 15:8> is D1′ ⁇ 15: 8> the flip data.
  • the 256-bit global bus data (including the 128-bit global bus data corresponding to DQ ⁇ 7:0> and the 128-bit global bus data corresponding to DQ ⁇ 15:8> In the data), there are many data with "1".
  • the data judgment module 230 includes a data judgment unit 231 and a data selector 232.
  • the input end of the data judgment unit 231 is connected to the serial-to-parallel conversion circuit 21, and the output end of the data judgment unit 231 is connected to the Flag signal line, and is connected to the input end of the data selector 232.
  • the data judging unit 231 is configured to set the Flag data to high when the number of bits in the low data in the second input data is greater than the preset value; and the number of bits in the low data in the second input data to be less than or equal to In the case of the preset value, the Flag data is set to low.
  • the input end of the data selector 232 is connected to the data judgment unit 231 for receiving the second input data through the data judgment unit 231, the input end of the data selector 232 also receives Flag data through the Flag signal line, and the output end of the data selector 232 It is connected to the input terminal of the first inverter 224.
  • the data selector 232 is configured to output the flipped data of the second input data data as the first intermediate data when the Flag data is high; and when the Flag data is high, use the original second input data as the first intermediate data. An intermediate data output.
  • the data selector 232 includes a plurality of data selection units 232', and each data selection unit 232' is used to process one bit of Flag data and a set of second input data. For example, there may be 16 data selection units 232', corresponding to 16 groups of second input data and one bit of Flag data, respectively.
  • Fig. 6 shows an implementation of the data selection unit 232'.
  • the data selection unit 232' includes a second inverter 232A, a third inverter 232B, a first transmission gate 232C, and a second transmission gate 232D.
  • the input terminal of the second inverter 232A receives Flag data through the Flag signal line; the input terminal of the third inverter 232B is connected to the data judging unit 231 for receiving the second input data from the data judging unit 231; the first transmission gate The input terminal of the 232C is connected to the output terminal of the third inverter 232B, and the output terminal of the first transmission gate 232C is connected to the input terminal of the first inverter 224 for outputting the first intermediate data.
  • the anti-control terminal (the upper control terminal in FIG. 6) is connected to the output terminal of the second inverter 232A, and the positive control terminal (the lower control terminal in FIG.
  • the first transmission gate 232C receives Flag data through the Flag signal line;
  • the input end of the second transmission gate 232D is connected to the data judging unit 231 for receiving second input data from the data judging unit 231, and the output end of the second transmission gate 232D is connected to the input end of the first inverter 224 for receiving the second input data from the data judging unit 231.
  • the first intermediate data is output, the anti-control terminal of the second transmission gate 232D receives Flag data through the Flag signal line, and the positive control terminal of the second transmission gate 232D is connected to the output terminal of the second inverter 232A.
  • a set of third inverters 232B, first transmission gate 232C, and second transmission gate 232D are used to process one bit of second input data and output one bit of corresponding first intermediate data.
  • the third inverter 232B, the first transmission gate 232C, and the second transmission gate 232D should also have 8 groups, and then output 8 bits.
  • the global bus data D′ ⁇ 127:0> is the flipped data of the second input data D2′ ⁇ 127:0>; when the Flag data is 0, the global bus data D′ ⁇ 127: 0> is the original second input data D2' ⁇ 127:0>.
  • the write operation circuit in this embodiment further includes a data receiving module 25.
  • the input end of the data receiving module 25 is connected to the global bus and the flip identification signal line, and the output end of the data receiving module 25 is connected to the storage block 26 for determining whether to flip the global bus data according to the Flag data (decoding the global bus data) , And write the decoded data (write data) into the storage block 26. For example: when the Flag data is high, the flip data of the global bus data is output as the write data; and when the Flag data is low, the original global bus data is output as the write data.
  • the written data is restored to the input data of the semiconductor memory. Furthermore, the data and functions of the external ports of the semiconductor memory 20, such as the DQ port 24 and the DBI port (not shown in the figure), will not be changed.
  • the data receiving module 25 may include a plurality of data receiving units 250, and each data receiving unit 250 is used to process one bit of Flag data and a group of global bus data.
  • each data receiving unit 250 is used to process one bit of Flag data and a group of global bus data.
  • FIG. 8 shows an implementation manner of the data receiving unit 250.
  • the data receiving unit 250 includes a fourth inverter 251, a fifth inverter 252, a third transmission gate 253, and a fourth transmission gate 254.
  • the input terminal of the fourth inverter 251 receives Flag data through the Flag signal line; the input terminal of the fifth inverter 252 receives global bus data through the global bus; the input terminal of the third transmission gate 253 is connected to the fifth inverter 252 The output terminal of the third transmission gate 253 is connected to the storage block 26 for outputting write data to the storage block 26, and the inverse control terminal (the upper control terminal in FIG.
  • the third transmission gate 253 is connected to the first The output terminal of the three inverter 251, the positive control terminal of the third transmission gate 253 receives Flag data through the Flag signal line; the input terminal of the fourth transmission gate 254 receives global bus data through the global bus, and the output terminal of the fourth transmission gate 254 Connected to the storage block 26 for outputting write data to the storage block 26.
  • the inverse control terminal (the upper control terminal in FIG. 8) of the fourth transmission gate 254 receives Flag data through the Flag signal line, and the positive of the fourth transmission gate 254
  • the control terminal (the lower control terminal in FIG. 8) is connected to the output terminal of the fourth inverter 251.
  • a set of fifth inverter 252, third transmission gate 253, and fourth transmission gate 254 are used to process one bit of global bus data and output one bit of corresponding write data.
  • the fifth inverter 252, the third transmission gate 253, and the fourth transmission gate 254 should also have 8 groups, and then output 8-bit Write data D ⁇ 7:0>.
  • the global bus data is 256 bits If you need to flip the 256-bit global bus data, only the 32-bit Flag data will be flipped, and IDD4W will be greatly compressed.
  • the semiconductor memory 20 of this embodiment also includes other structures such as a sense amplifier, a precharge circuit, etc., because they are all the prior art, and this embodiment will not be repeated here.
  • FIG. 9 shows a flowchart schematically showing a write operation method in an implementation manner of this embodiment.
  • This writing operation method can be applied to the semiconductor memory 20 described above.
  • the write operation method may include:
  • Step S901 Set the initial state of the global bus to high
  • Step S902 Determine whether to flip the input data according to the number of bits of the low data in the input data of the semiconductor memory, so as to generate the flip identification data and the first intermediate data;
  • Step S903 Determine whether to invert the global bus according to the second intermediate data, where the second intermediate data is the inverted data of the first intermediate data;
  • Step S904 Decode the global bus data according to the flip identification data, and the decoding includes determining whether to flip the global bus data;
  • Step S905 Write the decoded data into the storage block.
  • step S902 may include: performing serial-to-parallel conversion on the first input data of the DQ port to generate the second input data; and determining whether or not according to the number of bits of the low data in the second input data The second input data is inverted to generate the inverted identification data and the first intermediate data.
  • the step of determining whether to flip the second input data according to the number of bits of the high data in the second input data to generate the flip identification data and the first intermediate data includes:
  • the second input data is divided into M groups, and each group of second input data has N bits; in the case that the number of bits of the low data in the input group of second input data is greater than N/2, the input group of second input data
  • the inversion data of the input data is output as a corresponding set of first intermediate data, and the one-bit inversion identification data corresponding to the input set of second input data is set to high; in the input set of second input data, it is low
  • the input group of second input data is output as a corresponding group of first intermediate data, and the one bit corresponding to the input group of second input data is inverted. Set to low.
  • the write operation circuit provided by the embodiment of the present application is applied to a semiconductor memory with a precharge pull-up global bus transmission structure, which can reduce the number of internal global bus flips before data is written into the memory block, greatly compress current and reduce power consumption .
  • first and second are only used for descriptive purposes, and cannot be understood as indicating or implying relative importance or implicitly indicating the number of indicated technical features. Therefore, the features defined with “first” and “second” may explicitly or implicitly include one or more of these features. In the description of the present application, "a plurality of” means two or more than two, unless otherwise specifically defined.

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Abstract

本申请实施例提供写操作电路、半导体存储器和写操作方法，写操作电路包括：数据判断模块，根据半导体存储器的输入数据中为低的数据的位数，确定是否翻转输入数据，以生成翻转标识数据和第一中间数据；数据缓冲模块，根据第二中间数据，确定是否翻转全局总线，其中，第二中间数据为第一中间数据的反相数据；数据接收模块，根据翻转标识数据，对全局总线数据进行解码，并将解码后的数据写入半导体存起的存储块，解码包括确定是否翻转全局总线数据；预充电模块，将全局总线的初始态设置为高。本申请实施例的技术方案可以实现在上拉架构下，减少内部全局总线的翻转次数，从而大幅压缩电流，降低功耗。

Description

写操作电路、半导体存储器和写操作方法
本申请要求于2019年10月25日提交中国专利局、申请号为201911021589.2、发明名称为“写操作电路、半导体存储器和写操作方法”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及半导体存储器技术领域，尤其涉及一种写操作电路、半导体存储器和写操作方法。
背景技术
本部分旨在为权利要求书中陈述的本申请的实施例提供背景或上下文。此处的描述不因为包括在本部分中就承认是现有技术。
半导体存储器包括静态随机存取存储器(Static Random-Access Memory，简称SRAM)、动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)、同步动态随机存取内存(Synchronous Dynamic Random Access Memory，简称SDRAM)、只读存储器(Read-Only Memory，简称ROM)、闪存等。
在固态技术协会(Joint Electron Device Engineering Council，JEDEC)的DRAM协议中，对DRAM的速度、省电都有具体要求。如何使DRAM更省电的同时，亦能保证信号的完整性以及数据传输和存储的可靠性，是行业内亟待解决的问题。
发明内容
本申请实施例提供一种写操作电路、半导体存储器和写操作方法，以解决或缓解现有技术中的一项或更多项技术问题。
第一方面，本申请实施例提供一种写操作电路，应用于半导体存储器，其特征在于，包括：
数据判断模块，用于根据半导体存储器的输入数据中为低的数据的位数，确定是否翻转输入数据，以生成翻转标识数据和第一中间数据；
数据缓冲模块，包括多个NMOS晶体管和多个第一反相器，NMOS晶体管的栅极通过第一反相器连接于数据判断模块，以接收第二中间数据，NMOS晶体管的漏极连接于全局总线，数据缓冲模块用于根据第二中间数据，确定是否翻转全局总线，其中，第二中间数据为第一中间数据的反相数据；
数据接收模块，连接于存储块，数据接收模块接收全局总线上的全局总线数据，并通过翻转标识信号线接收翻转标识数据，用于根据翻转标识数据，对全局总线数据进行解码，并将解码后的数据写入半导体存起的存储块，解码包括确定是否翻转全局总线数据；
预充电模块，连接于预充电信号线，用于将全局总线的初始态设置为高。
在一种实施方式中，还包括串并转换电路，连接于半导体存储器的DQ端口和数据判断模块之间，用于对DQ端口的第一输入数据进行串并转换，以生成第二输入数据；数据判断模块用于根据第二输入数据中为低的数据的位数，确定是否翻转第二输入数据，以生成翻转标识数据和第一中间数据。
在一种实施方式中，第二输入数据被划分为M组，翻转标识数据为M位，M位翻转标识数据与M组第二输入数据一一对应，每组第二输入数据为N位，其中，M和N为大于1的整数，数据判断模块用于在输入的一组第二输入数据中为低的数据的位数大于N/2的情况下，将输入的一组第二输入数据的翻转数据作为对应的一组第一中间数据输出，并将输入的一组第二输入数据对应的一位翻转标识数据置为高；以及在输入的一组第二输入数据中为低的数据的位数小于等于N/2的情况下，将输入的一组第二输入数据作为对应的一组第一中间数据输出，并将输入的一组第二输入数据对应的一位翻转标识数据置为低。
在一种实施方式中，数据判断模块包括：
数据判断单元，数据判断单元的输入端连接于串并转换电路，数据判断单元的输出端与翻转标识信号线连接，数据判断单元用于在第二输入数据中为低的数据的位数大于预设值的情况下，将翻转标识数据置为高；以及在第二输入数据中为低的数据的位数小于等于预设值的情况下，将翻转标识数据置为低；
数据选择器，数据选择器的输入端连接于数据判断单元，用于通过数据判断单元接收第二输入数据，数据选择器的输入端还通过翻转标识信号线接收翻转标识数据，数据选择器的输出端与第一反相器的输入端连接，数据选择器用于在翻转标识数据为高的情况下，将第二输入数据的翻转数据作为第一中间数据输出；以及在翻转标识数据为低的情况下，将原始的第二输入数据作为第一中间数据输出。
在一种实施方式中，数据选择器包括多个数据选择单元，数据选择单元包括：
第二反相器，第二反相器的输入端通过翻转标识信号线接收翻转标识数据；
第三反相器，第三反相器的输入端连接于数据判断单元，用于从数据判断单元接收第二输入数据；
第一传输门，第一传输门的输入端连接于第三反相器的输出端，第一传输门的输出端与第一反相器的输入端连接，用于输出第一中间数据，第一传输门的反控制端连接于第二反相器的输出端，第一传输门的正控制端通过翻转标识信号线接收翻转标识数据；
第二传输门，第二传输门的输入端连接于数据判断单元，用于从数据判断单元接收第二输入数据，第二传输门的输出端与第一反相器的输入端连接，用于输出第一中间数据，第二传输门的反控制端通过翻转标识信号线接收翻转标识数据，第二传输门的正控制端连接于第二反相器的输出端。
在一种实施方式中，全局总线数据为M组，M位翻转标识数据与M 组全局总线数据一一对应，数据接收模块包括M个数据接收单元，数据接收单元连接于存储块，数据接收单元用于根据一位翻转标识数据，对对应组的全局总线数据进行解码。
在一种实施方式中，数据接收单元包括：
第四反相器，第四反相器的输入端通过翻转标识信号线接收翻转标识数据；
第五反相器，第五反相器的输入端通过全局总线接收全局总线数据；
第三传输门，第三传输门的输入端连接于第五反相器的输出端，第三传输门的输出端与存储块连接，用于向存储块输出解码后的数据，第三传输门的反控制端连接于第四反相器的输出端，第三传输门的正控制端通过翻转标识信号线接收翻转标识数据；
第四传输门，第四传输门的输入端通过全局总线接收全局总线数据，第四传输门的输出端与存储块连接，用于向存储块输出解码后的数据，第四传输门的反控制端通过翻转标识信号线接收翻转标识数据，第四传输门的正控制端连接于第四反相器的输出端。
在一种实施方式中，预充电模块包括多个PMOS晶体管和多个保持电路，PMOS晶体管的栅极连接于预充电信号线，PMOS晶体管的漏极连接于全局总线，保持电路的输入和输出端连接于全局总线。
第二方面，本申请实施例提供一种半导体存储器，包括以上任一实施方式的写操作电路。
第三方面，本申请实施例提供一种写操作方法，应用于半导体存储器，包括：
将全局总线的初始态设置为高；
根据半导体存储器的输入数据中为低的数据的位数，确定是否翻转输入数据，以生成翻转标识数据和第一中间数据；
根据第二中间数据，确定是否翻转全局总线，其中，第二中间数据为第一中间数据的反相数据；
根据翻转标识数据，对全局总线数据进行解码，解码包括确定是否翻转全局总线数据；
将解码后的数据写入存储块。
在一种实施方式中，根据半导体存储器的输入数据中为低的数据的位数，确定是否翻转输入数据，以生成翻转标识数据和第一中间数据，包括：
对DQ端口的第一输入数据进行串并转换，以生成第二输入数据；
根据第二输入数据中为低的数据的位数，确定是否翻转第二输入数据，以生成翻转标识数据和第一中间数据。
在一种实施方式中，根据第二输入数据中为低的数据的位数，确定是否翻转第二输入数据，以生成翻转标识数据和第一中间数据，包括：
将第二输入数据划分为M组，每组第二输入数据为N位，其中，M和N为大于1的整数；
在输入的一组第二输入数据中为低的数据的位数大于N/2的情况下，将输入的一组第二输入数据的翻转数据作为对应的一组第一中间数据输出，并将输入的一组第二输入数据对应的一位翻转标识数据置为高；
在输入的一组第二输入数据中为低的数据的位数小于等于N/2的情况下，将输入的一组第二输入数据作为对应的一组第一中间数据输出，并将输入的一组第二输入数据对应的一位翻转标识数据置为低。
本申请实施例采用上述技术方案，可以实现在Precharge上拉架构下，减少全局总线上的翻转次数，从而可以大幅压缩电流，降低功耗。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本申请进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解， 这些附图仅描绘了根据本申请公开的一些实施方式，而不应将其视为是对本申请范围的限制。
图1示意性地示出了本实施例一种实施方式的半导体存储器部分结构的框图；
图2示意性地示出了本实施例另一种实施方式的半导体存储器部分结构的框图；
图3示意性地示出了本实施例一种实施方式的数据缓冲模块和预充电模块的电路图(对应于一个存储块)；
图4示意性地示出了本实施例一种实施方式的数据缓冲模块和预充电模块的电路图(对应于多个存储块)；
图5示意性地示出了本实施例一种实施方式的数据判断模块的框图；
图6示意性地示出了本实施例一种实施方式的数据选择单元的框图；
图7示意性地示出了本实施例一种实施方式的数据接收模块的框图
图8示意性的实录了本实施例一种实施方式的数据接收单元的框图；
图9示意性地示出了本实施例一种实施方式的写操作方法的流程图。
附图标记说明：
20：半导体存储器；
21：串并转换电路；
22：数据缓冲模块；
23：数据判断模块；
24：DQ端口；
25：数据接收模块；
26：存储块；
221：PMOS管；
222：NMOS管；
223：保持电路；
224：第一反相器；
231：数据判断单元；
232：数据选择器；
232′：数据选择单元；
232A：第二反相器；
232B：第三反相器；
232C：第一传输门；
232D：第二传输门；
250：数据接收单元；
251：第四反相器；
252：第五反相器；
253：第三传输门；
254：第四传输门。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的实施例；相反，提供这些实施例使得本申请将全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。
图1示意性地示出了本实施例一种实施方式的半导体存储器部分结构的框图。如图1所示，半导体存储器20包括DQ端口24、存储块(Bank)26以及写操作电路。其中，写操作电路包括全局总线(Global Bus)、翻转标识(Flag)信号线、串并转换电路21、数据判断模块23、数据缓冲模块(Data Bus Buffer)22、数据接收模块25和预充电模块27。在一种实施方式中，半导体存储器20为DRAM，如第四代双倍速率同步动态随机存储器(Double Data Rate SDRAM 4，简称DDR4)。
在一个示例中，如图1所示，从DQ端口24输入的8位第一输入数据 DQ<7:0>通过写操作电路，将写入数据(即解码后的数据)D<127:0>写入存储块26。一次激活(Active)命令打开唯一指定的存储块26，写操作也只能针对一个存储块26进行。也就是说，当八个存储块26(即Bank<7:0>)中，有一个Bank工作的时候，其他Bank不工作。需要说明的是，存储块26的数量、每个存储块26的数据位数以及DQ端口24的数据位数和数量，本实施例不作限定。例如：DQ端口24也可以为一个，用作输入8位第一输入数据；DQ端口24也可以为两个，即每个DQ端口24用作输入8位第一输入数据DQ<7:0>或DQ<15:8>，进而输入16位第一输入数据DQ<15:0>。
例如，如图2所示，第一输入数据DQ<7:0>通过上述的一个写操作电路对一组存储块Bank<7:0>执行写操作；第一输入数据DQ<15:8>通过上述的另一个写操作电路对另一组存储块Bank<15:8>执行写操作。相应地，与DQ<15:8>对应的八个存储块26(即Bank<15:8>)中，只有一个Bank工作的时候，其他Bank不工作。
半导体存储器20为阵列式结构，各单元结构可以相同，但因输入的数据不同，各单元输出的数据可能不同。下面以其中一个存储块为例，介绍本实施例的写操作电路。
如图1和图2所示，本实施例的写操作电路包括数据判断模块23，用于根据半导体存储器20的输入数据中为低的数据的位数，确定是否翻转输入数据，以生成翻转标识数据和第一中间数据。
在一种实施方式中，数据判断模块23用于在输入数据中为低的数据的位数大于预设值的情况下，将输入数据的翻转数据作为第一中间数据输出，并将Flag数据置为高；以及在输入数据中为低的数据的位数小于等于预设值的情况下，将原始的输入数据作为第一中间数据输出，并将Flag数据置为低。
例如：输入数据为8位。如果输入数据中等于“0”的位数超过一半，即超过4位(如为5位)，则Flag＝1，输出的第一中间数据等于输入数据 的翻转数据。如果写入数据中等于“0”的位数少于一半，如等于“1”的数据有3位，则Flag＝0，输出的第一中间数据等于原始的输入数据。
其中，数据为高可以是数据等于“1”，数据为“低”可以是数据等于“0”。数据的翻转可以理解为从“0”变为“1”，或者，从“1”变为“0”。数据线或信号线的翻转可以理解为高电平变为低电平，或低电平变化高电平。
在一种实施方式中，写操作电路包括串并转换电路21。串并转换电路21连接于DQ端口24和数据判断模块24之间，用于对DQ端口24的第一输入数据进行串并转换，以生成第二输入数据。例如：串并转换电路21对8位的第一输入数据DQ<7:0>进行串并转换，进而生成与Bank0对应的128位的第二输入数据D2′<127:0>。
在一种实施方式中，第二输入数据D2′<127:0>被划分为M组，Flag数据为M位，M位Flag数据与M组第二输入数据一一对应，每组第二输入数据为N位，其中，M和N为大于1的整数。数据判断模块23用于在输入的一组第二输入数据中为低的数据的位数大于N/2的情况下，将输入的一组第二输入数据的翻转数据作为对应的一组第一中间数据输出，并将输入的一组第二输入数据对应的一位翻转标识数据置为高；以及在输入的一组第二输入数据中为低的数据的位数小于等于N/2的情况下，将输入的一组第二输入数据作为对应的一组第一中间数据输出，并将输入的一组第二输入数据对应的一位翻转标识数据置为低。
例如：第二输入数据D2′<127:0>被划分为16组，每组第二输入数据为8位，每组第二输入数据与一位Flag数据对应。相应地，Flag数据为16位，如Flag<15:0>。第一中间数据D1′<127:0>相应也会被划分为16组。每一位Flag数据与一组第一中间数据对应。对于一组第二输入数据D2′<127:120>，如果D2′<127:120>中等于“0”的位数大于4位，则对应的Flag<15>＝1，输出的一组第一中间数据D1′<120:127>等于D2′<127:120>的翻转数据；如果第二输入数据中等于“0”的位数小于等于4位，则对应 的Flag<15>＝0，输出的一组第一中间数据D1′<120:127>即为D2′<127:120>。类似地，对于一组第二输入数据D2′<15:8>，如果D2′<15:8>中等于“0”的位数大于4位，则对应的Flag<1>＝1，输出的一组第一中间数据D1′<15:8>等于D2′<15:8>的翻转数据；如果第二输入数据中等于“0”的位数小于等于4位，则对应的Flag<1>＝0，输出的一组第一中间数据D1′<15:8>即为D2′<15:8>。对于一组第二输入数据D2′<7:0>，如果D2′<7:0>中等于“0”的位数大于4位，则对应的Flag<0>＝1，输出的一组第一中间数据D1′<7:0>等于D2′<7:0>的翻转数据；如果第二输入数据中等于“0”的位数小于等于4位，则对应的Flag<0>＝0，输出的一组第一中间数据D1′<7:0>即为D2′<7:0>。从而，第一中间数据D1′<127:0>中，为“0”的数据较多。
进一步地，本实施例的半导体存储器20还包括数据缓冲模块22和预充电模块27。图3示意性地示出了本实施例一种实施方式的数据缓冲模块22的电路图(对应于一个存储块26)。图4示意性地示出了本实施例一种实施方式的数据缓冲模块22的电路图(对应于8个存储块26)。
如图3和图4所示，数据缓冲模块22包括多个NMOS(Negative Channel Metal Oxide Semiconductor)晶体管222和多个第一反相器24，。其中，NMOS晶体管222的栅极通过第一反相器24连接于数据判断模块23，NMOS晶体管222的漏极连接于全局总线。其中，第一反相器24用于对第一中间数据进行反相操作，进而生成第二中间数据，从而数据缓冲模块22将根据第二中间数据，确定是否翻转全局总线。由于第一中间数据中为“1”的数据较多，从而第二中间数据中为“0”的数据较多。
预充电模块27连接于预充电信号线(Precharge)，用于将全局总线的初始态设置为低。也就是说，本实施例中，半导体存储器20采用的是Precharge上拉(High)的全局总线传输结构。具体地，预充电模块27包括多个PMOS(Positive Channel Metal Oxide Semiconductor)晶体管221和多个保持(hold)电路223。其中，PMOS晶体管221的栅极连接于预充电 信号线，PMOS晶体管221的漏极连接于全局总线；保持电路223的输入和输出端连接于全局总线，从而形成正反馈电路。
Precharge的作用是将每根全局总线的初始态设置为高，具体过程为Precharge信号产生一个上拉脉冲(pulse，大约2ns左右)，将相应的某根全局总线上拉片刻，保持电路223形成正反馈并将这根全局总线锁在高电平，但是该保持电路223的上拉和下拉电流的能力比较弱；当某根全局总线需要变为低电平的时候，将这根全局总线对应的数据线(即与这根全局总线对应的NMOS晶体管222的栅极连接的数据线)拉高一下(也是一个pulse，大约2ns左右)，这样相应的NMOS晶体管222就会将这根全局总线下拉片刻(下拉能力大于保持电路223的上拉能力)，然后会通过正反馈将这根全局总线锁到低电平，完成数据线的翻转动作。由于第二中间数据中为“1”的数据较多，因此需要的翻转动作就会较少。因此，半导体存储器的IDD4W(写入电流)将会被降低，从而可以降低半导体存储器的功耗。
在一个示例中，全局总线为多根，且被划分为M(M为大于1的整数)组，每根全局总线传输一位所述全局总线数据。例如：全局总线为128根，全局总线<0>传输全局总线数据D′<0>；全局总线<1>传输全局总线数据D′<1>；……；全局总线<127>传输全局总线数据D′<127>。128根全局总线分为16组。
在一个示例中，每一位Flag数据与一组全局总线数据对应。相应地，Flag信号线为16根，Flag数据为16位，如Flag<15:0>。每根Flag信号线传输1位Flag数据，如Flag信号线<0>传输Flag数据Flag<0>，并且与全局总线数据D′<0:7>对应，表征D′<0:7>是否为第二中间数据翻转后的数据；Flag信号线<1>传输Flag数据Flag<1>，并且与全局总线数据D′<8:15>对应，表征D′<8:15>是否为第二中间数据翻转后的数据；……；Flag信号线<15>传输Flag数据Flag<15>，并且与全局总线数据D′<120:127>对应，表征D′<120:127>是否为第二中间数据翻转后的数据。
由于第二中间数据为第一中间数据D1′<120:127>的反相数据，因此， 当Flag<15>＝1时，全局总线数据D′<127：120>＝D1′<127:120>；当Flag<15>＝0时，全局总线数据D′<127:120>为D1′<127:120>的翻转数据。类似地，当Flag<1>＝1时，D′<15:8>＝D1′<15:8>；当Flag<1>＝0时，D′<15:8>为D1′<15:8>的翻转数据。当Flag<0>＝1时，D′<7:0>＝D1′<7:0>；当Flag<0>＝0时，D′<7:0>为D1′<7:0>的翻转数据。
从而，在全局总线上传输的全局总线数据D′<127:0>中，为“1”的数据较多。相应地，在图2所示的半导体存储器20中，256位的全局总线数据(包括与DQ<7:0>对应的128位全局总线数据和与DQ<15:8>对应的128位全局总线数据)中，为“1”的数据较多。
在一种实施方式中，如图5所示，数据判断模块230包括数据判断单元231和数据选择器232。
数据判断单元231的输入端连接于串并转换电路21，数据判断单元231的输出端与Flag信号线连接，并与数据选择器232的输入端连接。数据判断单元231用于在第二输入数据中为低的数据的位数大于预设值的情况下，将Flag数据置为高；以及在第二输入数据中为低的数据的位数小于等于预设值的情况下，将Flag数据置为低。
数据选择器232的输入端连接于数据判断单元231，用于通过数据判断单元231接收第二输入数据，数据选择器232的输入端还通过Flag信号线接收Flag数据，数据选择器232的输出端与第一反相器224的输入端连接。数据选择器232用于在Flag数据为高的情况下，将第二输入数据数据的翻转数据作为第一中间数据输出；以及在Flag数据为高的情况下，将原始的第二输入数据作为第一中间数据输出。
在一种实施方式中，数据选择器232包括多个数据选择单元232′，每个数据选择单元232′用于处理一位Flag数据和一组第二输入数据。例如：数据选择单元232′可以有16个，分别对应于16组第二输入数据和一位Flag数据。
图6示出了数据选择单元232′的一种实现方式。如图6所示，数据选 择单元232′包括第二反相器232A、第三反相器232B、第一传输门232C和第二传输门232D。
第二反相器232A的输入端通过Flag信号线接收Flag数据；第三反相器232B的输入端连接于数据判断单元231，用于从数据判断单元231接收第二输入数据；第一传输门232C的输入端连接于第三反相器232B的输出端，第一传输门232C的输出端与第一反相器224的输入端连接，用于输出第一中间数据，第一传输门232C的反控制端(图6中的上方控制端)连接于第二反相器232A的输出端，第一传输门232C的正控制端(图6中的下方控制端)通过Flag信号线接收Flag数据；第二传输门232D的输入端连接于数据判断单元231，用于从数据判断单元231接收第二输入数据，第二传输门232D的输出端与第一反相器224的输入端连接，用于输出第一中间数据，第二传输门232D的反控制端通过Flag信号线接收Flag数据，第二传输门232D的正控制端连接于第二反相器232A的输出端。
以Flag<0>和第二输入数据D2′<7:0>为例，如图6所示，当Flag＝1时，第一中间数据D1′<7:0>为第二输入数据D2′<7:0>的翻转数据；当Flag＝0时，第一中间数据D1′<7:0>即为第二输入数据D2′<7:0>。
需要说明的是，一组第三反相器232B、第一传输门232C和第二传输门232D用于处理一位第二输入数据，输出一位对应的第一中间数据。也就说说，对应于8位的第二输入数据D2′<7:0>，第三反相器232B、第一传输门232C和第二传输门232D也应当有8组，进而输出8位的第一中间数据D1′<7:0>。
从而，当Flag数据为1时，全局总线数据D′<127:0>为第二输入数据D2′<127:0>的翻转数据；当Flag数据为0时，全局总线数据D′<127:0>为原始的第二输入数据D2′<127:0>。
如图1、图2和图7所示，本实施例中的写操作电路还包括数据接收模块25。数据接收模块25的输入端与全局总线和翻转标识信号线连接，数据接收模块25的输出端与存储块26连接，用于根据Flag数据，确定是 否翻转全局总线数据(对全局总线数据进行解码)，并将解码后的数据(写入数据)写入存储块26。例如：在Flag数据为高的情况下，将全局总线数据的翻转数据作为写入数据输出；以及在Flag数据为低的情况下，将原始的全局总线数据作为写入数据输出。
由此，写入数据恢复为半导体存储器的输入数据。进而，半导体存储器20的外部端口，如DQ端口24以及DBI端口(图中未示出)的数据和功能都不会被改变。
在一种实施方式中，数据接收模块25可以包括多个数据接收单元250，每个数据接收单元250用于处理一位Flag数据和一组全局总线数据。例如：数据接收单元250可以有16个，分别对应于16组全局总线数据和一位Flag数据。图8示出了数据接收单元250的一种实现方式。
如图8所示，数据接收单元250包括第四反相器251、第五反相器252、第三传输门253和第四传输门254。
第四反相器251的输入端通过Flag信号线接收Flag数据；第五反相器252的输入端通过全局总线接收全局总线数据；第三传输门253的输入端连接于第五反相器252的输出端，第三传输门253的输出端与存储块26连接，用于向存储块26输出写入数据，第三传输门253的反控制端(图8中的上方控制端)连接于第三反相251器的输出端，第三传输门253的正控制端通过Flag信号线接收Flag数据；第四传输门254的输入端通过全局总线接收全局总线数据，第四传输门254的输出端与存储块26连接，用于向存储块26输出写入数据，第四传输门254的反控制端(图8中的上方控制端)通过Flag信号线接收Flag数据，第四传输门254的正控制端(图8中的下方控制端)连接于第四反相器251的输出端。
以Flag<0>和全局总线数据D′<7:0>为例，如图8所示，当Flag＝1时，写入数据D<7:0>为全局总线数据D′<7:0>的翻转数据；当Flag＝0时，写入数据D<7:0>即为全局总线数据D′<7:0>，即D<7:0>＝D′<7:0>。
需要说明的是，一组第五反相器252、第三传输门253和第四传输门 254用于处理一位全局总线数据，输出一位对应的写入数据。也就说说，对应于8位的全局总线数据D′<7:0>，第五反相器252、第三传输门253和第四传输门254也应当有8组，进而输出8位的写入数据D<7:0>。
根据本实施例的半导体存储器20，在向半导体存储器20写入数据(DQ<7:0>＝<00000000>；DQ<15:8>＝<00000000>)的过程中，全局总线数据为256位，如果需要256位全局总线数据翻转，将变成只有32位Flag数据在翻转，IDD4W将会大幅压缩。
本实施例的半导体存储器20在实际应用中还包括灵敏放大器、预充电电路等其他结构，因其均为现有技术本实施例在此不复赘述。
图9示出示意性地示出了本实施例一种实施方式的写操作方法的流程图。该写操作方法可以应用上述的半导体存储器20中。如图9所示，该写操作方法可以包括：
步骤S901、将全局总线的初始态设置为高；
步骤S902、根据半导体存储器的输入数据中为低的数据的位数，确定是否翻转输入数据，以生成翻转标识数据和第一中间数据；
步骤S903、根据第二中间数据，确定是否翻转全局总线，其中，第二中间数据为第一中间数据的反相数据；
步骤S904、根据翻转标识数据，对全局总线数据进行解码，解码包括确定是否翻转全局总线数据；
步骤S905、将解码后的数据写入存储块。
在一种实施方式中，在步骤S902中可以包括：对DQ端口的第一输入数据进行串并转换，以生成第二输入数据；根据第二输入数据中为低的数据的位数，确定是否翻转第二输入数据，以生成翻转标识数据和第一中间数据。
在一种实施方式中，在上述的根据第二输入数据中为高的数据的位数，确定是否翻转第二输入数据，以生成翻转标识数据和第一中间数据的步骤中，包括：将第二输入数据划分为M组，每组第二输入数据为N位；在 输入的一组第二输入数据中为低的数据的位数大于N/2的情况下，将输入的一组第二输入数据的翻转数据作为对应的一组第一中间数据输出，并将输入的一组第二输入数据对应的一位翻转标识数据置为高；在输入的一组第二输入数据中为低的数据的位数小于等于N/2的情况下，将输入的一组第二输入数据作为对应的一组第一中间数据输出，并将输入的一组第二输入数据对应的一位翻转标识数据置为低。
本申请实施例提供的写操作电路，应用于全局总线传输结构为Precharge上拉的半导体存储器，可以实现在数据被写入存储块之前，减少内部全局总线翻转次数，可以大幅压缩电流，降低功耗。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。然而，本领域技术人员将意识到，可以实践本申请的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组元、材料、装置、步骤等。在其它情况下，不详细示出或描述公知结构、方法、装置、实现、材料或者操作以避免模糊本申请的各方面。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
需要说明的是，尽管在附图中以特定顺序描述了本申请中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤， 或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。上述附图仅是根据本申请示例性实施例的方法所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步执行的。
此外，虽然已经参考若干具体实施方式描述了本申请的精神和原理，但是应该理解，本申请并不限于所公开的具体实施方式，对各方面的划分也不意味着这些方面中的特征不能组合以进行受益，这种划分仅是为了表述的方便。本申请旨在涵盖所附权利要求的精神和范围内所包括的各种修改和等同布置。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (12)

  1. 一种写操作电路，应用于半导体存储器，其特征在于，包括：
    数据判断模块，用于根据所述半导体存储器的输入数据中为低的数据的位数，确定是否翻转所述输入数据，以生成翻转标识数据和第一中间数据；
    数据缓冲模块，包括多个NMOS晶体管和多个第一反相器，所述NMOS晶体管的栅极通过所述第一反相器连接于所述数据判断模块，以接收第二中间数据，所述NMOS晶体管的漏极连接于全局总线，所述数据缓冲模块用于根据所述第二中间数据，确定是否翻转所述全局总线，其中，所述第二中间数据为所述第一中间数据的反相数据；
    数据接收模块，连接于存储块，所述数据接收模块接收所述全局总线上的全局总线数据，并通过所述翻转标识信号线接收所述翻转标识数据，用于根据所述翻转标识数据，对所述全局总线数据进行解码，并将解码后的数据写入所述半导体存起的存储块，所述解码包括确定是否翻转所述全局总线数据；
    预充电模块，连接于预充电信号线，用于将所述全局总线的初始态设置为高。
  2. 根据权利要求1所述的写操作电路，其特征在于，还包括串并转换电路，连接于所述半导体存储器的DQ端口和所述数据判断模块之间，用于对所述DQ端口的第一输入数据进行串并转换，以生成第二输入数据；所述数据判断模块用于根据所述第二输入数据中为低的数据的位数，确定是否翻转所述第二输入数据，以生成所述翻转标识数据和所述第一中间数据。
  3. 根据权利要求2所述的写操作电路，其特征在于，所述第二输入数据被划分为M组，所述翻转标识数据为M位，M位翻转标识数据与M组第二输入数据一一对应，每组第二输入数据为N位，其中，M和N为大 于1的整数，所述数据判断模块用于在输入的一组第二输入数据中为低的数据的位数大于N/2的情况下，将输入的一组第二输入数据的翻转数据作为对应的一组第一中间数据输出，并将输入的一组第二输入数据对应的一位翻转标识数据置为高；以及在输入的一组第二输入数据中为低的数据的位数小于等于N/2的情况下，将输入的一组第二输入数据作为对应的一组第一中间数据输出，并将输入的一组第二输入数据对应的一位翻转标识数据置为低。
  4. 根据权利要求2所述的写操作电路，其特征在于，所述数据判断模块包括：
    数据判断单元，所述数据判断单元的输入端连接于所述串并转换电路，所述数据判断单元的输出端与所述翻转标识信号线连接，所述数据判断单元用于在所述第二输入数据中为低的数据的位数大于预设值的情况下，将所述翻转标识数据置为高；以及在所述第二输入数据中为低的数据的位数小于等于所述预设值的情况下，将所述翻转标识数据置为低；
    数据选择器，所述数据选择器的输入端连接于所述数据判断单元，用于通过所述数据判断单元接收所述第二输入数据，所述数据选择器的输入端还通过所述翻转标识信号线接收所述翻转标识数据，所述数据选择器的输出端与所述第一反相器的输入端连接，所述数据选择器用于在所述翻转标识数据为高的情况下，将所述第二输入数据的翻转数据作为所述第一中间数据输出；以及在所述翻转标识数据为低的情况下，将原始的第二输入数据作为所述第一中间数据输出。
  5. 根据权利要求4所述的写操作电路，其特征在于，所述数据选择器包括多个数据选择单元，所述数据选择单元包括：
    第二反相器，所述第二反相器的输入端通过所述翻转标识信号线接收所述翻转标识数据；
    第三反相器，所述第三反相器的输入端连接于所述数据判断单元，用于从所述数据判断单元接收所述第二输入数据；
    第一传输门，所述第一传输门的输入端连接于所述第三反相器的输出端，所述第一传输门的输出端与所述第一反相器的输入端连接，用于输出所述第一中间数据，所述第一传输门的反控制端连接于所述第二反相器的输出端，所述第一传输门的正控制端通过所述翻转标识信号线接收所述翻转标识数据；
    第二传输门，所述第二传输门的输入端连接于所述数据判断单元，用于从所述数据判断单元接收所述第二输入数据，所述第二传输门的输出端与所述第一反相器的输入端连接，用于输出所述第一中间数据，所述第二传输门的反控制端通过所述翻转标识信号线接收所述翻转标识数据，所述第二传输门的正控制端连接于所述第二反相器的输出端。
  6. 根据权利要求3所述的写操作电路，其特征在于，所述全局总线数据为M组，M位翻转标识数据与M组全局总线数据一一对应，所述数据接收模块包括M个数据接收单元，所述数据接收单元连接于所述存储块，所述数据接收单元用于根据一位翻转标识数据，对对应组的全局总线数据进行所述解码。
  7. 根据权利要求6所述的写操作电路，其特征在于，所述数据接收单元包括：
    第四反相器，所述第四反相器的输入端通过所述翻转标识信号线接收所述翻转标识数据；
    第五反相器，所述第五反相器的输入端通过所述全局总线接收所述全局总线数据；
    第三传输门，所述第三传输门的输入端连接于所述第五反相器的输出端，所述第三传输门的输出端与所述存储块连接，用于向所述存储块输出解码后的数据，所述第三传输门的反控制端连接于所述第四反相器的输出端，所述第三传输门的正控制端通过所述翻转标识信号线接收所述翻转标识数据；
    第四传输门，所述第四传输门的输入端通过所述全局总线接收所述全 局总线数据，所述第四传输门的输出端与所述存储块连接，用于向所述存储块输出解码后的数据，所述第四传输门的反控制端通过所述翻转标识信号线接收所述翻转标识数据，所述第四传输门的正控制端连接于所述第四反相器的输出端。
  8. 根据权利要求1至7任一项所述的写操作电路，其特征在于，所述预充电模块包括多个PMOS晶体管和多个保持电路，所述PMOS晶体管的栅极连接于所述预充电信号线，所述PMOS晶体管的漏极连接于所述全局总线，所述保持电路的输入和输出端连接于所述全局总线。
  9. 一种半导体存储器，其特征在于，包括权利要求1至7任一项所述的写操作电路。
  10. 一种写操作方法，应用于半导体存储器，其特征在于，包括：
    将所述全局总线的初始态设置为高；
    根据所述半导体存储器的输入数据中为低的数据的位数，确定是否翻转所述输入数据，以生成翻转标识数据和第一中间数据；
    根据第二中间数据，确定是否翻转全局总线，其中，所述第二中间数据为所述第一中间数据的反相数据；
    根据所述翻转标识数据，对所述全局总线数据进行解码，所述解码包括确定是否翻转所述全局总线数据；
    将解码后的数据写入所述存储块。
  11. 根据权利要求10所述的写操作方法，其特征在于，根据所述半导体存储器的输入数据中为低的数据的位数，确定是否翻转所述输入数据，以生成翻转标识数据和第一中间数据，包括：
    对DQ端口的第一输入数据进行串并转换，以生成第二输入数据；
    根据所述第二输入数据中为低的数据的位数，确定是否翻转所述第二输入数据，以生成所述翻转标识数据和所述第一中间数据。
  12. 根据权利要求11所述的写操作方法，其特征在于，根据所述第二输入数据中为低的数据的位数，确定是否翻转所述第二输入数据，以生成 所述翻转标识数据和所述第一中间数据，包括：
    将所述第二输入数据划分为M组，每组第二输入数据为N位，其中，M和N为大于1的整数；
    在输入的一组第二输入数据中为低的数据的位数大于N/2的情况下，将输入的一组第二输入数据的翻转数据作为对应的一组第一中间数据输出，并将输入的一组第二输入数据对应的一位翻转标识数据置为高；
    在输入的一组第二输入数据中为低的数据的位数小于等于N/2的情况下，将输入的一组第二输入数据作为对应的一组第一中间数据输出，并将输入的一组第二输入数据对应的一位翻转标识数据置为低。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5216637A (en) * 1990-12-07 1993-06-01 Trw Inc. Hierarchical busing architecture for a very large semiconductor memory
CN1702768A (zh) * 2004-05-26 2005-11-30 恩益禧电子股份有限公司 半导体存储装置
CN104272389A (zh) * 2012-05-18 2015-01-07 美光科技公司 用于低功率多电平经编码信号的方法及设备
CN108630255A (zh) * 2017-03-17 2018-10-09 爱思开海力士有限公司 半导体存储器件、标志生成电路以及输出半导体器件中的数据的方法
CN109643563A (zh) * 2016-08-10 2019-04-16 美光科技公司 具有数据总线的半导体分层装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07282580A (ja) * 1994-04-13 1995-10-27 Nec Commun Syst Ltd Ｄｒａｍにおける消費電力低減方式
JPH10177439A (ja) * 1996-12-17 1998-06-30 Toshiba Corp データ配線用誤動作防止回路、及び半導体集積回路
KR100625818B1 (ko) * 1999-05-11 2006-09-20 주식회사 하이닉스반도체 글로벌 데이터 버스 래치
US7157940B1 (en) * 2001-06-25 2007-01-02 Inapac Technology, Inc System and methods for a high-speed dynamic data bus
KR100643498B1 (ko) * 2005-11-21 2006-11-10 삼성전자주식회사 반도체 메모리에서의 데이터 버스 반전 회로 및 데이터버스 반전 방법
KR101430166B1 (ko) * 2007-08-06 2014-08-13 삼성전자주식회사 멀티 스택 메모리 장치
US7668988B2 (en) * 2007-09-19 2010-02-23 Via Technologies, Inc. Data bus inversion detection mechanism
KR100990140B1 (ko) * 2007-09-28 2010-10-29 주식회사 하이닉스반도체 반도체 메모리 소자
US8127204B2 (en) * 2008-08-15 2012-02-28 Micron Technology, Inc. Memory system and method using a memory device die stacked with a logic die using data encoding, and system using the memory system
KR101039862B1 (ko) * 2008-11-11 2011-06-13 주식회사 하이닉스반도체 클럭킹 모드를 구비하는 반도체 메모리장치 및 이의 동작방법
CN102347067B (zh) * 2010-07-07 2016-01-20 海力士半导体有限公司 预充电电路及包括所述预充电电路的半导体存储器件
KR102053953B1 (ko) * 2013-02-04 2019-12-11 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 프로그램 방법
KR20180072026A (ko) * 2016-12-20 2018-06-29 에스케이하이닉스 주식회사 메모리 컨트롤러, 이를 포함하는 메모리 시스템, 및 그의 동작 방법
KR102432713B1 (ko) * 2017-11-28 2022-08-17 에스케이하이닉스 주식회사 저항성 메모리 장치를 구비한 메모리 시스템 및 그의 동작 방법
CN211125037U (zh) * 2019-10-25 2020-07-28 长鑫存储技术(上海)有限公司 写操作电路和半导体存储器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5216637A (en) * 1990-12-07 1993-06-01 Trw Inc. Hierarchical busing architecture for a very large semiconductor memory
CN1702768A (zh) * 2004-05-26 2005-11-30 恩益禧电子股份有限公司 半导体存储装置
CN104272389A (zh) * 2012-05-18 2015-01-07 美光科技公司 用于低功率多电平经编码信号的方法及设备
CN109643563A (zh) * 2016-08-10 2019-04-16 美光科技公司 具有数据总线的半导体分层装置
CN108630255A (zh) * 2017-03-17 2018-10-09 爱思开海力士有限公司 半导体存储器件、标志生成电路以及输出半导体器件中的数据的方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
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