CN109643563A - 具有数据总线的半导体分层装置 - Google Patents

具有数据总线的半导体分层装置 Download PDF

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Abstract

本发明描述半导体芯片之间的数据通信的设备及方法。实例设备包含：第一半导体芯片及第二半导体芯片，其经由提供于所述第一半导体芯片及所述第二半导体芯片中的一者中的穿衬底通孔TSV与彼此堆叠。所述第一半导体芯片及第二半导体芯片通过使用已使用DBI算法编码的数据总线反转数据与彼此通信。

Description

具有数据总线的半导体分层装置
背景技术
高数据可靠性、高存储器存取速度、更低电力消耗及减小的芯片尺寸是半导体存储器要求的特征。近年来，已引入了三维(3D)存储器装置。一些3D存储器装置通过垂直堆叠芯片(例如，裸片)并使用穿衬底通孔(TSV)互连所述芯片而形成。3D存储器装置的益处包含：更短互连件，其减少电路延迟及电力消耗；层之间的大量垂直通孔，其允许不同层中的功能块之间的宽带宽总线；及相当小的占用面积。因此，3D存储器装置有助于更高存储器存取速度、更低电力消耗及芯片尺寸减小。实例3D存储器装置包含混合存储器立方体(HMC)、高带宽存储器(HBM)及宽I/O动态随机存取存储器(DRAM)。
举例来说，高带宽存储器(HBM)是一种包含高性能DRAM接口及垂直堆叠式DRAM的存储器。四个DRAM芯片(例如，核心芯片)的典型HBM堆叠每芯片具有两个128位信道，总共八个输入/输出信道，且总宽度为1024位。HBM的接口(IF)芯片提供具有八个输入/输出信道的接口，八个输入/输出信道独立于彼此起作用。在HBM中，芯片之间(例如，接口芯片与核心芯片之间)经由穿衬底通孔(TSV)的数据传输可导致高电力消耗，这是由于电流在作为电容器的TSV处充电及放电。
发明内容
根据本发明的实施例的实例设备可包含第一及第二半导体芯片，其经由提供于所述第一及第二半导体芯片中的至少一者中的穿衬底通孔(TSV)与彼此堆叠。所述第一及第二半导体芯片可经配置以通过使用已使用数据总线反转(DBI)算法编码的DBI数据与彼此通信。
根据本发明的实施例的实例半导体装置可包含：多个输入端子，其可接收输入数据；多个输出端子；第一端子，其可接收与所述输入数据相关联的第一信号；第二端子；DBI编码器，其耦合于所述多个输入端子与所述多个输出端子之间且被供应DBI启用信号，及选择器电路，其耦合到所述第一端子、所述第二端子及所述DBI编码器。所述DBI编码器可当所述DBI启用信号指示第一状态时对所述输入数据启用DBI编码操作以生成第一输出数据并将所述第一输出数据提供到所述多个输出端子；当所述DBI启用信号指示所述第一状态时生成与所述第一输出数据相关联的第二信号；及当所述DBI启用信号指示第二状态时对所述输入数据停用所述DBI编码操作以生成第二输出数据并将所述第二输出数据提供到所述多个输出端子。所述选择器电路可当所述DBI启用信号指示所述第二状态时向所述第二端子提供第一信号且当所述DBI启用信号指示所述第一状态时向所述第二端子提供所述第二信号。
根据本发明的实施例的实例系统可包含：控制器，其可提供第一及第二数据中的至少一者，所述第一数据使用DBI算法编码且所述第二数据不使用所述DBI算法编码；第一芯片，其耦合到所述控制器；及第二芯片，其耦合到所述第一芯片。所述第一芯片可当所述控制器提供所述第一数据时将所述第一数据传递到所述第二芯片；当所述控制器提供所述第二数据时将所述第二数据转换成使用所述DBI算法编码的第三数据；且可进一步将所述第三数据提供到所述第二芯片。
附图说明
图1是根据本发明的实施例的半导体装置中的接口(IF)芯片及多个核心芯片的示意图。
图2A是根据本发明的实施例的主机装置及包含半导体装置中的IF芯片及核心芯片的存储器装置的框图。
图2B是根据本发明的实施例的图2A的模式寄存器设置及IF芯片的启用输入的真值表。
图3A是根据本发明的实施例的主机装置及包含半导体装置中的IF芯片及核心芯片的存储器装置的框图。
图3B是根据本发明的实施例的图3A的模式寄存器设置及核心芯片的启用输入的真值表。
图4A是根据本发明的实施例的主机装置及包含半导体装置中的IF芯片及核心芯片的存储器装置的框图。
图4B是根据本发明的实施例的图4A的模式寄存器设置及IF芯片的启用输入的真值表。
图5是根据本发明的实施例的包含DBI计算电路的存储器装置的框图。
图6是根据本发明的实施例的包含DBI计算电路的存储器装置的框图。
图7是根据本发明的实施例的包含DBI计算电路的存储器装置的框图。
图8是根据本发明的实施例的主机装置及包含半导体装置中的IF芯片及核心芯片的存储器装置的框图。
图9是根据本发明的实施例的包含DBI计算电路的存储器装置的框图。
具体实施方式
下文将参考附图详细地解释本发明的各种实施例。以下详细描述指代通过说明展示特定方面及其中可实践本发明的实施例的附图。足够详细地描述这些实施例以使所属领域的技术人员能够实践本发明。可利用其它实施例，且可在不背离本发明的范围的情况下做出结构改变、逻辑改变及电改变。本文揭示的各种实施例不一定是互相排斥的，这是因为揭示的一些实施例可与揭示的一或多个其它实施例组合以形成新的实施例。
图1是根据本发明的实施例的半导体装置中的接口(IF)芯片及多个核心芯片的示意图。举例来说，半导体装置1可为3D存储器装置，例如HBM、HMC、宽IO DRAM等。半导体装置1通过垂直堆叠芯片形成，如图1中展示。堆叠式芯片可包含各自分别经指派有堆叠ID“0”及“1”的两个堆叠12及13。每一堆叠12及13可分别包含核心芯片12a到12d及13a到13d。每一堆叠每芯片具有两个128位信道，总共八个输入/输出信道，且总宽度为1024位。半导体装置1的接口(IF)芯片11可在核心芯片12a到12d及13a到13d与可为存储器控制器(未展示)通孔的主机装置之间提供具有八个输入/输出信道的接口，八个输入/输出信道独立于彼此起作用。IF芯片11可经由128个数据队列(DQ)将每一信道耦合到主机装置。在此实例中，核心芯片12a到12d及13a到13d中的每一核心芯片可为包含两个信道的存储器芯片。当通过共享信道存取时，耦合到信道(CH)0及CH2的核心芯片12a及13a、耦合到CH1及CH3的核心芯片12b及13b、耦合到CH4及CH6的核心芯片12c及13c及耦合到CH5及CH7的核心芯片12d及13d可通过堆叠ID区分。举例来说，当CH5及CH7可被存取时，核心芯片12d及核心芯片13d可为用于数据存取的有源芯片。每一信道可包含多个存储器单元及存取所述存储器单元的电路。举例来说，存储器单元可为DRAM存储器单元。在每一核心芯片中，可激活每一信道的阵列带。举例来说，可激活图1中的核心芯片13d的CH5及CH7的阵列带。
为了减少总共1024个位的宽度的高速数据存取中的电力消耗及切换噪声，3D装置可包含数据总线反转(“DBI”)系统。DBI系统使用DBI算法编码写入数据且将指示所述写入数据是否已被反转的DBI位从主机装置传输到存储器装置芯片。举例来说，DBI-AC算法可比较当前数据位与先前数据位，且可通过当在先前数据位与当前数据位之间同时转变的数据位的数目多于数据位的数目的一半时在反转之后传输所述数据位来进一步最小化同时转变的数目位的数目。
图2A是根据本发明的实施例的主机装置2及包含半导体装置中的IF芯片11的存储器装置1的框图。存储器装置1可包含与彼此堆叠的IF芯片11及核心芯片12。主机装置2及存储器装置1可传送已使用DBI算法转换(例如，编码、解码等)的DBI数据。主机装置2可包含DBI编码器21。在写入数据位时，DBI编码器21可在于数据输入节点(Di)处接收到先前数据位(Dpre)之后接收当前数据位(Dcur)。当在电压或逻辑电平上从Dpre转变到Dcur(例如，从逻辑高电平到逻辑低电平或从逻辑低电平或逻辑高电平)的位的数目多于Dcur中的数据位的数目的一半时，DBI编码器21可用DBI编码对Dcur进行编码。举例来说，如果从Dpre转变到Dcur的数据位的数目少于待传输的数据位的数目的一半，DBI编码器21就可按现状(例如，无反转)将Dcur从数据输出节点(Do)提供到耦合到数据节点261的输出缓冲器211，且可进一步将指示“无DBI编码”的DBI位“0”从DBI输出节点(DBIo)提供到耦合到DBI节点262的输出缓冲器212。如果从Dpre转变到Dcur的数据位的数目等于或多于待传输的数据位的数目的一半，DBI编码器21就可将被反转的数据Dcur提供到耦合到数据节点261的输出缓冲器211，且可进一步将指示“DBI编码”的DBI位“1”提供到耦合到DBI节点262的输出缓冲器212。
存储器装置1中的IF芯片11可包含DBI解码器23。DBI解码器23可在输入缓冲器231处接收数据节点261上的数据位。DBI解码器23可包含从输入缓冲器231接收数据位的Di节点及从DBI输入缓冲器232接收DBI位的DBI输入节点(DBIi)。DBI解码器23可通过在DBI解码器23的启用(EN)输入处从模式寄存器20接收到的IFDecoderEn信号激活。如果IFDecoderEn信号无效(例如，逻辑低电平)，DBI解码器23就确定数据位不经受DBI编码且经由输出缓冲器233将所述数据位从Do节点提供到耦合到核心芯片12的TSV数据总线27。如果IFDecoderEn信号有效(例如，逻辑高电平)，DBI解码器23就确定数据经受DBI编码。DBI解码器23可在IFDecoderEn信号有效时进一步检查在DBIi节点处接收到的DBI位是否有效。如果DBI位是有效的(例如，“1”)(指示“DBI编码”)，DBI解码器23就可在数据总线反转之后将Di节点处的数据位从Do节点提供到输出缓冲器233，输出缓冲器233进一步耦合到TSV数据总线27，TSV数据总线27耦合到核心芯片12。如果DBI位无效(例如，“0”)，DBI解码器23就可在输出缓冲器233上将Di节点处的数据位从Do节点提供到TSV数据总线27到核心芯片12。核心芯片12可在输入缓冲器251处从TSV数据总线27接收数据，且数据位被传输到阵列25，阵列25是存储器单元阵列。
为了从阵列25读取当前数据位，经由输出缓冲器252将当前数据位提供到TSV数据总线27。存储器装置1中的IF芯片11可包含DBI编码器24。DBI编码器24可在输入缓冲器243处接收TSV数据总线27上的当前数据位。DBI编码器24可包含从输入缓冲器243接收当前数据位的Di节点。DBI编码器24可通过在DBI编码器24的启用(EN)输入处从模式寄存器20接收到的IFEncoderEn信号激活。如果IFEncoderEn信号无效(例如，逻辑低电平)，DBI编码器24就确定当前数据位不经受DBI编码且经由输出缓冲器241将所述当前数据位从Do节点提供到耦合到主机装置2的数据节点261。如果IFEncoderEn信号有效(例如，逻辑高电平)，DBI编码器24就确定当前数据经受DBI编码。举例来说，如果从自阵列25读取的先前数据位转变到当前数据位的数据位的数目少于待传输的数据位的数目的一半，DBI编码器24就可将当前数据位(例如，无反转)从Do节点提供到耦合到数据节点261的输出缓冲器241，且可进一步将指示“无DBI编码”的DBI位“0”从DBI输出节点(DBIo)提供到耦合到DBI节点262的输出缓冲器242。如果从先前数据位转变到当前数据位的数据位的数目等于或多于待传输的数据位的数目的一半，DBI编码器24就可在反转之后将数据位(其是当前数据位)提供到耦合到数据节点261的输出缓冲器242，且进一步将指示“DBI编码”的DBI位“1”提供到耦合到DBI节点262的输出缓冲器242。主机装置可包含DBI解码器22。DBI解码器22可在数据输入节点(Di)处经由输入缓冲器221从数据节点261接收数据位及在DBI输入节点(DBIi)处经由输入缓冲器222从DBI节点262接收DBI位。
图2B是根据本发明的实施例的图2A的模式寄存器设置及IF芯片的启用输入的真值表。举例来说，在图2A中，模式寄存器20可包含于IF芯片11中。模式寄存器20可包含写入DBI启用位(WDBIEn)及读取DBI启用位(RDBIEn)。举例来说，当WDBIEn位被启用时(例如，“1”)，可激活到DBI解码器23的启用输入的IFDecoderEn信号(例如，“1”)。当RDBIEn位被启用时(例如，“1”)，可激活到DBI编码器24的启用输入的IFEncoderEn信号(例如，“1”)。
DBI系统可在核心芯片(例如，核心芯片12及13)而非IF芯片11中包含DBI编码器及DBI解码器。图3A是根据本发明的实施例的主机装置2及包含半导体装置中的IF芯片11及核心芯片12的存储器装置1的框图。将不重复对应于图2A中的主机装置2的组件描述，且将描述包含组件之间的位置关系的从图2A的变化。存储器装置1可包含与彼此堆叠的IF芯片11及核心芯片12。IF芯片11及核心芯片12可传送已使用DBI算法转换的DBI数据。存储器装置1中的IF芯片11可包含耦合到数据节点261的输入缓冲器231及耦合到DBI节点262的DBI输入缓冲器232。IF芯片11可在输入缓冲器231处接收数据节点261上的数据位，且可进一步在DBI输入缓冲器232处接收DBI节点262上的DBI位。IF芯片11可将数据位传递到输出缓冲器234且将DBI位传递到输出缓冲器235。输出缓冲器234及235将数据位及DBI位提供到TSV数据总线27a及27b，TSV数据总线27a及27b将数据位及DBI位传输到核心芯片12。核心芯片12可分别在输入缓冲器281及282处接收数据位及DBI位。核心芯片12可进一步包含DBI解码器28。DBI解码器28可在输入缓冲器281处接收TSV数据总线27a上的数据位，且可进一步在输入缓冲器282处接收TSV数据总线27b上的DBI位。DBI解码器28可包含从输入缓冲器281接收数据位的Di节点及从输入缓冲器282接收DBI位的DBI输入节点(DBIi)。DBI解码器28可通过在DBI解码器28的启用(EN)输入处从模式寄存器30接收到的COREDecoderEn信号激活。如果COREDecoderEn信号无效(例如，逻辑低电平)，DBI解码器28就可确定数据位未经受DBI编码且可经由Do节点将数据位提供到阵列25。如果COREDecoderEn信号有效(例如，逻辑高电平)，DBI解码器28就可确定数据经受DBI编码。DBI解码器28可在IFDecoderEn信号有效时进一步检查在DBIi节点处接收到的DBI位是否有效。如果DBI位是有效的(例如，“1”)(指示“DBI编码”)，DBI解码器28就可在数据总线反转之后将Di节点处的数据位从Do节点提供到阵列25。如果DBI位无效(例如，“0”)，DBI解码器28就可将Di节点处的数据位从Do节点提供到阵列25。因此，数据位被传输到阵列25。
存储器装置1中的核心芯片12可包含DBI编码器29。为了从阵列25读取电流数据位，DBI编码器29可从阵列25接收当前数据位。DBI编码器29可通过在DBI编码器29的启用(EN)输入处从模式寄存器30接收到的COREDecoderEn信号激活。如果COREDecoderEn信号无效(例如，逻辑低电平)，DBI编码器29就确定当前数据位不经受DBI编码且将所述当前数据位从Do节点提供到经由TSV数据总线27a耦合到IF芯片11的输出缓冲器291。如果COREDecoderEn信号有效(例如，逻辑高电平)，DBI编码器29就确定当前数据经受DBI编码。举例来说，如果从自阵列25读取的先前数据位转变到当前数据位的数据位的数目少于待传输的数据位的数目的一半，DBI编码器29就可将当前数据位(例如，无反转)从Do节点提供到耦合到TSV数据总线27a的输出缓冲器291，且可进一步将指示“无DBI编码”的DBI位“0”从DBI输出节点(DBIo)提供到耦合到TSV数据总线27b的输出缓冲器292。如果从先前数据位转变到当前数据位的数据位的数目等于或多于待传输的数据位的数目的一半，DBI编码器29就可在反转之后将数据位(其是当前数据位)提供到输出缓冲器291到TSV数据总线29a，且进一步将输出缓冲器292上的指示“DBI编码”的DBI位“1”提供到TSV数据总线27b。存储器装置1中的IF芯片11可包含耦合到TSV数据总线27a的输入缓冲器244及耦合到TSV数据总线27b的输入缓冲器242。IF芯片11可在输入缓冲器244处接收TSV数据总线27a上的数据位，且可进一步在输入缓冲器245处接收TSV数据总线27b上的DBI位。IF芯片11可将数据位分流到输出缓冲器241且将DBI位分流到输出缓冲器242。输出缓冲器241可耦合到数据节点261，且输出缓冲器242可耦合到DBI节点262。因此，数据位及DBI为可从核心芯片12传输到主机装置2。
图3B是根据本发明的实施例的图3A的模式寄存器设置及核心芯片12的启用输入的真值表。举例来说，在图3A中，模式寄存器30可包含于核心芯片12中。模式寄存器30可包含写入DBI启用位(WDBIEn)及读取DBI启用位(RDBIEn)。举例来说，当WDBIEn位被启用时(例如，“1”)，可激活到DBI解码器28的启用输入的COREDecoderEn信号(例如，“1”)。当RDBIEn位被启用时(例如，“1”)，可激活到DBI编码器29的启用输入的COREEncoderEn信号(例如，“1”)。当DBI解码器28或DBI编码器的启用输入可为无效时(例如，“0”)，可停用TSV数据总线27a及27b上的数据总线反转。
DBI系统可在IF芯片11及核心芯片(例如，核心芯片12及13)两者中都包含DBI编码器及DBI解码器。图4A是根据本发明的实施例的主机装置2及包含半导体装置中的IF芯片11及核心芯片12的存储器装置1的框图。将不重复对应于图4A中的主机装置2的组件描述，且将描述包含额外组件及所述组件之间的位置关系的从图2A及3A的变化。存储器装置1中的IF芯片11可包含DBI编码器43。DBI编码器43可在耦合到输入缓冲器431的输入端子41处接收数据节点261上的数据位。DBI编码器43可包含从输入缓冲器431接收数据位的Di节点。DBI编码器43可通过在DBI编码器43的启用(EN)输入处接收到的IFENcoderEn信号激活。IF芯片11可包含模式寄存器40，其可通过来自主机装置2的“模式寄存器设置(MRS)”命令设置，模式寄存器40将IFEncoderEn信号提供到DBI编码器43的启用输入EN。IFEncoderEn信号指示启用或停用由DBI编码器43进行DBI编码。举例来说，模式寄存器40的WDBIEn位被启用(例如，“1”)的指示DBI编码由主机装置2中的DBI编码器21执行，且模式寄存器40可响应于经启用WDBIEn位取消激活IFEncoderEn信号，从而指示停用状态(例如，“0”)。举例来说，DBI编码器43可停用DBI编码且可响应于归因于经启用WDBIEn位的无效IFEncoderEn信号将数据位代替地从Di节点传递到耦合到输出缓冲器434的Do节点。举例来说，模式寄存器40的WDBIEn位被停用(例如，“0”)指示由DBI编码器21进行的DBI编码被停用，且模式寄存器40可响应于经停用WDBIEn位激活IFEncoderEn信号，从而指示启用状态(例如，”1“)。举例来说，DBI编码器43可响应于归因于经停用WDBIEn位的有效IFEncoderEn信号启用DBI编码且执行DBI编码以生成DBI经编码数据位，且将DBI经编码数据位提供到耦合到输出缓冲器434的Do节点。输出缓冲器434可将数据位从DBI编码器43的Do节点提供到输出端子45。当执行DBI编码时，DBI编码器43可生成有效DBI输出信号(例如，“1”)，且从DBIo节点提供有效DBI输出信号，这取决于实际数据总线反转是否是基于转变的数据位的数目而执行。举例来说，如果转变的数据位的数目等于或多于数据位的总数目的一半，就可执行数据总线反转且DBIo信号可为有效。如果转变的数据位的数目少于数据位的总数目的一半，就可不执行数据总线反转且可取消激活DBI输出信号。选择器电路433，例如多路复用器，可在输入节点“1”处从DBI编码器43的DBIo节点接收DBI输出信号，且在耦合到DBI输入缓冲器432的输入节点“0”处经由耦合到DBI输入缓冲器432的DBI输入端子42从DBI节点262接收DBI位。多路复用器433可在选择器输入处接收IFEncoderEn信号。如果IFEncoderEn信号是“1”，多路复用器433就可将DBI输出信号提供到耦合到DBI输出端子43的输出缓冲器435。如果IFEncoderEn信号是“0”，多路复用器433就可将DBI位从DBI节点262提供到耦合到DBI输出端子46的输出缓冲器435。以此方式，DBI经编码数据及对应DBI位可经由TSV数据总线27a及27b被传输到核心芯片12(及13)。DBI解码器28可接收有效COREDecoderEN信号(例如，“1”)。有效COREDecoderEN信号可通过耦合到正供应电压或耦合到指示有效COREDecoderEN信号的模式寄存器而提供。DBI经编码数据位可由核心芯片12中的DBI解码器28解码，且经解码数据位可被写入到阵列25中，如上文参考图3A描述。输入端子41及DBI输入端子42形成在IF芯片11的第一表面上，且输出端子45及DBI输出端子46形成在与IF芯片11的第一表面相对的第二表面上。
为了从阵列25读取当前数据位，将当前数据位提供到DBI编码器29。DBI编码器29可接收有效COREEncoderEN信号(例如，“1”)。有效COREEncoderEN信号可通过耦合到正供应电压或耦合到指示有效COREEncoderEN信号的模式寄存器提供。DBI编码器29可响应于有效COREEncoderEn信号在DBI编码之后将数据位及对应DBI位提供到TSV数据总线27a及27b，如上文参考图3A描述。存储器装置1中的IF芯片11可包含DBI解码器44。DBI解码器44可在输入缓冲器444处从TSV数据总线27a接收当前数据位，且可在输入缓冲器445处从TSV数据总线27b接收DBI位。DBI解码器44可包含从输入缓冲器444接收当前数据位的Di节点。DBI解码器44可通过在DBI解码器44的启用(EN)输入处接收到的IFDecoderEn信号激活。模式寄存器40可提供IFDecoderEn信号，其指示启用或停用由DBI解码器44进行DBI解码。举例来说，模式寄存器40的RDBIEn位被启用(例如，“1”)指示DBI编码由主机装置2中的DBI解码器22执行，且模式寄存器40可响应于经启用RDBIEn位取消激活IFDecoderEn信号(例如，”0“)。举例来说，DBI编码器44可响应于归因于经启用RDBIEn位的无效IFDecoderEn信停用DBI编码且可号将数据位代替地从Di节点传递到耦合到输出缓冲器441的Do节点。同时，与(AND)电路443可响应于无效IFDecoderEn信号经由输入缓冲器445将TSV数据总线27b上的DBI位提供到输出缓冲器442。举例来说，模式寄存器40的RDBIEn位被停用(例如，“0”)指示由DBI解码器22进行的DBI解码被停用，且模式寄存器40可响应于经停用RDBIEn位激活IFDecoderEn信号(例如，”1“)。举例来说，DBI解码器44可响应于归因于经停用的RDBIEn位的有效IFDecoderEn信号启用DBI解码且执行DBI解码，且将DBI经解码数据位提供到耦合到输出缓冲器441的Do节点。当执行DBI解码时，AND电路443可响应于有效IFDecoderEn信号的反转信号提供无效信号“0”。因此，输出缓冲器442可与数据节点261上的DBI经解码数据同时将无效信号“0”提供到DBI节点262。因此，数据节点261及DBI节点262可响应于经停用RDBIEn位(例如，“0”)提供DBI经解码数据位及对应无效DBI位，且DBI解码器22可传递数据位。数据节点261及DBI节点262可响应于经启用RDBIEn位取决于数据反转状态提供DBI经编码数据位及对应DBI位。基于经启用RDBIEn位(例如，“1”)，DBI解码器22可解码DBI经编码数据位。
图4B是根据本发明的实施例的图4A的模式寄存器设置及IF芯片的启用输入的真值表。模式寄存器40可包含写入DBI启用位(WDBIEn)及读取DBI启用位(RDBIEn)。举例来说，当WDBIEn位被停用时(例如，“0”)，可激活到DBI解码器43的启用输入的IFEncoderEn信号(例如，“1”)。当RDBIEn位被停用时(例如，“0”)，可激活到DBI解码器44的启用输入的IFDecoderEn信号(例如，“1”)。如上文描述，可激活DBI编码器21或DBI编码器43中的一者，且可激活DBI解码器22及DBI解码器44中的一者。因此，IFEncoderEn信号可通过模式寄存器40中的WDBIEn位的位反转获得，且IFDecoderEN信号可通过模式寄存器40中的RDBIEn位的位反转获得。
图5是根据本发明的实施例的包含DBI计算电路的存储器装置的框图。存储器装置50可包含可执行DBI功能的IF芯片11及核心芯片12。IF芯片11可从可为存储器控制器(未展示)的主机装置接收信号且可将信号进一步传输到所述存储器控制器。举例来说，IF芯片11可包含输入缓冲器511，其可接收写入数据选通信号WDQS_T及互补写入数据选通信号WDQS_C的反转信号。IF芯片11可包含耦合到解串行化器(DES)写入(W)FIFO 522的输入缓冲器512及耦合到串行化器(SER)读取(R)FIFO 523的输出缓冲器513以用于数据队列DQ信号及数据屏蔽/校验位信号DM_CB。IF芯片11还可包含耦合到DES WFIFO 524的输入缓冲器514及耦合到SER RFIFO 525的输出缓冲器515以用于DBI信号。IF芯片11还可包含耦合到DES WFIFO526的输入缓冲器516及耦合到SER RFIFO 527的输出缓冲器517以用于奇偶校验信号PAR。DES WFIFO 522、524及526可基于来自输入缓冲器511的WDQS信号分别从输入缓冲器512、514及516提供信号。存储器装置50还可包含用于DERR信号的耦合到正反器(FF)528的输出缓冲器518，FF528可提供关于DQ信号的数据奇偶校验误差信息。存储器装置50还可包含用于一对互补读取数据选通信号RDQS_T/C的输出缓冲器519。存储器装置50还可包含输入缓冲器520，其可接收时钟信号CK_T及互补时钟信号CK_C的反转信号，且可进一步将时钟信号提供到时钟(CLK)控制电路530，CLK控制电路530可经由反相器540将时钟信号提供到时钟(CLK)总线541。SER RFIFO 523、525、527及FF 528可接收时钟信号，且可基于所述时钟信号进一步提供信号。存储器装置50可进一步包含输入缓冲器521，其可接收行/列命令地址信号R/C，且可耦合到DES 531，DES 531可基于从CLK控制电路530接收到的时钟信号提供行/列命令地址信号。
IF芯片可包含奇偶校验计算电路533。在写入操作时，奇偶校验计算电路533基于接收到的关于DQ、DM_CB及DBI信号的数据计算奇偶校验信息、比较所述奇偶校验信息与由DES WFIFO 526转换的对应串联-并联PAR信号且提供FF 528是否发生了奇偶校验误差的数据误差DERR信息。在读取操作时，奇偶校验计算电路533可基于待传输的关于DQ、DM_CB及DBI信号的数据生成奇偶校验信息，且可经由SER RFIFO 527及输出缓冲器517进一步传输所述奇偶校验信息以及关于DQ及DBI信号的数据作为PAR信号。
IF芯片11可包含多输入签名寄存器(MISR)及线性反馈移位寄存器(LFSR)计算电路532，其用于测试及训练存储器控制器与存储器装置50之间的链路(例如，链路测试)。IF芯片11可包含驱动器/接收器电路534及535。在写入操作时，驱动器/接收器电路534及535可分别驱动来自存储器控制器的DQ及DBI信号，且可进一步将DQ及DBI信号传输到数据总线538及539。在读取操作时，驱动器/接收器电路534及535可分别经由数据总线538及539从核心芯片12接收DQ及DBI信号。IF芯片11可包含反相器536及537，其可通过反转驱动时钟信号及行/列命令地址信号，且可分别通过时钟(CLK)总线540及命令总线541进一步传输反转时钟信号及反转行/列命令地址信号。
核心芯片12可包含驱动器/接收器电路542及543。在写入操作时，驱动器/接收器电路542及543可分别从数据总线538及539接收DQ及DBI信号。在读取操作时，驱动器/接收器电路542及543可从核心芯片12中的DBI计算电路546接收DQ及DBI信号，且可进一步将DQ及DBI信号分别传输到数据总线538及539。核心芯片12可包含反相器544及545，其可接收反转时钟信号及反转行/列命令地址信号，且可将所述时钟信号及所述行/列命令地址信号进一步传输到提供核心时钟信号的时钟控制电路547。在写入操作时，DBI计算电路546可接收DQ及DBI信号，且可基于来自时钟控制电路547的DBI信号及核心时钟信号进一步解码DQ信号。在读取操作时，DBI计算电路546可经由主放大器551从存储器阵列552接收DQ及DBI信号，且可基于来自时钟控制电路547的DBI信号及核心时钟信号进一步编码DQ信号。
图6是根据本发明的实施例的包含DBI计算电路的存储器装置的框图。将不重复对应于图5中的组件的组件描述，且将描述包含额外组件及所述组件之间的位置关系的从图5的变化。为了在DBI计算中将来自MISR/LFSR计算电路532的链路测试结果的结果考虑进去，IF芯片11中的DBI计算电路646可耦合于MISR/LFSR计算电路532与驱动器/接收器电路534之间。在写入操作时，IF芯片11中的DBI计算电路646可从MISR/LFSR计算电路532接收DQ及DBI信号，且可基于来自DBI时钟控制电路647的DBI信号及DBI时钟信号进一步解码DQ信号。在读取操作时，IF芯片11中的DBI计算电路646可分别从驱动器/接收器电路534接收DQ信号，且可基于来自DBI时钟控制电路647的DBI时钟信号进一步编码DQ信号。
为了减少与核心芯片12中的数据通信相关联的电力耗散，可使用电荷再循环技术。在电荷再循环技术中，多个总线通道可串联耦合于正供应电压(VDD)与负供应电压(VSS)(例如，接地电势)之间以将在高电压电平的总线通道上的数据传输期间产生的充电/放电电流用于在具有低电压电平的总线信道上进行数据传输。举例来说，核心芯片12上的时钟(CLK)控制电路547可耦合到电荷再循环总线(CRB)驱动器/接收器电路601。CRB驱动器/接收器电路601可从CLK控制电路547接收核心时钟信号。CRB驱动器/接收器电路601可响应于核心时钟信号将数据信号传输到核心芯片12中的CRB数据总线602，或可从CRB数据总线602接收数据信号。
图7是根据本发明的实施例的包含DBI计算电路的存储器装置的框图。将不重复对应于图5中的组件的组件描述，且将描述包含额外组件及所述组件之间的位置关系的从图5的变化。存储器装置50可包含CRB数据总线738及739以用于IF芯片11与核心芯片12之间的数据传输。IF芯片11可包含CRB驱动器/接收器电路734及735。在写入操作时，CRB驱动器/接收器电路734及735可分别驱动来自存储器控制器的DQ及DBI信号，且可进一步将DQ及DBI信号传输到CRB数据总线738及739。在读取操作时，CRB驱动器/接收器电路734及735可从核心芯片12分别经由CRB数据总线738及739接收DQ及DBI信号。核心芯片12可包含CRB驱动器/接收器电路742及743。在写入操作时，CRB驱动器/接收器电路742及743可分别从CRB数据总线738及739接收DQ及DBI信号。在读取操作时，CRB驱动器/接收器电路742及743可从核心芯片12中的DBI计算电路546接收DQ及DBI信号，且可进一步将DQ及DBI信号分别传输到CRB数据总线738及739。
图8是根据本发明的实施例的主机装置2及包含半导体装置中的IF芯片11及核心芯片12的存储器装置1的框图。将不重复对应于图2A中的主机装置2的组件描述，且将描述包含组件之间的位置关系的从图2A的变化。IF芯片11可进一步包含MISR/LFSR计算电路81，其用于主机装置2及存储器装置1的链接测试。由于在写入操作时在由DBI解码器23进行DBI解码之后执行MISR/LFSR计算或在在读取操作中在由DBI编码器24进行DBI编码之前执行MISR/LFSR计算，IF芯片11与核心芯片13之间的通信可针对电力耗散采用电荷再循环技术。MISR/LFSR计算电路81可耦合到DBI解码器23的Do节点及DBI编码器24的Di节点。存储器装置1可包含IF芯片11与核心芯片12(及核心芯片13)之间的CRB块82。CRB块82可包含耦合到MISR/LFSR计算电路81的CRB驱动器/接收器834、TSV数据总线87(例如，CRB数据总线)及可耦合到阵列25的CRB驱动器/接收器842。IF芯片11中的CRB驱动器/接收器834可包含输出缓冲器833及输入缓冲器843。核心芯片12中的CRB驱动器/接收器842可包含输入缓冲器851及输出缓冲器842。在写入操作时，来自MISR/LFSR计算电路81的输出信号可经由输出缓冲器833、TSV数据总线87及输入缓冲器851被提供到阵列25。在读取操作时，来自阵列25的输出信号可经由输出缓冲器852、TSV数据总线87及输入缓冲器843被提供到MISR/LFSR计算电路81。
图9是根据本发明的实施例的包含DBI计算电路的存储器装置的框图。将不再重复对应于图5到7中的组件的组件描述。为了在DBI计算中将来自MISR/LFSR计算电路532的链路测试结果的结果考虑进去，可将IF芯片中的DBI计算电路646耦合于MISR/LFSR计算电路532与CRB驱动器/接收器电路734之间。在写入操作时，IF芯片11中的DBI计算电路646可从MISR/LFSR计算电路532接收DQ及DBI信号，且可基于DBI信号及来自DBI时钟控制电路647的DBI时钟信号进一步解码DQ信号。在读取操作时，IF芯片11中的DBI计算电路646可分别从驱动器/接收器电路734接收DQ信号，且可基于来自DBI时钟控制电路647的DBI时钟信号进一步编码DQ信号。
存储器装置50可包含CRB数据总线738以用于IF芯片11与核心芯片12之间的数据传输。IF芯片11可包含CRB驱动器/接收器电路734。在写入操作时，CRB驱动器/接收器电路734可驱动来自DBI计算电路646的DQ信号，且可进一步将DQ信号传输到CRB数据总线738。在读取操作时，CRB驱动器/接收器电路734可经由CRB数据总线738从核心芯片12接收DQ信号。核心芯片12可包含CRB驱动器/接收器电路742。在写入操作时，CRB驱动器/接收器电路742可从CRB数据总线738接收DQ信号。在读取操作时，CRB驱动器/接收器电路742可经由核心芯片12中的主放大器551从存储器阵列552接收DQ信号，且可将所述DQ信号进一步传输到CRB数据总线738。核心芯片12可进一步包含时钟(CLK)控制电路547，其可耦合到电荷再循环总线(CRB)驱动器/接收器电路601。CRB驱动器/接收器电路601可从CLK控制电路547接收核心时钟信号。CRB驱动器/接收器电路601可响应于核心时钟信号将数据信号传输到核心芯片12中的CRB数据总线602，或可从CRB数据总线602接收数据信号。
用于上文描述的实施例中的信号的逻辑电平仅是实例。然而，在其它实施例中，可使用除本发明中明确描述的那些信号的逻辑电平的组合之外的信号的逻辑电平的组合而不会背离本发明的范围。
尽管已在某些优选实施例及实例的上下文中揭示了本发明，但所属领域的技术人员应理解，本发明超出明确揭示的实施例而扩展到本发明的其它替代实施例及/或用途以及其明显修改及等效物。另外，基于本发明，所属领域的技术人员将容易地明白在本发明范围内的其它修改。还预期，可进行实施例的特定特征及方面的各种组合或子组合，且仍落在本发明的范围内。应理解，揭示的实施例的各种特征及方面可与另一者组合或替代以便形成揭示的发明的不同模式。因此，希望本文揭示的本发明的至少一些的范围应由上文描述的揭示的特定实施例限制。

Claims (22)

1.一种设备，其包括第一及第二半导体芯片，所述第一及第二半导体芯片经由提供于第一及第二半导体芯片中的至少一者中的穿衬底通孔TSV与彼此堆叠，所述第一及第二半导体芯片经配置以通过使用已使用数据总线反转DBI算法编码的DBI数据与彼此通信。
2.根据权利要求1所述的设备，其中所述第二半导体芯片包括存储器单元阵列及耦合到所述存储器单元阵列的第一DBI计算电路，
其中所述第一DBI计算电路经配置以从所述第一半导体芯片接收第一DBI数据、用所述DBI算法解码所述第一DBI数据，且进一步经配置以将所述经解码第一DBI数据提供到所述存储器单元阵列，且
其中所述第一DBI计算电路进一步经配置以从所述存储器单元阵列接收单元数据、用所述DBI算法将所述单元数据编码成第二DBI数据，且进一步经配置以将所述第二DBI数据传输到所述第一半导体芯片。
3.根据权利要求2所述的设备，其中所述第一半导体芯片经配置以传递所述第一DBI数据及所述第二DBI数据。
4.根据权利要求2所述的设备，其中所述第一半导体芯片包括：
第二DBI计算电路，其经配置以响应于启用信号从控制器接收第一数据、用所述DBI算法将所述第一数据编码成所述第一DBI数据，且进一步经配置以将所述第一DBI数据提供到所述第二半导体芯片，
其中所述第二DBI计算电路进一步经配置以响应于所述启用信号从所述第一DBI计算电路接收所述第二DBI数据、用所述DBI算法将所述第二DBI数据解码成第二数据，且进一步经配置以将所述第二数据传输到所述控制器。
5.根据权利要求1所述的设备，其中所述设备进一步包括：
数据总线，其经配置以在所述第一半导体芯片与所述第二半导体芯片之间传送所述DBI数据，
其中所述第一半导体芯片包括驱动器及接收器，其经配置以将第一数据提供到所述数据总线且进一步经配置以从所述数据总线接收第二数据，且
其中所述第二半导体芯片包括驱动器及接收器，其经配置以将所述第二数据提供到所述数据总线且进一步经配置以从所述数据总线接收所述第一数据。
6.根据权利要求5所述的设备，其中所述数据总线是电荷再循环总线CRB数据总线，其包括串联耦合于第一电压与低于所述第一电压的第二电压之间的多个总线通道，所述数据总线经配置以在电荷再循环技术中在所述第一半导体芯片与所述第二半导体芯片之间传输所述数据。
7.根据权利要求6所述的设备，其中所述第一半导体芯片包括：
多个输入端子，其经配置以接收输入数据；
多个输出端子，其经配置以传输输出数据；及
第一DBI计算电路，其耦合于所述多个输入端子与所述数据总线之间，其中所述第一DBI计算电路经配置以从所述多个输入端子接收所述输入数据、用所述DBI算法将所述输入数据解码成所述第一数据，且进一步经配置以将所述第一数据提供到所述数据总线，且
其中所述第一DBI计算电路进一步经配置以从所述数据总线接收所述第二数据、用所述DBI算法将所述第二数据编码成所述输出数据，且进一步经配置以将所述输出数据传输到所述多个输出端子。
8.根据权利要求7所述的设备，其中所述第一半导体芯片进一步包括耦合于所述DBI计算电路与所述数据总线之间的多输入签名寄存器MISR及线性反馈移位寄存器LFSR计算电路，
其中所述MISR及LFSR计算电路经配置以从所述DBI计算电路接收所述第一数据、对所述第一数据执行MISR及LFSR计算，且进一步经配置以在MISR及LFSR计算之后将所述第一数据提供到所述数据总线。
9.根据权利要求7所述的设备，其中所述第一半导体芯片进一步包括耦合于所述多个输入端子与所述DBI计算电路之间的多输入签名寄存器MISR及线性反馈移位寄存器LFSR计算电路，
其中所述MISR及LFSR计算电路经配置以从所述多个输入端子接收所述输入数据、对所述输入数据执行MISR及LFSR计算，且进一步经配置以在MISR及LFSR计算之后将所述输入数据提供到所述DBI计算电路。
10.根据权利要求6所述的设备，其中所述第二半导体芯片进一步包括用于内部数据通信的CRB数据总线。
11.一种半导体装置，其包括：
多个输入端子，其经配置以接收输入数据；
多个输出端子；
第一端子，其经配置以接收与所述输入数据相关联的第一信号；
第二端子；及
DBI编码器，其耦合于所述多个输入端子与所述多个输出端子之间且被供应DBI启用信号，所述DBI编码器经配置以：
当所述DBI启用信号指示第一状态时对所述输入数据启用DBI编码操作以生成第一输出数据并将所述第一输出数据提供到所述多个输出端子；
当所述DBI启用信号指示所述第一状态时生成与所述第一输出数据相关联的第二信号；及
当所述DBI启用信号指示第二状态时对所述输入数据停用所述DBI编码操作以生成第二输出数据并将所述第二输出数据提供到所述多个输出端子；及
选择器电路，其耦合到所述第一端子、所述第二端子及所述DBI编码器，所述选择器电路经配置以当所述DBI启用信号指示所述第二状态时向所述第二端子提供第一信号且当所述DBI启用信号指示所述第一状态时向所述第二端子提供所述第二信号。
12.根据权利要求11所述的半导体装置，其中所述多个输入端子及所述多个输出端子分别形成在所述半导体装置的第一主表面及所述半导体装置的第二主表面上，且所述第二主表面与所述第一主表面相对。
13.根据权利要求12所述的半导体装置，其进一步包括经配置以提供所述DBI启用信号的模式寄存器，
其中当所述输入数据经受DBI编码时所述DBI启用信号指示所述第一状态，且
其中当所述输入数据已被DBI编码时所述DBI启用信号指示所述第二状态。
14.根据权利要求11所述的半导体装置，其中所述第一状态是启用状态，且所述第二状态是停用状态。
15.根据权利要求11所述的半导体装置，其进一步包括DBI解码器，其耦合于所述多个输入端子与所述多个输出端子之间，其中所述DBI解码器经配置以：
接收所述DBI启用信号；
当所述DBI启用信号指示所述第一状态时响应于来自所述多个输出端子的输入数据经受DBI解码生成第三输出数据；
当所述DBI启用信号指示所述第二状态时响应于来自所述多个输出端子的所述输入数据未经受所述DBI解码生成第四输出数据；
当所述DBI启用信号指示所述第一状态时生成与所述第三输出数据相关联的第三信号；及
当所述DBI启用信号指示所述第一状态时向所述多个输入端子提供所述第三输出数据且当所述DBI启用状态指示所述第二状态时向所述多个输入端子提供所述第四输出数据。
16.一种系统，其包括：
控制器，其经配置以提供第一及第二数据中的至少一者，所述第一数据使用DBI算法编码且所述第二数据不使用所述DBI算法编码；
第一芯片，其耦合到所述控制器；及
第二芯片，其耦合到所述第一芯片；
其中所述第一芯片经配置以：
当所述控制器提供所述第一数据时将所述第一数据传递到所述第二芯片；
当所述控制器提供所述第二数据时将所述第二数据转换成使用所述DBI算法编码的第三数据；及
将所述第三数据提供到所述第二芯片。
17.根据权利要求16所述的系统，其进一步包括：
数据总线，其耦合于所述第一芯片与所述第二芯片之间，所述数据总线经配置以将数据从所述第一芯片传输到所述第二芯片，
其中所述第二芯片包括存储器单元阵列及耦合到所述数据总线的第一DBI计算电路，及
其中所述第一DBI计算电路经配置以从所述数据总线接收输入数据、用所述DBI算法解码所述输入数据，且进一步经配置以将所述经解码输入数据提供到所述存储器单元阵列。
18.根据权利要求17所述的系统，其中所述第一芯片包括：耦合于所述控制器与所述数据总线之间的多输入签名寄存器MISR及线性反馈移位寄存器LFSR计算电路，且
其中所述MISR及LFSR计算电路经配置以接收所述第一及第二数据中的所述至少一者、对所述第一及第二数据中的所述至少一者执行MISR及LFSR计算，且进一步经配置以在MISR及LFSR计算之后将所述第一及第二数据中的所述至少一者提供到所述数据总线。
19.根据权利要求17所述的系统，其中所述第一芯片包括：
第二DBI计算电路，其耦合到所述数据总线；
其中所述第二DBI计算电路进一步经配置以从所述控制器接收所述第一及第二数据中的至少一者、编码所述第二数据，且进一步经配置以将所述经编码数据提供到所述第二芯片。
20.根据权利要求19所述的系统，其中所述第一芯片进一步包括经配置以提供启用信号的模式寄存器，
其中所述第二DBI计算电路进一步经配置以从所述模式寄存器接收所述启用信号，且
其中所述第二DBI计算电路经启用以响应于来自所述模式寄存器的所述启用信号编码及解码。
21.根据权利要求20所述的系统，其中所述模式寄存器经配置以在来自所述控制器的所述第一数据未用所述DBI算法编码时提供所述启用信号。
22.根据权利要求21所述的系统，其中所述第一DBI计算电路被启用。
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