CN110265069A - 高带宽存储器设备和具有该设备的系统设备 - Google Patents

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Abstract

根据一些实施例，一种高带宽存储器设备包括基管芯和多个存储器管芯，该多个存储器管芯堆叠在基管芯上并通过多个基板通孔电连接到基管芯。基管芯包括：多个第一输入缓冲器，被构造为从连接到基管芯外部的多个第一凸块接收通道时钟信号、通道命令/地址和通道数据；多个第二输入缓冲器，被构造为从连接到基管芯外部的多个第二凸块接收测试时钟信号、测试命令/地址和测试数据；监测单元；多个第一输出缓冲器，连接到监测单元并被构造为将来自监测单元的监测数据输出到多个第二凸块；以及从多个第一输入缓冲器到监测单元的多条路径。

Description

高带宽存储器设备和具有该设备的系统设备
相关申请的交叉引用
本专利申请要求于2018年3月12日向韩国知识产权局提交的韩国专利申请10-2018-0028456和于2018年8月13日向韩国知识产权局提交的韩国专利申请10-2018-0094449的权益，其公开内容通过全文引用合并于此。
技术领域
本发明构思涉及高带宽存储器(HBM)设备和具有该设备的系统设备。
背景技术
高带宽存储器(HBM)设备具有其中堆叠了多个存储器管芯和基管芯(可以被描述为缓冲器管芯或逻辑管芯)的结构。多个存储器管芯堆叠在基管芯上方，并且多个存储器管芯使用基板通孔(比如，穿过多个存储器管芯的硅通孔TSV)从基管芯接收命令/地址(例如，包括命令位和地址位，并且在一些情况下与数据位一起)，并从基管芯输入数据或向基管芯输出数据。
具有HBM设备的系统设备可以包括HBM设备和控制器(例如，图形处理单元(GPU)管芯、中央处理单元(CPU)管芯或片上系统(SoC)等)。HBM设备的基管芯接收从控制器发送的命令/地址，并从控制器输入数据或向控制器输出数据。当系统设备制造成2.5维(D)封装时，基管芯和HBM管芯的控制器位于中介层上方，并且数据和命令/地址通过中介层中形成的线路来传输。当系统设备制造成3D封装时，HBM设备位于控制器上方，并且HBM设备和控制器直接发送数据和命令/地址。
然而，具有HBM设备的系统设备不能监测从控制器发送到HBM设备的基管芯的数据或命令/地址。
发明内容
本公开涉及提供一种高带宽存储器(HBM)设备以及具有该HBM设备的系统设备，该HBM设备能够监测从控制器向HBM设备的基管芯传输的数据或命令/地址。
本发明构思的范围不限于上述目的，并且本领域技术人员根据以下描述中可以清楚地理解其他未提及的目的。
根据一些实施例，一种存储器设备包括逻辑管芯和多个存储器管芯，该多个存储器管芯堆叠在基管芯上并通过多个基板通孔电连接到基管芯。基管芯包括：多个第一输入缓冲器，被构造为从连接到基管芯外部的多个第一凸块接收通道时钟信号、通道命令/地址和通道数据；多个第二输入缓冲器，被构造为从连接到基管芯外部的多个第二凸块接收测试时钟信号、测试命令/地址和测试数据；监测单元；多个第一输出缓冲器，连接到监测单元并被构造为将来自监测单元的监测数据输出到多个第二凸块；以及从多个第一输入缓冲器到监测单元的多条路径。多个第二凸块被连接为：在第一操作模式期间从基管芯的外部接收测试时钟信号、测试命令/地址和测试数据，并在第二操作模式期间从多个第一输出缓冲器接收监测数据。
根据一些实施例，一种高带宽存储器设备包括基管芯和存储器管芯堆叠，其中存储器管芯堆叠包括堆叠在基管芯上的多个存储器管芯，基管芯包括作为命令/地址和数据端子的多个第一输入/输出(i/o)端子和作为直接访问端子的多个第二i/o端子。一种用于高带宽存储器设备的方法，包括：在多个第一i/o端子处接收命令/地址、时钟信号和数据；首先，向存储器管芯堆叠发送由多个第一i/o端子从基管芯接收的命令/地址、时钟信号和数据；以及然后，通过基管芯的电路，将由多个第一i/o端子构成的组接收的命令/地址、时钟信号和数据中的一个或多个的至少一部分发送到多个第二i/o端子。
根据一些实施例，一种存储器系统设备包括系统设备基板、存储器设备、控制器和中介层，其中，存储器设备包括基管芯和堆叠在系统设备基板上的一组存储器管芯，基管芯通过基板通孔电连接到该一组存储器管芯，中介层安装在系统设备基板上并且其上安装有存储器设备和控制器。中介层将存储器设备电连接到控制器。控制器被构造为接收作为到存储器系统设备的输入的控制信号和数据信号，并且基于所述输入，向存储器设备输出通道时钟信号、通道命令/地址和通道数据。基管芯被构造为在基管芯的第一组输入/输出(i/o)端子处接收来自控制器的通道时钟信号、通道命令/地址和通道数据；向该一组存储器管芯发送通道时钟信号、通道命令/地址和通道数据；以及通过监测单元，向基管芯的第二组i/o端子发送通道时钟信号、通道命令/地址和通道数据中的一个或多个的至少一部分。
附图说明
图1是示出了根据本公开示例性实施例的具有2.5维(D)高带宽存储器(HBM)设备的系统设备的结构的图。
图2是示出了根据本公开示例性实施例的具有3D HBM设备的系统设备的结构的图。
图3是示出了根据本公开示例性实施例的多个存储器管芯的构造的图。
图4A和图4B是示出了根据本公开示例性实施例的基管芯的构造的图。
图5是示出了根据本公开示例性实施例的硅通孔(TSV)电路的构造的图。
图6是示出了根据本公开示例性实施例的监测单元的构造的图。
图7A和图7B是示出了根据本公开示例性实施例的行和列命令真值表。
图8A、图8B、图9A和图9B是用于描述根据本公开示例性实施例的监测单元的操作的时序图。
图10是示出了根据本公开示例性实施例的监测单元的构造的图。
图11和图12是用于描述根据本公开示例性实施例的监测单元的操作的时序图。
图13是示出了根据本公开示例性实施例的监测单元的构造的图。
图14是用于描述根据本公开示例性实施例的监测单元的操作的时序图。
图15是示出了根据本公开示例性实施例的监测单元的构造的图。
具体实施方式
在下文中，将参考附图描述根据本发明构思的示例性实施例的高带宽存储器(HBM)设备和具有该设备的系统设备。
图1是示出了根据本发明构思的示例性实施例的具有2.5维(D)HBM设备的系统设备的结构的图，并且其示出了制造成2.5D封装的系统设备的结构。
参考图1，系统设备1000可以包括HBM设备100，控制器200、中介层300和印刷电路板(PCB)400。例如，系统设备1000可以是包括安装在印刷电路板(PCB)400上的多个半导体管芯的半导体封装，其可以由密封剂封装，并且印刷电路板(PCB)400可以是封装基板。
HBM器件100可以包括存储器管芯MD1至MD4和基管芯BD(其可以称为(也可以是)缓冲管芯或逻辑管芯)。存储器管芯MD1至MD4和基管芯BD可以在竖直方向上堆叠，并且堆叠的存储器管芯MD1至MD4位于基管芯BD的上方。每个管芯(也称为芯片或半导体芯片)可以包括由晶片形成的集成电路。在堆叠的存储器管芯MD1至MD4和基管芯BD之间形成第一凸块MB，并且第一凸块MB之间可以形成穿过存储器管芯MD1至MD4的硅通孔(TSV)。第一直接访问(DA)凸块dab、第一供电凸块pb1、以及第一命令/地址凸块和数据凸块cadb1可以布置在基管芯BD的下表面上。本文描述的各种凸块在本文中可称为互连端子或连接端子，其与管芯或基板(或者在它们之间)传输信号或电压。
第二命令/地址凸块和数据凸块cadb2、第二供电凸块pb2以及第一控制信号和数据凸块cdb可以布置在控制器200的下表面上。控制器200可以是图形处理单元(GPU)管芯、中央处理单元(CPU)管芯或片上系统(SoC)管芯等。
第一凸块MB、第一DA凸块dab、第一供电凸块pb1、第二供电凸块pb2、第一命令/地址凸块和数据凸块cadb1、第二命令/地址凸块和数据凸块cadb2、以及第一控制信号和数据凸块cdb可以是微凸块。
第二DA凸块DAFB、第三供电凸块PBFB、以及第二控制信号和数据凸块CDFB可以布置在中介层300的下表面上。中介层300可以包括连接第一DA凸块dab与第二DA凸块DAFB的DA线da1、连接第一命令/地址凸块和数据凸块cadb1与第二命令/地址凸块和数据凸块cadb2的命令/地址线和数据线cad1、以及连接第一控制信号和数据凸块cdb与第二控制信号和数据凸块CDFB的控制信号和数据线cd1。虽然未示出，但是中介层300中还可以包括连接第一供电凸块pb1与第三供电凸块PBFB以及连接第二供电凸块pb2与第三供电凸块PBFB的供电线。第二DA凸块DAFB、第三供电凸块PBFB、以及第二控制信号和数据凸块CDFB可以是倒装管芯凸块。
DA球DAB、供电球PB、以及控制信号和数据球CDB可以布置在PCB 400的下表面上。通过PCB 400，可以连接第二DA凸块DAFB与DA球DAB，可以连接第三供电凸块PBFB与供电球PB，并且可以连接第二控制信号和数据凸块CDFB与控制信号和数据球CDB。本文描述的各种凸块或球连接到凸块所连接的一个或多个管芯内的电路。例如，供电凸块或球连接到接收供电信号(例如，恒压信号)的管芯内的电路元件，并且控制信号和数据凸块或球连接到接收控制信号和/或数据的管芯内的电路元件。
图2是示出了根据本发明构思的示例性实施例的具有3D HBM设备的系统设备的结构的图，并且示出了制造成3D封装的系统设备的结构。
参考图2，与图1不同，系统设备1100可以不包括中介层300。此外，HBM设备100的基管芯BD可以直接位于控制器200的上表面上。也就是说，第一DA凸块dab、第一供电凸块pb1、以及第一命令/地址凸块和数据凸块cadb1可以布置在控制器200的上表面上。
第一DA凸块dab和第二DA凸块DAFB可以连接在控制器200中。第一供电凸块pb1和第三供电凸块PBFB可以连接在控制器200中。
控制器200可以接收通过第二控制信号和数据凸块CDFB施加的控制信号和数据，并且向第一命令/地址凸块和数据凸块cadb1发送通道命令/地址和通道数据。
图1和图2中示出的控制器200可以响应于通过第二控制信号和数据凸块CDFB施加的控制信号来处理数据，将经处理的数据生成为通道数据，并且通过第一通道命令/地址凸块和数据凸块cadb1向基管芯BD发送通道数据以及通道命令/地址。因此，本文描述的通道数据和通道命令/地址指的是从控制器输出、并且例如通过基管芯发送到存储器管芯堆叠的命令/地址和数据。在一些情况下，本文描述的通道信号(例如，通道命令/地址和通道数据)可以是用于读取或写入存储器管芯以供正常使用的数据，其不同于可以从控制器发送到基管芯以用于测试目的的测试信号。
图1和图2中所示的基管芯BD可以包括用于执行逻辑处理功能的各种逻辑电路。在DA测试模式中，基管芯BD可以接收通过第一DA凸块dab施加的测试命令/地址和测试数据，并且将测试命令/地址和测试数据输出到多个存储器管芯MD1至MD4。
此外，在监测操作中，图1和图2中所示的基管芯BD可以通过第一DA凸块dab输出通过第一命令/地址凸块和数据凸块cadb1施加的通道命令/地址和通道数据的一部分。可以在系统级测试模式或正常模式下执行监测操作。此外，基管芯BD可以在系统级测试模式或正常模式下将通过第一命令/地址凸块和数据凸块cadb1施加的通道命令/地址或通道数据输出到多个存储器管芯MD1至MD4。因此，在系统级测试模式或正常模式下，可以通过第一DA凸块dab输出从控制器200向HBM设备100发送的通道命令/地址或通道数据的至少一部分，从而在外部实时监测。
图3是示出了根据本发明构思的示例性实施例的多个存储器管芯的构造的图。多个存储器管芯MD1至MD4中的每一个可以包含两个存储器通道MCHa和MCHc、MCHb和MCHd、MCHe和MCHg、MCHf和MCHh，并且存储器通道MCHa至MCHh中的每一个可以包括预定数量的存储体(未示出)。存储器通道MCHa、MCHb、MCHe和MCHf可以布置在存储器管芯MD1至MD4各自的左侧，并且存储器通道MCHc、MCHd、MCHg和MCHh可以布置在存储器管芯MD1至MD4各自的右侧。存储器通道MCHa至MCHh中的每一个可以被布置为在相应的存储器管芯MD1至MD4中竖直地划分。相应的数据端子DQ1a至DQ4a、DQ1b至DQ4b、DQ1e至DQ4e或DQ1f至DQ4f、以及相应的命令/地址端子CATa、CATb、CATe或CATf可以被包括在被布置成竖直划分的相应存储器通道MCHa、MCHb、MCHe或MCHf之间；并且相应的数据端子DQ1c至DQ4c、DQ1d至DQ4d、DQ1g至DQ4g或DQ1h至DQ4h、以及相应的命令/地址端子CATc、CATd、CATg或CATh可以被包括在被布置成竖直划分的相应存储器通道MCHc、MCHd、MCHg或MCHh之间。第一数据组DG1可以通过数据端子DQ1a、DQ1b、DQ1e和DQ1f传输，第二数据组DG2可以通过数据端子DQ2a、DQ2b、DQ2e和DQ2f传输。类似地，第三数据组DG3至第八数据组DG8可以通过其他数据端子DQ3a至DQ4h传输。第一命令/地址组CAG1可以通过命令/地址端子CATa、CATb、CATe和CATf传输，并且第二命令/地址组CAG2可以通过命令/地址端子CATc、CATd、CATg和CATh传输。
图3中，每个数据端子和命令/地址端子可以是图1和2中所示的凸块MB。此外，竖直穿过数据端子和命令/地址端子的线可以是TSV。
假设通过每个数据端子DQ1a至DQ4a...DQ1h至DQ4h输入和输出n位数据，则通过所有数据端子可以输入和输出总共32n位数据。假设通过每个命令/地址端子CATa至CATh输入和输出k位数据，则通过所有命令/地址端子可以输入和输出总共8k位命令/地址。
如图3所示，与第二数据组DG2至第八数据组DG8相对应的线可以被构造为和与第一数据组DG1相对应的线相同，并且与第二命令/地址组CAG2相对应的线可以被构造为和与第一数据组相对应的CAG1线相同。
图4A是示出了根据本发明构思的示例性实施例的基管芯BD的构造的图。基管芯BD可以包括物理(PHY)单元10、TSV电路20、DA电路30、监测单元40、时钟信号(CK1)输入缓冲器32-1、命令/地址(CA1)输入缓冲器32-2、数据(DQ1)输入缓冲器32-3、时钟信号(CK1)输出缓冲器34-1、命令/地址(CA1)输出缓冲器34-2和数据(DQ1)输出缓冲器34-3。PHY单元10可以包括通道PHY单元PHYa至PHYh，其被构造为接收通道时钟信号和通道命令/地址，以及输入和输出每个存储器通道MCHa至MCHh的通道数据。每个通道PHY单元PHYa至PHYh可以包括时钟信号(CK2)输入缓冲器12-1、命令/地址(CA2)输入缓冲器12-2、数据(DQ2)输入缓冲器12-3、数据(DQ2)输出缓冲器14和选择单元16。时钟信号(CK2)输入缓冲器12-1、命令/地址(CA2)输入缓冲器12-2和数据(DQ2)输入缓冲器12-3可以被描述为多个输入缓冲器，例如多个第一输入缓冲器，并且可以包括第一组输入缓冲器。时钟信号(CK1)输入缓冲器32-1、命令/地址(CA1)输入缓冲器32-2和数据(DQ1)输入缓冲器32-3可以被描述为多个输入缓冲器，例如多个第二输入缓冲器，并且可以包括第二组输入缓冲器。时钟信号(CK1)输出缓冲器34-1、命令/地址(CA1)输出缓冲器34-2和数据(DQ1)输出缓冲器34-3可以被描述为多个输出缓冲器。在一些实施例中，第一组输入缓冲器12-1、12-2和12-3可被总体描述为第一组缓冲器，并且多个输出缓冲器34-1、34-2和34-3以及第二组输入缓冲器32-1、32-2和32-3可被总体描述为第二组缓冲器。但是请注意，除非上下文另有说明，否则本文中的术语“第一”、“第二”等仅用作命名约定，因此基于所描述的上下文，这些缓冲器和使用名称“第一”或“第二”描述的其他项目可以替代地用“第二”或“第一”、或“第三”“第四”等来命名。
以下将描述图4A和图4B中所示的方框的功能。
参考图1至图4A，当在系统级测试模式或正常模式中去激活DA使能信号DAEN(激活反向DA使能信号DAENB)时，每个通道PHY单元PHYa至PHYh可以接收从控制器通过第一命令/地址块和数据块cadb1施加的相应的通道时钟信号CKa、CKb...或CKh、相应的通道命令/地址CAa、CAb...或CAh和相应的通道数据DQa、DQb...或DQh，并输出相应的时钟信号cka、ckb...或ckh、相应的命令/地址caa、cab...或cah和相应的数据dqa、dqb...或dqh，或者接收相应的数据dqa、dqb...或dqh，并输出相应的通道数据DQa、DQb...或DQh。此外，当在DA测试模式中激活DA使能信号DAEN时，每个通道PHY单元PHYa至PHYh可以接收从DA电路单元30输出的相应的通道测试时钟信号tcka、tckb...或tckh、相应的通道测试命令/地址tcaa、tcab...或tcah和相应的测试数据tdqa、tdqb...或tdqh，并向TSV电路单元20输出相应的时钟信号cka、ckb...或ckh、相应的命令/地址caa、cab...或cah和相应的数据dqa、dqb...或dqh，或者接收从TSV电路单元20输出的相应的数据dqa、dqb...或dqh，并向DA电路单元30输出相应的通道测试数据tdqa、tdqb...或tdqh。
用于每个通道PHY单元PHYa至PHYh的时钟信号输入缓冲器12-1可以缓冲相应的通道时钟信号CKa、CKb...或CKh，并生成相应的缓冲通道时钟信号ckba、ckbb...或ckbh。命令/地址输入缓冲器12-2可以缓冲相应的通道命令/地址CAa、CAb...或CAh，并生成相应的缓冲通道命令/地址caba、cabb...或cabh。数据输入缓冲器12-3可以缓冲相应的通道数据DQa、DQb...或DQh，并生成相应的缓冲通道数据dqba，dqbb...或dqbh。数据输出缓冲器14可以从选择单元16接收相应的缓冲通道数据dqba，dqbb...或dqbh，并生成相应的通道数据DQa、DQb...或DQh。注意，在基管芯BD的情况下，本文中的术语“缓冲通道数据”用作命名约定，以指代本文描述的与基管芯BD有关的输出缓冲器内部的数据，其不同于在输出缓冲器外部的通道数据(例如，通过基管芯BD的凸块传输的通道数据)，该通道数据不称为“缓冲通道数据”。
当DA使能信号DAEN被去激活时，针对每个通道PHY单元PHYa至PHYh的选择单元16可以选择并发送相应的缓冲通道时钟信号ckba、ckbb...或ckbh、相应的缓冲通道命令/地址caba、cabb...或cabh和相应的缓冲通道数据dqba、dqbb...或dqbh，以生成相应的时钟信号cka、ckb...或ckh、相应的命令/地址caa、cab...或cah和相应的数据dqa、dqb...或dqh。当DA使能信号DAEN被激活时，针对每个通道PHY单元(PHYa至PHYh)的选择单元16可以选择并发送相应的通道测试时钟信号tcka、tckb...或tckh、相应的通道测试命令/地址tcaa、tcab...或tcah和相应的通道测试数据tdqa、tdqb...或tdqh，以生成相应的时钟信号cka、ckb...或ckh、相应的通道命令/地址caa、cab...或cah和相应的数据dqa、dqb...或dqh。此外，当DA使能信号DAEN被去激活时，针对每个通道PHY单元PHYa至PHYh的选择单元16可以选择并发送相应的数据dqa、dqb...或dqh，以生成相应的缓冲通道数据dqba、dqbb...或dqbh，并且当DA使能信号DAEN被激活时，针对每个通道PHY单元PHYa至PHYh的选择单元16可以选择并发送相应的数据dqa、dqb...或dqh，以生成相应的通道测试数据tdqa、tdqb...或tdqh。例如，选择单元16可以是包括用于执行上述选择的多个开关电路的电路，这些开关电路可以基于DA使能信号DAEN信号来控制(例如，当DA使能信号DAEN被使能时，将TSV电路20连接到DA电路30，并且将TSV电路20与输入和输出缓冲器12-1、12-2、12-3和14以及监测单元40断开；当DA使能信号DAEN被禁用时，将TSV电路20与DA电路30断开，并且将TSV电路20连接到输入和输出缓冲器12-1、12-2、12-3和14以及监测单元40)。
TSV电路20可以将从PHY单元PHYa至PHYh输出的时钟信号cka至ckh、命令/地址caa至cah和数据dqa至dqh对齐，并且生成第一数据组DG1至第八数据组DG8以及第一命令/地址组CAG1和第二命令/地址组CAG2。
时钟信号输入缓冲器32-1可以缓冲测试时钟信号TCK，并生成缓冲测试时钟信号tckbu。命令/地址输入缓冲器32-2可以缓冲测试命令/地址TCA，并生成缓冲的测试命令/地址tcabu。数据输入缓冲器32-3可以缓冲测试数据TDQ，并生成缓冲测试数据tdqbu。
当DA使能信号DAEN被激活时，DA电路30可以接收缓冲测试时钟信号tckbu、缓冲测试命令/地址tcabu和缓冲测试数据tdqbu，并将相应的通道测试时钟信号tcka、tckb...或tckh、相应的通道测试命令/地址tcaa、tcab...或tcah、以及相应的通道测试数据tdqa、tdqb...或tdqh输出到针对每个通道PHY单元PHYa至PHYh的选择单元16，并且接收相应的通道测试数据tdqa、tdqb...或tdqh，输出缓冲测试数据tdqbu。当缓冲测试时钟信号tckbu、缓冲测试命令/地址tcabu和缓冲测试数据tdqbu分别是1位、k位和n位数据时，DA电路30可以复制1位缓冲测试时钟信号tckbu、k位缓冲测试命令/地址tcabu和n位缓冲测试数据tdqbu，并生成8个1位缓冲测试时钟信号tcka至tckh、8个k位通道测试命令/地址tcaa至tcah和8个32n位通道测试数据tdqa至tdqh。当从选择单元16输入8个32位测试数据tdqa至tdqh时，DA电路30可以将8个32n位通道测试数据tdqa至tdqh和先前接收的n位缓冲测试数据tdqb比较n位，并输出比较结果作为缓冲测试数据tdqbu。
时钟信号输出缓冲器34-1和命令/地址输出缓冲器34-2可以缓冲并输出监测数据md的一部分。时钟信号输出缓冲器34-1可以用于输出缓冲测试时钟信号tckbu。
数据输出缓冲器34-3可以缓冲并输出缓冲测试数据tdqbu，或者缓冲并输出监测数据md的另一部分。
时钟信号输出缓冲器34-1、命令/地址输出缓冲器34-2和数据输出缓冲器34-3可以构成输出监测数据md的监测数据输出单元34。监测数据输出单元34可以在DA测试模式中通过第一DA凸块dab来接收监测数据md。
当DA使能信号DAEN被去激活(反相DA使能信号DAENB被激活)时，监测单元40可以通过输入缓冲器12-1和12-2与监测单元40之间的多条路径来接收从PHY单元PHYa至PHYh生成的缓冲通道时钟信号ckba至ckbh和缓冲通道命令/地址caba至cabh，并生成监测数据md。监测单元40可以接收针对特定通道(例如存储器通道MCHa)施加的缓冲通道时钟信号ckba和缓冲通道命令/地址caba的全部或一部分，并生成监测数据md。
当DA使能信号DAEN被激活时，图4A中所示的基管芯BD可以接收通过第一DA凸块dab施加的测试时钟信号TCK、测试通道命令/地址TCA和测试通道数据TDQ，并生成第一数据组DG1至第八数据组DG8以及第一命令/地址组CAG1和第二命令/地址组CAG2，并且接收第一数据组DG1至第八数据组DG8并生成测试数据TDQ。此外，当DA使能信号DAEN被去激活时，基管芯BD可以接收通过第一命令/地址凸块和数据凸块cadb1施加的通道时钟信号CKa至CKh、通道命令/地址CAa至CAh和通道数据DQa至DQh，并生成第一数据组DG1至第八数据组DG8以及第一命令/地址组CAG1和第二命令/地址组CAG2，以输出到多个存储器管芯MD1至MD4，并且接收通道时钟信号CKa至CKh和通道命令/地址CAa至CAh的至少一部分，并生成监测数据md以通过第一DA凸块dab来输出。尽管未示出，但是当DA使能信号DAEN被去激活时，基管芯BD可以将通过第一命令/地址凸块和数据凸块cadb1施加的通道数据DQa至DQh的至少一部分来生成为监测数据md，并通过第一DA凸块dab输出监测数据md。此外，基管芯BD可以接收从多个存储器管芯MD1至MD4输出的第一数据组DG1至第八数据组DG8，并生成通道数据DQa至DQh。图4B是示出了根据本发明构思的示例性实施例的基管芯BD的构造的图，其中基管芯BD可以包括监测单元41，而不是图4A所示的基管芯BD的监测单元40。
以下将描述图4B所示的方框中的监测单元41的功能。
当DA使能信号DAEN被去激活时，监测单元41可以接收从通道PHY单元PHYa至PHYh生成的缓冲通道时钟信号ckba至ckbh、缓冲通道命令/地址caba至cabh或缓冲通道数据dqba至dqbh的至少一部分，并生成监测数据md。监测单元41可以接收针对特定通道(例如存储器通道MCHa)施加的缓冲通道时钟信号ckba、缓冲通道命令/地址caba或缓冲通道数据dqba的全部或一部分，并生成监测数据md。
此外，图4A和图4B中所示的基管芯BD可以接收第一数据组DG1至第八数据组DG8，并通过第一DA凸块dab生成监测数据md。监测单元40或41可以接收从选择单元16输出的缓冲通道数据dqba到dqbh的全部或一部分，并且通过第一DA凸块dab生成监测数据md。因此，可以监测从多个存储器管芯MD1至MD4输出的第一数据组DG1至第八数据组DG8。
因此，如上所述，基管芯BD可以包括第一组缓冲器(例如，12-1、12-2和12-3)和第二组缓冲器(例如，32-1、32-2、32-3、34-1、34-2和34-3)，其中，第一组缓冲器连接到第一组i/o端子，并且连接以从第一组i/o端子接收通道时钟信号(例如，CKa-CKh)、通道命令/地址(例如，CAa-CAh)和通道数据(例如，DQa-DQh)，第二组缓冲器连接到第二组i/o端子，并且连接以向第二组i/o端子发送通道时钟信号(CKa-CKh)、通道命令/地址(例如，CAa-CAh)和通道数据(例如，DQa-DQh)中一个或多个的至少一部分。第二组缓冲器(例如，32-1、32-2、32-3、34-1、34-2和34-3，尤其是缓冲器32-1、32-2和32-3)可以被进一步连接以从基管芯外部接收测试时钟信号(例如TCK)、测试命令/地址(例如TCA)和测试数据(例如TDQ)。另外，基管芯BD可以包括电路并且被构造为使得第二组缓冲器在直接访问测试模式期间从基管芯BD外部接收测试时钟信号、测试命令/地址和测试数据，并且第二组缓冲器在正常模式或系统级测试模式期间接收(例如，从诸如12-1、12-2和12-3的第一组缓冲器接收)通道时钟信号、通道命令/地址和通道数据中一个或多个的至少一部分。
图5是示出了根据本发明构思的示例性实施例的TSV电路的构造的框图。TSV电路20可以包括时钟信号(ck)输出缓冲器22-1、命令/地址(ca)输出缓冲器22-2、数据(dq)输出缓冲器22-3、数据(dq)输入缓冲器24和排序单元26。
以下将描述图5中所示的方框的功能。
时钟信号输出缓冲器22-1可以缓冲时钟信号cka至ckh，并输出缓冲时钟信号cba至cbh。命令/地址输出缓冲器22-2可以接收命令/地址caa至cah，并输出缓冲命令/地址aba至abh。数据输出缓冲器22-3可以接收数据dqa至dqh，并输出缓冲数据dba至dbh。数据输入缓冲器24可以缓冲从排序单元26输出的缓冲数据dba至dbh，并生成数据dqa至dqh。排序单元26可以排列缓冲时钟信号cba至cbh和缓冲命令/地址aba至abh并生成第一命令/地址组CAG1和第二命令/地址组CAG2，以及排列缓冲数据dba至dbh并生成第一数据组DG1至第八数据组DG8。此外，排序单元26可以排列第一数据组DG1至第八数据组DG8并生成缓冲数据dba至dbh。也就是说，排序单元26可以将缓冲时钟信号cba、cbb、cbe和cbf、以及缓冲命令/地址aba、abb、abe和abf生成为第一命令/地址组CAG1，并将缓冲时钟信号cbc、cbd、cbg和cbh、以及缓冲命令/地址abc、abd、abg和abh生成为第二命令/地址组CAG2。此外，排序单元26可以将各个缓冲数据dba、dbb、dbe和dbf分到四组中并生成第一数据组DG1至第四数据组DG4，以及将各个缓冲数据dbc、dbd、dbg和dbh分到四组中并生成第五数据组DG5至第八数据组DG8。
图6是示出了根据本发明构思的示例性实施例的监测单元的构造的图。监测单元40可以是监测中继电路，其将来自输入缓冲器12-1、12-2和12-3的数据中继到输出缓冲器34-1、34-2和34-3(参见图4)。中继数据可以称为监测数据。监测单元40可以包括通道监测单元CHMa至CHMh和第四选择器SEL4。每个通道监测单元CHMa至CHMh可以是通道监测中继电路，通道监测中继电路可以包括行监测单元RM、列监测单元CM和第三选择器SEL3。例如，行监测单元RM可以是包括反相器I、第一触发器FF1至第三触发器FF3和第一选择器SEL1的电路。例如，列监测单元CM可以是包括第四触发器FF4至第六触发器FF6和第二选择器SEL2的电路。
图6中，施加于通道监测单元CHMa的缓冲通道命令/地址caba可以被构造为具有6位行命令/地址r0a至r5a和8位列命令/地址c0a至c7a。施加于每个通道监测单元CHMb至CHMh的相应的通道命令/地址cabb、cabc...或cabh可以被构造为具有相应的行命令/地址r0b至r5b、r0c至r5c...或r0h至r5h、以及相应的列命令/地址c0b至c7b、c0c至c7c...或c0h到c7h。
反相器I可以使缓冲通道时钟信号ckba反相，并生成反相缓冲通道时钟信号ckbab。响应于缓冲通道时钟信号ckba的上升沿，第一触发器FF1可以输入并生成行命令/地址r0a至r5a。响应于反相缓冲通道时钟信号ckbab的上升沿，第二触发器FF2可以将第一触发器FF1的输出信号生成为奇数行命令/地址rfa。响应于反相缓冲通道时钟信号ckbab的上升沿，第三触发器FF3可以将行命令/地址r0a至r5a生成为偶数行命令/地址rsa。响应于缓冲通道时钟信号ckba的上升沿，第四触发器FF4可以输入并生成列命令/地址c0a至c7a。响应于反相缓冲通道时钟信号ckbab的上升沿，第五触发器FF5可以将第四触发器FF4的输出信号生成为奇数列命令/地址cfa。响应于反相缓冲通道时钟信号ckbab的上升沿，第六触发器FF6可以将列命令/地址c0a至c7a生成为偶数列命令/地址csa。响应于第一选择信号EOS，第一选择器SEL1可以选择奇数行命令/地址rfa或偶数行命令/地址rsa，并生成行输出信号reoa。响应于第一选择信号EOS，第二选择器SEL2可以选择奇数列命令/地址cfa或偶数列命令/地址csa，并生成列输出信号ceoa。响应于第二选择信号RCS，第三选择器SEL3可以选择行输出信号reoa或列输出信号ceoa，并生成通道输出信号rca。每个通道监测单元CHMb至CHMh可以执行与通道监测单元CHMa相同的操作，并生成相应的通道输出信号rcb、rcc...或rch。响应于第三选择信号CHS，第四选择器SEL4可以选择通道输出信号rca至rch中的一个，并生成监测数据md。监测单元40可以输出缓冲通道时钟信号ckba和监测数据md。
因此，在一些实施例中，监测单元40连接在第一组缓冲器(例如，缓冲器12-1、12-2和12-3中的一个或多个)和第二组缓冲器(例如，缓冲器32-1、32-2、32-3、34-1、34-2和34-3中的一个或多个)之间，并且被构造为在存储器没备的第一操作模式(例如，系统级测试模式或正常模式)期间将从第一组缓冲器输出的信号发送到第二组缓冲器，并且在存储器设备的第二操作模式期间(例如，直接访问模式)阻止从第一组缓冲器输出的信号发送到第二组缓冲器。例如，直接访问模式可以是这样的模式，其中，包括测试时钟信号、测试命令/地址和测试数据的测试信息被输入到作为直接访问端子的多个第二凸块(例如，图2中的直接访问凸块dab)，并通过该多个第二凸块被发送到多个存储器管芯(例如，图2中的MD1到MD4)，以测试该多个存储器管芯。系统级测试模式或正常模式可以是这样的模式，其中，通道时钟信号、通道命令/地址和通道数据被输入到多个第一凸块(例如，图2中的通道命令/地址凸块和数据凸块cadb1)和多个第一输入缓冲器(例如，图4中的缓冲器12-1、12-2和12-3中的一个或多个)，并通过该多个第一凸块和该多个第一输入缓冲器被发送到多个存储器管芯，以访问存储器管芯，同时通道时钟信号、通道命令/地址和通道数据(例如，监测数据)也通过图4中的监测单元40和多个第一输出缓冲器(例如，图4中的输出缓冲器34-1、34-2和34-3)来发送，以在多个第二凸块处从基管芯BD输出(例如，由多个第二凸块接收并从基管芯BD发送)。多个第二凸块全部既可以用于输入测试信息，也可以用于输出监测数据。
图7A是根据本发明构思的示例性实施例的行命令真值表。可以响应于两个周期期间的时钟信号CK的上升沿和下降沿来施加行命令/地址R0至R5。在时钟信号CK的第一上升沿，行信号R2至R5可以与分别具有“低(L)”电平和“高(H)”电平的行信号R0和R1一起施加，指示激活命令ACTIVATE。此外，在时钟信号CK的第一下降沿、第二上升沿和第二下降沿，可以施加行信号R0至R5。阴影区域I中包括的行信号可以包括行地址和存储体地址。
图7B是根据本发明构思的示例性实施例的列命令真值表。可以响应于一个周期期间的时钟信号CK的上升沿和下降沿来施加列命令/地址C0至C7。在时钟信号CK的第一上升沿，列信号C4至C7可以与列信号C0至C3一起施加，其中列信号C0至C3具有“高”电平、“低”电平和“高”电平，指示读命令READ。在时钟信号CK的第一上升沿，列信号C4至C7可以与分别具有“高”电平、“低”电平、“低”电平和“低”电平的列信号C0至C3一起施加，指示写命令WRITE。此外，在时钟信号CK的第一下降沿，可以施加列信号C0至C7。在阴影区域II中包括的列信号可以包括列地址。在时钟信号CK的第一上升沿，列信号C3至C7可以与具有“低”电平的列信号C0至C2一起施加，指示模式寄存器设置命令MODE REGISTER SET。此外，在时钟信号CK的第一下降沿，可以施加列信号C0至C7。在阴影区域III中包括的列信号可以包括模式设置码。
图7A和图7B示出了由联合电子设备工程委员会(JEDEC)标准化的HBM设备的行和列命令真值表。图7A和图7B中，时钟信号CK可以是通道时钟信号，并且行命令/地址R0至R5和列命令/地址C0至C7可以是通道命令/地址。
图8A至图9B是用于描述根据本发明构思的示例性实施例的监测单元40的操作的时序图。
参考图6、图7A、图7B、图8A至图9B，可以根据行命令真值表施加激活命令ACTIVATE(作为行命令R COM)和行地址，并且可以根据列命令真值表施加读命令READ(或写命令WRITE)(作为列命令C COM)和列地址。响应于相应的通道时钟信号CKa、CKb...或CKh在一个时钟周期期间的上升沿和下降沿，可以顺序地施加第一奇数行命令/地址RF1和第一偶数行命令/地址RS1作为行命令/地址R0至R5，并且可以顺序地施加奇数列命令/地址CF和偶数列命令/地址CS作为列命令/地址C0至C7。响应于相应的通道时钟信号CKa，CKb...或CKh在下一个时钟周期期间的上升沿和下降沿，可以顺序地施加第二奇数命令/地址RF2和第二偶数命令/地址RS2作为行命令/地址R0至R5。可以通过对通道时钟信号CKa至CKh中相应的一个进行缓冲来生成每个缓冲通道时钟信号ckba至ckbh。可以通过对通道命令/地址CAa至CAh中相应一个进行缓冲来生成每个缓冲通道命令/地址caba至cabh。图8A至图9B示出了假设施加相同的缓冲行命令/地址r0至r5和相同的缓冲列命令/地址c0至c7来作为缓冲通道命令/地址caba至cabh。
图8A是用于描述当第一选择信号EOS具有“高”电平，第二选择信号RCS具有“高”电平，并且第三选择信号CHS具有“高”电平、“高”电平和“高”电平，以便从八个通道监测单元CHMa到CHMh中选择通道监测单元CHMa时监测单元40的操作的时序图。
参考图6和图8A，响应于反相缓冲通道时钟信号ckbab的上升沿，通道监测单元CHMa的行监测单元RM可以顺序地将第一奇数行命令/地址RF1和第二奇数行命令/地址RF2生成为奇数行命令/地址rfa，并且顺序地将第一偶数行命令/地址RS1和第二偶数行命令/地址RS2生成为偶数行命令/地址rsa。响应于反相缓冲通道时钟信号ckbab的上升沿，通道监测单元CHMa的列监测单元CM可以将奇数列命令/地址CF生成为奇数列命令/地址cfa，并且将偶数列命令/地址CS生成为偶数列命令/地址csa。响应于具有“高”电平的第一选择信号EOS，针对通道监测单元CHMa的第一选择器SEL1和第二选择器SEL2中的每一个可以分别将第一奇数行命令/地址RF1和第二奇数行命令/地址RF2(其是奇数行命令/地址rfa)生成为行输出信号reoa，以及将奇数列命令/地址CF(其是奇数列命令/地址cfa)生成为列输出信号ceoa。响应于具有“高”电平的第二选择信号RCS，针对通道监测单元CHMa的第三选择器SEL3可以将第一奇数行命令/地址RF1和第二奇数行命令/地址RF2(其是行输出信号reoa)生成为通道输出信号rca。通过执行与通道监测单元CHMa相同的操作，每个通道监测单元CHMb至CHMh可以生成通道输出信号rcb至rch中的相应一个。
响应于具有“高”电平、“高”电平和“高”电平的第三选择信号CHS，第四选择器SEL4可以将第一奇数行命令/地址RF1和第二奇数行命令/地址RF2(其是通道输出信号rca)生成为监测数据md。监测单元40可以将缓冲通道时钟信号ckba以及第一行命令/地址RF1和第二行命令/地址RF2生成为监测数据md。
图8B是用于描述当第一选择信号EOS具有“低”电平，第二选择信号RCS具有“高”电平，并且第三选择信号CHS具有“高”电平、“高”电平和“高”电平时监测单元40的操作的时序图。
参考图6和图8B，由于第一选择信号EOS具有“低”电平，所以第一选择器SEL1和第二选择器SEL2可以分别将第一偶数行命令/地址RS1和第二偶数行命令/地址RS2(其是偶数行命令/地址rsa)生成为行输出信号reoa，并且可以将偶数列命令/地址CS(其是偶数列命令/地址csa)生成为列输出信号ceoa。响应于具有“高”电平的第二选择信号RCS，第三选择器SEL3可以将第一偶数行命令/地址RS1和第二偶数行命令/地址RS2(其是行输出信号reoa)生成为通道输出信号rca。响应于具有“高”电平、“高”电平和“高”电平的第三选择信号CHS，第四选择器SEL4可以将第一偶数行命令/地址RS1和第二偶数行命令/地址RS2(其是通道输出信号rca)生成为监测数据md。监测单元40可以将缓冲通道时钟信号ckba以及第一偶数行命令/地址RS1和第二偶数行命令/地址RS2生成为监测数据md。
图9A是用于描述当第一选择信号EOS具有“高”电平，第二选择信号RCS具有“低”电平，并且第三选择信号CHS具有“高”电平、“高”电平和“高”电平时监测单元40的操作的时序图。
参考图6和图9A，通过参考上述图8A的操作，将容易理解第一选择器SEL1和第二选择器SEL2的操作。响应于具有“低”电平的第二选择信号RCS，第三选择器SEL3可以将奇数列命令/地址CF(其是列输出信号ceoa)生成为通道输出信号rca。响应于具有“高”电平、“高”电平和“高”电平的第三选择信号CHS，第四选择器SEL4可以将奇数列命令/地址CF(其是通道输出信号rca)生成为监测数据md。监测单元40可以将缓冲通道输出时钟信号ckba以及奇数列命令/地址CF生成为监测数据md。
图9B是用于描述当第一选择信号EOS具有“低”电平，第二选择信号RCS具有“低”电平，并且第三选择信号CHS具有“高”电平、“高”电平和“高”电平时监测单元40的操作的时序图。
参考图6和图9B，通过参考上述图8B的操作，将容易理解第一选择器SEL1和第二选择器SEL2的操作。响应于具有“低”电平的第二选择信号RCS，第三选择器SEL3可以将偶数列命令/地址CS(其是列输出信号ceoa)生成为通道输出信号rca。响应于具有“高”电平、“高”电平和“高”电平的第三选择信号CHS，第四选择器SEL4可以将偶数列命令/地址CS(其是通道输出信号rca)生成为监测数据md。监测单元40可以将缓冲通道时钟信号ckba以及偶数列命令/地址CS生成为监测数据md。
如图8A至图9B所示，上述图6中示出的监测单元40可以接收以双倍数据速率(DDR)施加的相应的通道命令/地址CAa、CAb...或CAh(或相应的缓冲通道命令/地址caba、cabb...或cabh)，其将被布置在相应的通道时钟信号CKa、CKb...或CKh(或相应的缓冲通道时钟信号ckba、ckbb...或ckhb)的中心，并且输出以单倍数据速率(SDR)生成的监测数据md，其将被布置在相应的通道时钟信号CKa、CKb...或CKh(或相应的缓冲通道时钟信号ckba、ckbb...或ckbh)的边缘。
以上参考图8A至图9B描述了输出针对存储器通道MCHa施加的通道时钟信号CKa和通道命令/地址CAa作为监测数据md的操作，但是还可以通过对第三选择信号CHS进行不同设置，来输出针对相应的存储器通道MCHb、MCHc...或MCHh施加的相应的通道时钟信号CKb、CKc...或CKh和相应的通道命令/地址CAb、CAc...或CAh作为监测数据md。此外，如下面结合图10至图12的进一步描述，在一些实施例中，可以以双倍数据速率(DDR)生成监测数据md的输出。
图10是示出了根据本发明构思的示例性实施例的监测单元的构造的图。监测单元40’可以包括通道监测单元CHMa’至CHMh’和第四选择器SEL4。每个通道监测单元CHMa’至CHMh’可以包括行监测单元RM’、列监测单元CM’和第三选择器SEL3。行监测单元RM’可以包括反相器I、第一触发器FF1和第三触发器FF3、以及第一选择器SEL1’。列监测单元CM’可以包括第四触发器FF4和第六触发器FF6、以及第二选择器SEL2’。
参考图6的描述，将容易理解图10所示的附图标记与图6所示相同的方框的功能。这里，将描述第一选择器SEL1’和第二选择器SEL2’的功能。
第一选择器SEL1’可以响应于缓冲通道时钟信号ckba的上升沿，选择并输出奇数行命令/地址rfa作为行输出信号reoa；或者响应于缓冲通道时钟信号ckba的下降沿，选择并输出偶数行命令/地址rsa作为行输出信号reoa。
第二选择器SEL2’可以响应于缓冲通道时钟信号ckba的上升沿，选择并输出奇数列命令/地址cfa作为列输出信号ceoa；或者响应于缓冲通道时钟信号ckba的下降沿，选择并输出偶数列命令/地址csa作为列输出信号ceoa。
通道监测单元CHMa’可以生成通道输出信号rca，并且每个通道监测单元CHMb’至CHMh’可以执行与通道监测单元CHMa’相同的操作，并生成通道输出信号rcb、rcc...或rch。
图11和图12是用于描述根据本发明构思的示例性实施例的在图10中示出的监测单元40’的操作的操作时序图。
适用于图8A至图9B所示的操作时序图的假设可以适用于图11和图12的操作时序图。
图11是用于描述当第二选择信号RCS是“高”电平，并且第三选择信号CHS是“高”电平、“高”电平和“高”电平，以便从八个通道监测单元CHMa’到CHMh’中选择通道监测单元CHMa’时监测单元40’的操作的操作时序图。
参考图10和图11，不同于图8A的描述，响应于缓冲通道时钟信号ckba的上升沿，通道监测单元CHMa’的行监测单元RM’可以顺序地将第一奇数行命令/地址RF1和第二奇数行命令/地址RF2生成为奇数行命令/地址rfa。类似于图8A的描述，响应于反相缓冲通道时钟信号ckbab的上升沿，通道监测单元CHMa’的行监测单元RM’可以顺序地将第一偶数行命令/地址RS1和第二偶数行命令/地址RS2生成为偶数行命令/地址rsa。通道监测单元CHMa’的行监测单元RM’的第一选择器SEL1’可以响应于缓冲通道时钟信号ckba的上升沿来选择奇数行命令/地址rfa，响应于缓冲通道时钟信号ckba的下降沿来选择偶数行命令/地址rsa，并且顺序地将第一奇数行命令/地址RF1、第一偶数行命令/地址RS1、第二奇数行命令/地址RF2和第二偶数行命令/地址RS2，生成为行输出信号reoa。
参考图10和图11，不同于图8A的描述，响应于缓冲通道时钟信号ckba的上升沿，通道监测单元CHMa’的列监测单元CM’可以将奇数列命令/地址CF生成为奇数列命令/地址cfa。此外，类似于图8A的描述，通道监测单元CHMa’的列监测单元CM’可以将偶数列命令/地址CS生成为偶数列命令/地址csa。通道监测单元CHMa’的列监测单元CM’的第二选择器SEL’可以响应于具有“高”电平的缓冲通道时钟信号ckba来选择奇数列命令/地址cfa，响应于具有“低”电平的缓冲通道时钟信号ckba来选择偶数列命令/地址csa，并且顺序地将奇数列命令/地址cfa和偶数列命令/地址csa生成为列输出信号ceoa。
类似于图8A的描述，通道监测单元CHMa’的第三选择器SEL3和第四选择器SEL4可以将行输出信号reoa生成为通道输出信号rca。通过执行与通道监测单元CHMa’相同的操作，通道监测单元CHMb’至CHMh’可以生成通道输出信号rcb至rch。
响应于具有“高”电平、“高”电平和“高”电平的第三选择信号CHS，第四选择器SEL4可以将第一奇数行命令/地址RF1、第一偶数行命令/地址RS1、第二奇数行命令/地址RF2和第二偶数行命令/地址RS2(它们是通道输出信号rca)生成为监测数据md。监测单元40’还可以将缓冲通道时钟信号ckba生成为监测数据md。
图12是用于描述当第二选择信号RCS是“低”电平并且第三选择信号CHS是“高”电平、“高”电平和“高”电平时监测单元40’的操作的操作时序图。
参考图10和图12，通过参考图11的描述，将容易理解第一选择器SEL1’和第二选择器SEL2’的操作。响应于具有“低”电平的第二选择信号RCS，第三选择器SEL3可以顺序地将奇数列命令/地址CF和偶数列命令/地址CS(它们是列输出信号ceoa)生成为通道输出信号rca。响应于具有“高”电平、“高”电平和“高”电平的第三选择信号CHS，第四选择器SEL4可以将通道输出信号rca生成为监测数据md。监测单元40’还可以将缓冲通道时钟信号ckba生成为监测数据md。
如图11和图12所示，上述图10中示出的监测单元40’可以接收以DDR施加的相应的通道数据DQa、DQb...或DQh(或相应的缓冲通道数据dqba、dqbb...或dqbh)，其将被布置在相应的通道时钟信号CKa、CKb...或CKh(或相应的缓冲通道时钟信号ckba、ckbb...或ckbh)的中心，并且输出以DDR生成的监测数据md，其将被布置在相应的通道时钟信号CKa、CKb...或CKh(或相应的缓冲通道时钟信号ckba、ckbb...或ckbh)的边缘。
以上参考图11和图12描述了输出针对存储器通道MCHa施加的通道时钟信号CKa和通道命令/地址CAa来作为监测数据md的操作，但是还可以通过对第三选择信号CHS进行不同设置，来输出向相应的存储器通道MCHb至MCHh施加的相应的通道时钟信号CKb至CKh和相应的通道命令/地址CAb至CAh来作为监测数据md。
上述图6或图10中示出的监测单元40或40’可以不包括第一选择器SEL1和第二选择器SEL2、或SEL1’和SEL2’、和/或第三选择器SEL3。当监测单元40或40’不包括第一选择器SEL1和第二选择器SEL2或SEL1’和SEL2’时，可以将奇数和偶数行命令/地址rfa和rsa生成为通道输出信号rca，或者，可以将奇数和偶数列命令/地址cfa和csa生成为通道输出信号rca。当监测单元40不包括第一至第三选择器SEL1、SEL2和SEL3时，可以将奇数和偶数的行和列命令/地址rfa、rsa、cfa和csa生成为通道输出信号rca。
此外，上述图6或图10中所示的监测单元40或40’可以不包括第一触发器FF1至第六触发器FF6，或者可以不包括第一触发器FF1、第三触发器FF3、第四触发器FF4和第六触发器FF6。当监测单元40或40’不包括第一触发器FF1至第六触发器FF6，或不包括第一触发器FF1、第三触发器FF3、第四触发器FF4和第六触发器FF6时，监测单元40或40’可以通过第一至第四选择器(SEL1至SEL4，或SEL1’、SEL2’、SEL3和SEL4)将相应的行命令/地址r0a至r5a、...、r0h至r5h和相应的列命令/地址(c0a至c7a)、...、(c0h至c7h)(如图8A至图9B或图11和图12所示)生成为监测数据md。也就是说，监测单元40或40’可以接收相应的通道命令/地址CAa、CAb...或CAh(或相应的缓冲通道命令/地址caba、cabb...或cabh)(其被施加成布置在相应的通道时钟信号CKa、CKb...或CKh(或相应的缓冲通道时钟信号ckba、ckbb...或ckbh)的中心)，并生成以SDR或DDR输出的监测数据md。
尽管上述图6或图10中示出的监测单元40或40’可以被构造为监测针对多个存储器管芯MD1至MD4中包括的八个存储器通道MCHa至MCHh所施加的所有通道时钟信号CKa至CKh和通道命令/地址CAa至CAh，但是本发明构思可以被构造为监测特定通道的通道时钟信号和通道命令/地址的全部或一部分。图13是示出了根据本发明构思的示例性实施例的监测单元40”的构造的图。监测单元40”可以包括通道监测单元CHMa”至CHMh”和存储单元42。每个通道监测单元CHMa”至CHMh”可以包括反相器I’和第七触发器FF7至第九触发器FF9。
参考图13，第七触发器FF7至第九触发器FF9中的每一个可以执行与图6所示的第一触发器FF1至第三触发器FF3相同的操作。例如，通道监测单元CHMa”可以接收缓冲通道数据dqba并生成奇数数据dfa和偶数数据dsa。通道监测单元CHMa”可以将偶数和奇数数据dsa和dfa生成为通道输出数据dfsa。相应的通道监测单元CHMb”、CHMc”...或CHMh”可以接收相应的缓冲通道数据dqbb、dqbc...或dqbh，并将相应的奇数和偶数数据dfb和dsb、dfc和dsc...或者dfh和dsh生成为相应的通道输出数据dfsb、dfsc...或dfsh。存储单元42可以响应于相应的缓冲时钟信号ckba至ckbh，并行地存储相应的通道输出数据dfsa至dfsh，并且响应于相应的缓冲时钟信号ckba至ckbh，顺序地输出相应的通道输出数据dfsa至dfsh，作为监测数据md。
图14是用于描述当图1和图2所示的HBM设备100的写延迟WL为4且突发长度BL为4时，根据本发明构思的示例性实施例的监测单元40”的操作的时序图。
参考图7B、图13和图14，可以根据列命令真值表来施加写命令WRITE(作为列命令CCOM)和列地址。响应于在一个时钟周期期间的相应的通道时钟信号CKa、CKb...或CKh的上升沿和下降沿，可以顺序地施加奇数列命令/地址CF和偶数列命令/地址CS作为列命令/地址C0至C7。可以在与写延迟WL相对应的四个时钟周期之后施加通道数据DQa至DQh。每个通道数据DQa至DQh可以是128位数据DQ0至DQ127。响应于相应的通道时钟信号CKa、CKb...或CKh的上升沿和下降沿，可以通过一个数据端子顺序地输入与突发长度BL相对应的四条数据D1至D4。图14示出了如下假设：128位数据DQ0至DQ127中的每条数据通过128个数据端子中的相应一个来输入，并且相同的四条数据D1至D4通过每个数据端子被顺序输入。
通道监测单元CHMa”可以接收缓冲通道数据(dqb0至dqb127)，并且将数据D1和D3生成为奇数数据dfa，将数据D2和D4生成为偶数数据dsa。通道监测单元CHMa”可以将奇数数据dfa和偶数数据dsa生成为相应的通道输出数据dfsa。每个通道监测单元CHMb”至CHMh”可以生成相应的通道输出数据dfsb至dfsh中的一个。通道输出数据dfsa至dfsh可以并行地存储在存储单元42中。响应于缓冲通道时钟信号ckba，存储单元42可以将存储在存储单元42中的用于存储器通道MCHa的通道输出数据dfsa乘以4输出，即，存储单元42可以顺序地输出总共16位并行数据。虽然未示出，但是可以响应于相应的缓冲通道时钟信号ckbb、ckbc...或ckbh，将存储在存储单元42中的用于相应存储器通道MCHb、MCHc...或MCHh的相应通道输出数据dfsb、dfsc...或者dfsh乘以4输出，即，存储单元42可以顺序地输出总共16位并行数据。在这种情况下，存储单元42可以是串并转换器。
如图14所示，上述图13中示出的监测单元40”可以接收以DDR施加的相应的通道数据DQa、DQb...或DQh(或相应的缓冲通道数据dqba、dqbb...或dqbh)，其将被布置在相应的通道时钟信号CKa、CKb...或CKh(或相应的缓冲通道时钟信号ckba、ckbb...或ckhb)的中心，并且输出以SDR生成的监测数据md，其将被布置在相应的通道时钟信号CKa、CKb...或CKh(或相应的缓冲通道时钟信号ckba、ckbb...或ckbh)的边缘。
此外，上述图13中所示的监测单元40”可以不包括第七触发器FF7至第九触发器FF9。当图13中所示的监测单元40”不包括第七触发器FF7至第九触发器FF9时，监测单元40”可以通过存储单元42将相应的通道数据DQa、DQb...或DQh(或相应的缓冲通道数据dqba、dqbb...或dqbh)生成为监测数据md。也就是说，监测单元40”可以接收相应的通道数据DQa、DQb...或DQh(或相应的缓冲通道数据dqba、dqbb...或dqbh)(其被施加成布置在相应的通道时钟信号CKa、CKb...或CKh(或相应的缓冲通道时钟信号ckba、ckbb...或ckbh)的中心)，并生成以DDR输出的监测数据md。
尽管上述图13中示出的监测单元40”可以被构造为监测针对八个存储器通道(MCHa至MCHh)所施加的所有通道数据DQa至DQh，但是本发明构思可以被构造为监测特定通道的通道数据的全部或一部分。此外，上述图13中示出的监测单元40”可以不包括存储单元42。在这种情况下，监测单元40”可以被构造为仅输出至少与用于监测的第一DA端子dab的数量相对应的特定通道的通道数据。
图15是示出了根据本发明构思的示例性实施例的监测单元的构造的图。监测单元41可以具有这样的构造，其中第五选择器SEL5被添加在图6所示的监测单元40、图10所示的监测单元40’、以及图13所示的监测单元40”中。图15中，md1表示从图6所示的监测单元40或图10所示的监测单元40’输出的监测数据，并且md2表示从图13所示的监测单元40”输出的监测数据。
参考图15，第五选择器SEL5可以响应于第四选择信号RGS输出监测数据md1或监测数据md2作为监测数据md。
根据本发明构思的示例性实施例的基管芯BD的监测单元40、40’、40”或41可以输出所施加的通道时钟信号CKa至CKh、通道命令/地址CAa至CAh、和/或通道数据DQa至DQh中的全部或一部分作为实时的监测数据md。
在系统级测试模式或正常模式中，通过存储与图7B中示出的模式寄存器设置命令MODE REGISTER SET一起施加的模式设置码，可以设置上述第一至第四选择信号EOS、RCS、CHS和RGS以及DA使能信号DAEN，其中所述MODE REGISTER SET通过基管芯BD中包括的模式设置寄存器(未示出)中的第一命令/地址凸块来施加。
根据本发明构思的示例性实施例，在系统级测试模式或正常模式中，可以在外部实时监测从控制器施加到系统设备的HBM设备的通道时钟信号、通道命令/地址或通道数据。例如，监测可以包括通过存储器设备的基管芯BD的监测电路向基管芯BD的特定i/o端子(例如，直接访问端子)发送从控制器接收的通道时钟信号、通道命令/地址和通道数据。监测可以包括向主机(例如，最初向控制器发送指令的主机)发送在这些i/o端子处接收的信息(例如，监测数据)，以检查发送到存储器设备的信息是否准确地反映了最初从主机发送到控制器的信息。例如，主机可以包括一个或多个比较电路，以便将监测数据与从主机发送到控制器的原始数据进行比较。
虽然已经参考附图描述了本发明构思的实施例，但是本领域技术人员应该理解，在不脱离本发明构思的范围且不改变基本特征的情况下，可以进行各种修改。因此，上述实施例应该视为仅是描述性的而不是为了限制的目的。

Claims (25)

1.一种存储器设备，包括：
基管芯；以及
多个存储器管芯，堆叠在所述基管芯上并通过多个基板通孔电连接到所述基管芯，
其中所述基管芯包括：
多个第一输入缓冲器，被构造为从连接到所述基管芯外部的多个第一凸块接收通道时钟信号、通道命令/地址和通道数据，
多个第二输入缓冲器，被构造为从连接到所述基管芯外部的多个第二凸块接收测试时钟信号、测试命令/地址和测试数据，
监测单元，
多个第一输出缓冲器，连接到所述监测单元并被构造为将来自所述监测单元的监测数据输出到所述多个第二凸块，以及
多条路径，从所述多个第一输入缓冲器到所述监测单元，
其中所述多个第二凸块被连接为：在第一操作模式期间从所述基管芯的外部接收测试时钟信号、测试命令/地址和测试数据，并在第二操作模式期间从所述多个第一输出缓冲器接收监测数据。
2.根据权利要求1所述的存储器设备，其中：
第一操作模式是直接访问模式，其中在该模式下，所述测试时钟信号、测试命令/地址和测试数据通过作为直接访问端子的所述多个第二凸块发送到所述多个存储器管芯，用于测试所述多个存储器管芯，以及
第二操作模式是系统级测试模式或正常模式，其中在该模式下，所述通道时钟信号、通道命令/地址和通道数据通过所述多个第一凸块和所述多个第一输入缓冲器发送到所述多个存储器管芯，用于访问所述存储器管芯，同时所述通道时钟信号、通道命令/地址和通道数据还通过所述监测单元和所述多个第一输出缓冲器发送，以在所述多个第二凸块处从所述基管芯输出。
3.根据权利要求1所述的存储器设备，其中：
所述监测数据包括在所述多个第一输入缓冲器处接收的所述通道时钟信号、通道命令/地址和通道数据。
4.根据权利要求3所述的存储器设备，其中：
在所述多个第一输入缓冲器处接收的所述通道时钟信号、通道命令/地址和通道数据在第二操作模式期间被发送到所述多个存储器管芯。
5.根据权利要求4所述的存储器设备，其中：
在所述多个第一输入缓冲器处接收的所述通道时钟信号、通道命令/地址和通道数据在第二操作模式期间被发送到所述多个存储器管芯，同时被发送到所述监测单元。
6.根据权利要求1所述的存储器设备，其中：
所述测试时钟信号、测试命令/地址和测试数据包括测试信息，并且所述多个第二凸块全部用于在第一操作模式期间接收所述测试信息并在第二操作模式期间接收所述监测数据。
7.根据权利要求1所述的存储器设备，其中：
第一操作模式是直接访问测试模式，以及
第二操作模式是系统级测试模式或正常模式。
8.根据权利要求7所述的存储器设备，其中：
所述存储器设备被构造为：在第二操作模式期间通过第二输出缓冲器输出从所述多个存储器管芯接收的通道数据，并且在第一操作模式期间通过所述多个第一输出缓冲器输出从所述多个存储器管芯接收的测试数据。
9.根据权利要求1所述的存储器设备，其中，所述监测单元被构造为：响应于所述通道时钟信号，接收以双倍数据速率“DDR”施加的所述通道命令/地址和所述通道数据的至少一部分，并且以单倍数据速率“SDR”或DDR生成所述监测数据。
10.根据权利要求9所述的存储器设备，其中，所述监测单元被构造为：响应于所述通道时钟信号，接收所述通道命令/地址，并且将被包括在所述通道命令/地址中的行命令/地址和列命令/地址的至少一部分生成为所述监测数据。
11.根据权利要求10所述的存储器设备，其中，所述监测单元包括用于所述多个存储器管芯中的每一个的通道监测单元，以及
所述通道监测单元包括行监测单元和列监测单元，所述行监测单元被构造为响应于所述通道时钟信号，接收所述行命令/地址并将被包括在所述行命令/地址中的奇数行命令/地址和偶数行命令/地址的至少一部分生成为行输出信号，所述列监测单元被构造为响应于所述通道时钟信号，接收所述列命令/地址并将被包括在所述列命令/地址中的奇数列命令/地址和偶数列命令/地址的至少一部分生成为列输出信号。
12.根据权利要求11所述的存储器设备，其中，所述行监测单元包括第一触发器、第二触发器和第三触发器，所述第一触发器被构造为响应于所述通道时钟信号接收和输出所述行命令/地址，所述第二触发器被构造为响应于通过将所述通道时钟信号反相所生成的反相通道时钟信号来将所述第一触发器的输出信号生成为所述奇数行命令/地址，所述第三触发器被构造为响应于所述反相通道时钟信号将所述行命令/地址生成为所述偶数行命令/地址，以及
所述列监测单元包括第四触发器、第五触发器和第六触发器，所述第四触发器被构造为响应于所述通道时钟信号接收和输出所述列命令/地址，所述第五触发器被构造为响应于所述反相通道时钟信号将所述第四触发器的输出信号生成为所述奇数列命令/地址，所述第六触发器被构造为响应于所述反相通道时钟信号将所述列命令/地址生成为所述偶数列命令/地址，以及
其中，所述奇数行命令/地址包括顺序生成的第一奇数行命令/地址和第二奇数行命令/地址，所述偶数行命令/地址包括顺序生成的第一偶数行命令/地址和第二偶数行命令/地址。
13.根据权利要求12所述的存储器设备，其中，所述行监测单元还包括第一选择器，所述第一选择器被构造为响应于第一选择信号将所述奇数行命令/地址或所述偶数行命令/地址生成为所述行输出信号，以及
所述列监测单元还包括第二选择器，所述第二选择器被构造为响应于所述第一选择信号将所述奇数列命令/地址或所述偶数列命令/地址生成为所述列输出信号。
14.根据权利要求13所述的存储器设备，其中，所述通道监测单元还包括第三选择器，所述第三选择器被构造为响应于第二选择信号将所述行输出信号或所述列输出信号生成为通道输出信号，以及
所述监测单元还包括第四选择器，所述第四选择器被构造为响应于第三选择信号选择并输出从所述通道监测单元输出的所述通道输出信号中的一个。
15.根据权利要求11所述的存储器设备，其中，所述行监测单元包括：
第一触发器，被构造为响应于所述通道时钟信号将所述行命令/地址生成为所述奇数行命令/地址，以及
第二触发器，被构造为响应于通过将所述通道时钟信号反相所生成的反相通道时钟信号，将所述行命令/地址生成为所述偶数行命令/地址，以及
其中，所述列监测单元包括：
第三触发器，被构造为响应于所述通道时钟信号将所述列命令/地址生成为所述奇数列命令/地址，以及
第四触发器，被构造为响应于所述反相通道时钟信号将所述列命令/地址生成为所述偶数列命令/地址。
16.根据权利要求15所述的存储器设备，其中，所述行监测单元还包括第一选择器，所述第一选择器被构造为响应于所述通道时钟信号将所述奇数行命令/地址生成为所述行输出信号，或响应于所述通道时钟信号将所述偶数行命令/地址生成为所述行输出信号，以及
所述列监测单元还包括第二选择器，所述第二选择器被构造为响应于所述通道时钟信号将所述奇数列命令/地址生成为所述列输出信号，或响应于所述通道时钟信号将所述偶数列命令/地址生成为所述列输出信号，以及
其中，所述奇数行命令/地址包括顺序生成的第一奇数行命令/地址和第二奇数行命令/地址，所述偶数行命令/地址包括顺序生成的第一偶数行命令/地址和第二偶数行命令/地址，所述行输出信号包括顺序生成的所述第一奇数行命令/地址、所述第一偶数行命令/地址、所述第二奇数行命令/地址和所述第二偶数行命令/地址，以及所述列输出信号包括顺序生成的所述奇数列命令/地址和所述偶数列命令/地址。
17.根据权利要求16所述的存储器设备，其中，所述通道监测单元还包括第三选择器，所述第三选择器被构造为响应于第二选择信号将所述行输出信号或所述列输出信号生成为通道输出信号，以及
所述监测单元还包括第四选择器，所述第四选择器被构造为响应于第三选择信号选择并输出从所述通道监测单元输出的所述通道输出信号中的一个。
18.根据权利要求9所述的存储器设备，其中，所述监测单元包括用于所述多个存储器管芯中的每一个的通道监测单元，以及
所述通道监测单元包括第一触发器、第二触发器、第三触发器和存储单元，所述第一触发器被构造为响应于所述通道时钟信号接收和输出所述通道数据，所述第二触发器被构造为响应于通过将所述通道时钟信号反相所生成的反相通道时钟信号将所述第一触发器的输出信号生成为奇数数据，所述第三触发器被构造为响应于所述反相通道时钟信号将所述通道数据生成为偶数数据，所述存储单元被构造为响应于所述通道时钟信号并行地存储所述奇数数据和所述偶数数据，并顺序地将所述奇数数据和所述偶数数据生成为监测数据。
19.一种存储器系统设备，包括：
系统设备基板；
存储器设备，包括堆叠在所述系统设备基板上的基管芯和一组存储器管芯，所述基管芯通过基板通孔电连接到所述一组存储器管芯；
控制器；以及
中介层，安装在所述系统设备基板上，并且所述存储器设备和所述控制器安装在所述中介层上，其中所述中介层将所述存储器设备电连接到所述控制器，其中：
所述控制器被构造为接收控制信号和数据信号作为到所述存储器系统设备的输入，并且基于所述输入，向所述存储器设备输出通道时钟信号、通道命令/地址和通道数据；以及
所述基管芯被构造为：
在所述基管芯的第一组输入/输出“i/o”端子处接收来自所述控制器的所述通道时钟信号、通道命令/地址和通道数据；
向所述一组存储器管芯发送所述通道时钟信号、通道命令/地址和通道数据；以及
通过监测单元，向所述基管芯的第二组i/o端子发送所述通道时钟信号、通道命令/地址和通道数据中的一个或多个的至少一部分。
20.根据权利要求19所述的存储器系统设备，其中：
所述通道时钟信号、通道命令/地址和通道数据中的一个或多个的所述至少一部分被发送，以监测所述控制信号和数据信号是否准确地对应于所述通道时钟信号、通道命令/地址和通道数据。
21.根据权利要求19所述的存储器系统设备，其中：
所述基管芯还包括：
第一组缓冲器，连接到所述第一组i/o端子并被连接为从所述第一组i/o端子接收所述通道时钟信号、通道命令/地址和通道数据；以及
第二组缓冲器，连接到所述第二组i/o端子并被连接为向所述第二组i/o端子发送所述通道时钟信号、通道命令/地址和通道数据中的一个或多个的所述至少一部分。
22.根据权利要求21所述的存储器系统设备，其中：
所述第二组缓冲器还被连接为从所述基管芯的外部接收测试时钟信号、测试命令/地址和测试数据。
23.根据权利要求22所述的存储器系统设备，其中：
所述基管芯还被构造为使得：
所述第二组缓冲器在直接访问测试模式期间从所述基管芯的外部接收所述测试时钟信号、测试命令/地址和测试数据；以及
所述第二组缓冲器在正常模式或系统级测试模式期间接收所述通道时钟信号、通道命令/地址和通道数据中的一个或多个的所述至少一部分。
24.根据权利要求21所述的存储器系统设备，其中：
所述监测单元连接在所述第一组缓冲器和所述第二组缓冲器之间，并且被构造为：在所述存储器设备的第一操作模式期间将从所述第一组缓冲器输出的信号发送到所述第二组缓冲器，并且在所述存储器设备的第二操作模式期间阻止从所述第一组缓冲器输出的信号被发送到所述第二组缓冲器。
25.根据权利要求19所述的存储器系统设备，其中：
所述第一组i/o端子的端子数量大于所述第二组i/o端子的端子数量。
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