JP4540433B2

JP4540433B2 - 入出力縮退回路

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Publication number: JP4540433B2
Application number: JP2004258368A
Authority: JP
Inventors: 政明谷村
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2004-09-06
Filing date: 2004-09-06
Publication date: 2010-09-08
Anticipated expiration: 2024-09-06
Also published as: JP2006073153A

Description

この発明は入出力縮退回路に関し、特に、複数のメモリチップと複数のデータ入出力端子とを備えた半導体装置を容易にテストするための入出力縮退回路に関する。

昨今においてどのようなシステムアプリケーションにおいても、その高機能化に伴い、システムで利用されるメモリの大容量化への要求は止まるところがない。これに伴い、全メモリ空間を読み書きするための所要時間が大きくなり、メモリのテスト時間が増大する。また、大容量化、高機能化に伴うアドレス信号入力端子および制御信号入力端子の増加、高速化の１つの手段として複数のデータ信号を並列に読み書きするためのデータ入出力端子の増加によって、半導体試験装置で同時にテスト可能なデバイス数が減少するなど、製造コストは増大する一方となっている。

このような問題に対応して従来から用いられるテスト方法として、書込動作時は、所定のデータ入出力端子から複数のデータ入出力端子に対応する複数のメモリセルに同じ論理レベルのデータ信号を並列に書き込み、読出動作時は、複数のメモリセルから読み出した複数のデータ信号の論理レベルが一致しているか否かを判別し、一致していない場合は複数のメモリセルのうちの少なくとも１つは不良であることを示す信号を所定のデータ入出力端子に出力する入出力（Ｉ／Ｏ）縮退方法がある（たとえば特許文献１参照）。この方法では、複数のデータ入出力端子のうちの所定のデータ入出力端子のみを半導体試験装置に接続すればよいので、半導体装置で同時にテスト可能なデバイス数が増大し、製造コストの低減化を図ることができる。
特開平１０−２２８８００号公報

しかし、同一パッケージに複数のチップが搭載されるシステムインパッケージ（ＳＩＰ）やマルチチップパッケージ（ＭＣＰ）に上記入出力縮退方法を適用する場合、複数のチップのそれぞれに入出力縮退回路を設ける必要があり、チップ面積が増大するという問題があった。また、縮退先であるデータ入出力端子を統一するために、各チップにおけるレイアウトの自由度が小さくなるという問題があった。

それゆえに、この発明の主たる目的は、チップ面積の縮小化と、各チップにおけるレイアウトの自由度の向上を図ることが可能な入出力縮退回路を提供することである。

この発明に係る入出力縮退回路は、複数のメモリチップとＮ個（ただし、Ｎは２以上の整数である）のデータ入出力端子とを備えた半導体装置をテストするための入出力縮退回路である。複数のメモリチップの各々は、複数のメモリセルと、アドレス信号に従って複数のメモリセルのうちのいずれかＮ個のメモリセルを選択するデコーダと、書込動作時はデコーダによって選択されたＮ個のメモリセルにＮ個のデータ信号を並列に書込み、読出動作時はデコーダによって選択されたＮ個のメモリセルからＮ個のデータ信号を並列に読出す書込／読出回路とを含む。入出力縮退回路は、複数のメモリチップのうちのいずれか１つのメモリチップに設けられてＮ個のデータ入出力端子に接続される。入出力縮退回路は、テストモードにおける書込動作時に、Ｎ個のデータ入出力端子のうちの予め定められたデータ入出力端子または専用のテスト端子を介して外部から与えられたデータ信号に基づいてＮ個のデータ信号を発生し、発生したＮ個のデータ信号を複数のメモリチップのうちの選択されたメモリチップの書込／読出回路に与えるデータ発生回路と、テストモードにおける読出動作時に、複数のメモリチップのうちの選択されたメモリチップの書込／読出回路によって読み出されたＮ個のデータ信号の論理レベルが一致しているか否かを判別し、一致していない場合はＮ個のデータ信号が読み出されたＮ個のメモリセルのうちの少なくとも１つのメモリセルが不良であることを示す不良検出信号を予め定められたデータ入出力端子または専用のテスト端子に出力する一致／不一致判別回路とを含む。

この発明に係る入出力縮退回路は、半導体装置の複数のメモリチップのうちのいずれか１つのメモリチップに設けられ、複数のメモリチップで共用される。したがって、各メモリチップに入出力縮退回路を設ける場合に比べ、チップ面積の縮小化と、各チップにおけるレイアウトの自由度の向上を図ることができる。

[実施の形態１]
図１は、この発明の実施の形態１によるマルチチップパッケージ１の構成を示す図である。図１において、マルチチップパッケージ１は、ダイパッド２の表面に２つのメモリチップ３，４を重ねて搭載し、ダイパッド２の裏面に２つのメモリチップ５，６を重ねて搭載し、ダイパッド２の周囲に複数のリード７を配置し、メモリチップ３〜６の各々の各端子を金配線８によって対応のリード７の一方端部に接続し、リード７の他方端部以外の部分をモールド樹脂９によって封止したものである。メモリチップ３〜６の各々には、たとえばＤＲＡＭ、ＳＲＡＭ、ＮＯＲフラッシュメモリ、ＡＮＤフラッシュメモリ、モバイルＲＡＭなどのうちのいずれかのメモリが搭載されている。

図２は、図１に示したマルチチップパッケージ１の構成を示すブロック図である。図２において、メモリチップ３には、入出力縮退回路１０が搭載されている。図１の各リード７は、データ入出力端子、アドレス信号入力端子、制御信号入力端子などのうちのいずれかの端子として使用される。ここでは、メモリチップ３，５，６に共通にデータ入出力端子ＴＡ０，ＴＡ１，…およびアドレス信号入力端子(図示せず)が設けられ、メモリチップ４専用のデータ入出力端子ＴＢ０，ＴＢ１，…およびアドレス信号入力端子(図示せず)が設けられ、メモリチップ１〜４の各々に対応して複数の制御信号入力端子ＴＣが設けられるものとする。

テスト時は、各制御端子ＴＣは、伝送ケーブル１１を介して半導体試験装置の出力バッファ（ドライバ）１２の出力ノードに接続され、データ入出力端子ＴＡ０とＴＢ０，ＴＡ１とＴＢ１，…は互いに接続され、データ入力端子ＴＡ０，ＴＢ０は伝送ケーブル１３を介して半導体試験装置の出力バッファ（ドライバ）１４の出力ノードおよび入力バッファ（コンパレータ）１５の入力ノードに接続される。

図３は、メモリチップ３の構成を示すブロック図である。図３では、メモリチップ３にＤＲＡＭが搭載された場合が示されている。図３において、メモリチップ３は、インターフェース部２０、制御回路２２、行デコーダ２３、メモリセルアレイ２４、列デコーダ２５、センスアンプ（ＳＡ）＋入出力制御回路２６、およびテストモード選択回路２７を備え、インタフェース部２０は入力バッファ２１および入出力縮退回路１０を含む。

入力バッファ２１は、外部から与えられたマスタクロック信号ＣＬＫ、制御信号／ＣＥ１，／ＷＥ１，ＯＥ１，…を制御回路２２およびテストモード選択回路２７に伝達させる。また、入力バッファ２１は、外部から与えられたアドレス信号Ａ０〜Ａｎ（ただし、ｎは０以上の整数である）に含まれる行アドレス信号ＲＡおよび列アドレス信号ＣＡをそれぞれ行デコーダ２３および列デコーダ２５に与えるとともに、アドレス信号Ａ０〜Ａｎをテストモード選択回路２７に与える。制御回路２２は、外部から入力バッファ２１を介して与えられたマスタクロック信号ＣＬＫおよび制御信号／ＣＥ１，／ＷＥ１，ＯＥ１，…に従って、ＤＲＡＭ全体を制御する。

メモリセルアレイ２４は、複数行複数列に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のワード線ＷＬと、それぞれ複数列に対応して設けられた複数のビット線対ＢＬＰとを含む。各ワード線ＷＬには、固有の行アドレス信号ＲＡが割り当てられている。複数のビット線対ＢＬＰは、予めＮ個（ここでは４個とする）ずつグループ化されており、各ビット線グループには固有の列アドレス信号ＣＡが割り当てられている。複数のメモリセルＭＣは予めＮ個（ここでは４個とする）ずつグループ化されている。各メモリセルグループには、固有の行アドレス信号ＲＡおよび列アドレス信号ＣＡが割り当てられている。

行デコーダ２３は、外部から入力バッファ２１を介して与えられた行アドレス信号ＲＡに従って複数のワード線ＷＬのうちのいずれかのワード線ＷＬを選択し、選択したワード線ＷＬを選択レベルにしてそのワード線ＷＬに対応する各メモリセルＭＣを活性化させる。列デコーダ２５は、外部から入力バッファ２１を介して与えられた列アドレス信号ＣＡに従って複数のビット線対グループのうちのいずれかのビット線対グループに属する４つのビット線対ＢＬＰを選択する。

センスアンプ＋入出力制御回路２６は、書込動作時に、入出力縮退回路１０からの４つのデータ信号を、列デコーダ２５によって選択された４つのビット線対ＢＬＰを介して、行デコーダ２３によって活性化された４つのメモリセルＭＣに書込む。また、センスアンプ＋入出力制御回路２６は、読出動作時に、列デコーダ２５によって選択された４つのビット線対ＢＬＰを介して、行デコーダ２３によって活性化された４つのメモリセルＭＣから４つデータ信号を読出し、読み出した４つのデータ信号を入出力縮退回路１０に与える。

テストモード選択回路２７は、外部から入力バッファ２１を介して与えられたマスタクロック信号ＣＬＫ、制御信号／ＣＥ１，／ＷＥ１，ＯＥ１，…、およびアドレス信号Ａ０〜Ａｎに基づき、テストモード選択信号ＴＥ０〜ＴＥ２を生成して入出力縮退回路１０に与える。

入出力縮退回路１０は、通常の書込動作時は、外部から与えられた４つの書込データ信号Ｄ０〜Ｄ３をセンスアンプ＋入出力制御回路２６に与え、通常の読出動作時は、センスアンプ＋入出力制御回路２６からの４つの読出データ信号Ｑ０〜Ｑ３を外部に伝達させる。

また、入出力縮退回路１０は、テストモードにおける書込動作時は、外部から与えられた１つの書込データ信号ＤＴに基づき、４つの書込データ信号を生成してセンスアンプ＋入出力制御回路２６または他のメモリチップ４〜６に与え、テストモードにおける読出動作時は、センスアンプ＋入出力制御回路２６または他のメモリチップ４〜６からの４つの読出データ信号Ｑ０〜Ｑ３の論理レベルが一致しているか否かを判別し、判別結果に応じたレベルの信号ＱＴを外部に出力する。

以上、ＤＲＡＭの構成について説明したが、ＳＲＡＭ、ＮＯＲフラッシュメモリ、ＡＮＤフラッシュメモリ、モバイルＲＡＭなどの他のメモリも、複数のメモリセル（またはメモリブロック）と、アドレス信号に従って複数のメモリセル（またはメモリブロック）のうちのいずれかＮ個のメモリセル（またはメモリブロック）を選択するデコーダと、書込動作時はデコーダによって選択されたＮ個のメモリセル（またはメモリブロック）にＮ個のデータ信号を並列に書込み、読出動作時はデコーダによって選択されたＮ個のメモリセル（またはメモリブロック）からＮ個単位のデータ信号を並列に読出す書込／読出回路とを含む点で、ＤＲＡＭと同じである。

図４は、図３に示した入出力縮退回路１０の構成を示す回路図である。図４では、図および説明の簡単化のため、入出力縮退回路１０は、デコーダ２３，２５によって選択された４つのメモリセルＭＣ０〜ＭＣ３に結合されている状態が示されている。また、メモリチップ３と入出力縮退回路１０を共用するメモリチップとしてメモリチップ５が例示されている。

図４において、入出力縮退回路１０は、バッファ３０〜３７，４０〜４７，５０〜５５を含む。バッファ３０〜３３の入力ノードはそれぞれマルチチップパッケージ１の入出力データ端子ＴＡ０〜ＴＡ３に接続され、バッファ４０〜４３はそれぞれバッファ３０〜３３に対して逆向きに並列に接続される。バッファ３４〜３７の出力データ信号はそれぞれ選択された４つのメモリセルＭＣ０〜ＭＣ３に与えられ、バッファ４４〜４７は、それぞれバッファ３４〜３７に対して逆向きに並列に接続される。

バッファ３１〜３３の出力ノードはそれぞれバッファ３５〜３７の入力ノードに接続される。バッファ５０〜５３の入力ノードはともにバッファ３０の出力ノードに接続され、バッファ５０〜５３の出力ノードはそれぞれバッファ３４〜３７の入力ノードに接続される。バッファ５４は、バッファ４４の出力ノードとバッファ４０の入力ノードとの間に接続される。バッファ５５の出力ノードは、バッファ４０の入力ノードに接続される。

また、入出力縮退回路１０は、論理ゲート回路６０〜６６、ＥＸ−ＯＲゲート回路６７、ＡＮＤゲート回路６８、インバータ６９〜７２、およびフリップフロップ７３を含み、フリップフロップ７３は論理ゲート回路７４，７５を含む。論理ゲート回路６０〜６６は、制御信号／ＷＥ１，ＯＥ１およびテストモード選択信号ＴＥ０，ＴＥ２に基づいて、バッファ３０〜３７，４０〜４７，５０〜５５の各々を活性化または非活性化させる。

ＥＸ−ＯＲゲート回路６７の４つの入力ノードは、それぞれバッファ４４〜４７の出力ノードに接続される。ＥＸ−ＯＲゲート回路６７の出力信号φ６７は、４つの入力ノードに入力された４つのデータ信号の論理レベルが一致した場合は「Ｌ」レベルとなり、一致しない場合は「Ｈ」レベルになる。

ＥＸ−ＯＲゲート回路６７の出力信号φ６７は、ＡＮＤゲート回路６８の一方入力ノードに直接入力されるとともに、偶数段（図では４段）のインバータ６９〜７２を介してＡＮＤゲート回路６８の他方入力ノードに入力される。ＡＮＤゲート回路６８の出力信号φ６８は、ＥＸ−ＯＲゲート回路６７の出力信号φ６７がインバータ６９〜７２の遅延時間ＴＤよりも長時間、「Ｈ」レベルになった場合に「Ｈ」レベルになる。これにより、たとえば４つのメモリセルＭＣ０〜ＭＣ３から読み出される４つのデータ信号Ｑ０〜Ｑ３のタイミングの微小なずれにより、ＥＸ−ＯＲゲート回路６７の出力信号φ６７がパルス的に「Ｈ」レベルになり、フリップフロップ７３がセットされるのを防止することができる。また、４つのメモリセルＭＣ０〜ＭＣ３から読み出される４つのデータ信号Ｑ０〜Ｑ３のうちの特定のデータ信号が遅延し、そのタイミングのずれがインバータ６９〜７２の遅延時間ＴＤよりも長い場合は、４つのメモリセルＭＣが正常な場合でもフリップフロップ７３がセットされるので、４つのメモリセルＭＣ０〜ＭＣ３に対するアクセスタイムが規定時間内かどうかをテストすることができる。

すなわち、４つのメモリセルＭＣ０〜ＭＣ３に対するアクセスタイムが規定時間内である場合は、図５（ａ）に示すように、ＥＸ−ＯＲゲート回路６７の出力信号φ６７が「Ｈ」レベルになる時間ＴＰがインバータ６９〜７２の遅延時間ＴＤよりも短くなり、ＡＮＤゲート回路６８の出力信号φ６８は「Ｌ」レベルのまま変化せず、フリップフロップ７３はセットされない。逆に、４つのメモリセルＭＣ０〜ＭＣ３に対するアクセスタイムが規定時間外である場合は、図５（ｂ）に示すように、ＥＸ−ＯＲゲート回路６７の出力信号φ６７が「Ｈ」レベルになる時間ＴＰがインバータ６９〜７２の遅延時間ＴＤよりも長くなり、ＡＮＤゲート回路６８の出力信号φ６８がパルス的に「Ｈ」レベルになり、フリップフロップ７３がセットされる。したがって、フリップフロップ７３の出力信号φ７３を読み出すことにより、４つのメモリセルＭＣ０〜ＭＣ３に対するアクセスタイムが規定時間内かどうかをテストすることができる。

フリップフロップ７３のセット端子はＡＮＤゲート回路６８の出力信号を受け、そのリセット端子はテストモード選択信号ＴＥ１を受け、その出力端子はバッファ５５の入力ノードに接続される。テストモード選択信号ＴＥ１がパルス的に「Ｈ」レベルにされると、フリップフロップ７３がリセットされてフリップフロップ７３の出力信号φ７３が「Ｌ」レベルにされる。ＥＸ−ＯＲゲート回路６７の出力信号φ６７が所定時間以上、「Ｈ」レベルにされると、フリップフロップ７３がセットされてフリップフロップ７３の出力信号φ７３は「Ｈ」レベルになる。

制御信号／ＣＥ１が非活性化レベルの「Ｈ」レベルの場合はメモリチップ３のデコーダ２３などは活性化されず、４つのメモリセルＭＣは選択されず入出力縮退回路１０に接続されない。

メモリチップ３以外のメモリチップ４〜６では、入出力縮退回路１０の代わりにバッファ８０〜８７が設けられる。図４では、図および説明の簡単化のため、バッファ８０〜８７は、メモリチップ５のデコーダによって選択された４つのメモリセルＭＣ０〜ＭＣ３に結合されている状態が示されている。バッファ８０〜８３の入力ノードはそれぞれデータ入出力端子ＴＡ０〜ＴＡ３に接続され、バッファ８０〜８３の出力ノードはそれぞれ選択されたメモリセルＭＣ０〜ＭＣ３に接続される。バッファ８４〜８７は、それぞれバッファ８０〜８３に対して逆向きに並列に接続される。

制御信号ＯＥ３が活性化レベルの「Ｈ」レベルにされるとバッファ８４〜８７が活性化され、制御信号／ＷＥ３が活性化レベルの「Ｌ」レベルにされるとバッファ８０〜８３が活性化され、制御信号／ＣＥ３が活性化レベルの「Ｌ」レベルにされるとメモリチップ５が活性化される。

次に、このマルチチップパッケージ１の動作について説明する。

（通常の書込動作時）
通常の書込動作時において、メモリチップ３〜６のうちのメモリチップ３が選択される場合は、制御信号／ＣＥ１が活性化レベルの「Ｌ」レベルにされてメモリチップ３の４つのメモリセルＭＣ０〜ＭＣ３が入出力縮退回路１０に接続される。

また、テストモード選択信号ＴＥ０〜ＴＥ２はともに「Ｌ」レベルにされ、論理ゲート回路６３，６４の出力信号はともに「Ｌ」レベルになり、バッファ５１〜５３，５５が非活性化される。制御信号ＯＥ１が非活性化レベルの「Ｌ」レベルにされ、論理ゲート回路６０，６１の出力信号が「Ｌ」レベルになってバッファ４０〜４３，５４が非活性化される。制御信号／ＷＥ１が活性化レベルの「Ｌ」レベルにされ、論理ゲート回路６６の出力信号が「Ｌ」レベルになってバッファ４４〜４７が非活性化され、論理ゲート回路６２，６４，６５の出力信号が「Ｈ」レベルになってバッファ３０〜３７，５０が活性化される。したがって、外部からデータ入出力端子ＴＡ０〜ＴＡ３に与えられた４つの書込データ信号Ｄ０〜Ｄ３は、バッファ３０〜３７，５０を介して選択された４つのメモリセルＭＣ０〜ＭＣ３に与えられる。

また、通常の書込動作時において、メモリチップ３〜６のうちのメモリチップ５が選択される場合は、制御信号／ＣＥ３が活性化レベルの「Ｌ」レベルにされてメモリチップ５の４つのメモリセルＭＣ０〜ＭＣ３がバッファ８０〜８３に接続される。また、制御信号／ＷＥ３、ＯＥ３がともに「Ｌ」レベルにされ、バッファ８４〜８７が非活性化されるとともにバッファ８０〜８３が活性化される。したがって、外部からデータ入出力端子ＴＡ０〜ＴＡ３に与えられた４つの書込データ信号Ｄ０〜Ｄ３は、バッファ８０〜８３を介して選択された４つのメモリセルＭＣ０〜ＭＣ３に与えられる。

（通常の読出動作時）
通常の読出動作時において、メモリチップ３〜６のうちのメモリチップ３が選択される場合は、制御信号／ＣＥ１が活性化レベルの「Ｌ」レベルにされてメモリチップ３の４つのメモリセルＭＣ０〜ＭＣ３の読出データ信号Ｑ０〜Ｑ３が入出力縮退回路１０に与えられる。

また、テストモード選択信号ＴＥ０〜ＴＥ２はともに「Ｌ」レベルにされ、論理ゲート回路６３，６４の出力信号はともに「Ｌ」レベルになり、バッファ５１〜５３，５５が非活性化される。制御信号／ＷＥ１が非活性化レベルの「Ｈ」レベルにされ、論理ゲート回路６６の出力信号が「Ｈ」レベルになってバッファ４４〜４７が活性化され、論理ゲート回路６２，６４，６５の出力信号が「Ｌ」レベルになってバッファ３０〜３７，５０が非活性化される。制御信号ＯＥ１が活性化レベルの「Ｈ」レベルにされ、論理ゲート回路６０，６１の出力信号が「Ｈ」レベルになってバッファ４０〜４３，５４が活性化される。したがって、選択された４つのメモリセルＭＣ０〜ＭＣ３の読出データ信号Ｑ０〜Ｑ３は、バッファ４０〜４７，５４を介してデータ入出力端子ＴＡ０〜ＴＡ３に与えられる。

また、通常の読出動作時において、メモリチップ３〜６のうちのメモリチップ５が選択される場合は、制御信号／ＣＥ３が活性化レベルの「Ｌ」レベルにされてメモリチップ５の４つのメモリセルＭＣ０〜ＭＣ３がバッファ８４〜８７に接続される。また、制御信号／ＷＥ３、ＯＥ３がともに「Ｈ」レベルにされ、バッファ８４〜８７が活性化されるとともにバッファ８０〜８３が非活性化される。したがって、選択された４つのメモリセルＭＣ０〜ＭＣ３の読出データ信号Ｑ０〜Ｑ３は、バッファ８４〜８７を介してデータ入出力端子ＴＡ０〜ＴＡ３に与えられる。

（テストモードにおける書込動作時）
テストモードにおける書込動作時において、メモリチップ３〜６のうちのメモリチップ３が選択される場合は、制御信号／ＣＥ１が活性化レベルの「Ｌ」レベルにされてメモリチップ３の４つのメモリセルＭＣ０〜ＭＣ３が入出力縮退回路１０に接続される。

また、テストモード選択信号ＴＥ０が「Ｈ」レベルにされるとともにテストモード選択信号ＴＥ１，ＴＥ２がともに「Ｌ」レベルにされ、論理ゲート回路６１，６２の出力信号が「Ｌ」レベルになり、バッファ３１〜３３，５４が非活性化される。制御信号ＯＥ１が非活性化レベルの「Ｌ」レベルにされ、論理ゲート回路６０，６３の出力信号が「Ｌ」レベルになってバッファ４０〜４３，５５が非活性化される。

制御信号／ＷＥ１が活性化レベルの「Ｌ」レベルにされ、論理ゲート回路６６の出力信号が「Ｌ」レベルになってバッファ４４〜４７が非活性化され、論理ゲート回路６４，６５の出力信号が「Ｈ」レベルになってバッファ３０，３４〜３７，５０〜５３が活性化される。したがって、外部からデータ入出力端子ＴＡ０に与えられた１つの書込データ信号ＤＴは、バッファ３０，５０〜５３，３４〜３７を介して選択された４つのメモリセルＭＣ０〜ＭＣ３に与えられる。

また、テストモードにおける書込動作時において、メモリチップ３〜６のうちのメモリチップ５が選択される場合は、制御信号／ＣＥ３が活性化レベルの「Ｌ」レベルにされてメモリチップ５の４つのメモリセルＭＣ０〜ＭＣ３がバッファ８０〜８３に接続される。また、制御信号／ＷＥ３，ＯＥ３がともに「Ｌ」レベルにされ、バッファ８４〜８７が非活性化されるとともにバッファ８０〜８３が活性化される。

また、テストモード選択信号ＴＥ２が「Ｈ」レベルにされ、論理ゲート回路６０，６５，６６の出力信号が「Ｌ」レベルになり、バッファ３４〜３７，４０，４４〜４７が非活性化される。テストモード選択信号ＴＥ０が「Ｈ」レベルにされるとともにテストモード選択信号ＴＥ１が「Ｌ」レベルにされ、論理ゲート回路６１，６２の出力信号が「Ｌ」レベルになり、バッファ３１〜３３，５４が非活性化される。

制御信号／ＷＥ１が活性化レベルの「Ｌ」レベルにされ、論理ゲート回路６４の出力信号が「Ｈ」レベルになってバッファ３０，５０〜５３が活性化される。制御信号ＯＥ１が活性化レベルの「Ｈ」レベルにされ、バッファ４１〜４３が非活性化される。したがって、外部からデータ入出力端子ＴＡ０に与えられた１つの書込データ信号ＤＴは、バッファ８０を介してメモリチップ５のメモリセルＭＣ０に与えられるとともに、バッファ３０，５１〜５３，４１〜４３，８１〜８３を介してメモリチップ５のメモリセルＭＣ１〜ＭＣ３に与えられる。

（テストモードにおける読出動作時）
テストモードにおける読出動作時において、メモリチップ３〜６のうちのメモリチップ３が選択される場合は、制御信号／ＣＥ１が活性化レベルの「Ｌ」レベルにされてメモリチップ３の４つのメモリセルＭＣ０〜ＭＣ３の読出データ信号Ｑ０〜Ｑ３が入出力縮退回路１０に与えられる。

また、テストモード選択信号ＴＥ０が「Ｈ」レベルにされ、論理ゲート回路６１，６２の出力信号が「Ｌ」レベルになり、バッファ３１〜３３，５４が非活性化される。テストモード選択信号ＴＥ１がパルス的に「Ｈ」レベルにされ、フリップフロップ７３がリセットされてフリップフロップ７３の出力信号φ７３が「Ｌ」レベルにされる。テストモード選択信号ＴＥ２は「Ｌ」レベルにされる。

制御信号／ＷＥ１が非活性化レベルの「Ｈ」レベルにされ、論理ゲート回路６６の出力信号が「Ｈ」レベルになってバッファ４４〜４７が活性化され、論理ゲート回路６２，６４，６５の出力信号が「Ｌ」レベルになってバッファ３０〜３７，５０〜５３が非活性化される。制御信号ＯＥ１が活性化レベルの「Ｈ」レベルにされ、論理ゲート回路６０，６３の出力信号が「Ｈ」レベルになり、バッファ４０〜４３，５５が活性化される。

したがって、選択された４つのメモリセルＭＣ０〜ＭＣ３の読出データ信号Ｑ０〜Ｑ３はバッファ４４〜４７を介してＥＸ−ＯＲゲート回路６７に与えられ、ＥＸ−ＯＲゲート回路６７の出力信号φ６７はＡＮＤゲート６８およびインバータ６９〜７２を介してフリップフロップ７３のセット端子に与えられ、フリップフロップ７３の出力信号φ７３はバッファ５５，４０を介してデータ入出力端子ＴＡ０に与えられる。

メモリチップ３の全メモリセルＭＣのデータ信号を読み出した後、データ入出力端子ＴＡ０に現れる信号ＱＴの論理レベルが「Ｈ」レベルになっている場合はメモリチップ３のうちの少なくとも１つのメモリセルＭＣは不良であると判別され、信号ＱＴの論理レベルが「Ｌ」レベルになっている場合はメモリチップ３の全メモリセルＭＣは正常であると判別される。

また、テストモードにおける読出動作時において、メモリチップ３〜６のうちのメモリチップ５が選択される場合は、制御信号／ＣＥ３が活性化レベルの「Ｌ」レベルにされてメモリチップ５の４つのメモリセルＭＣ０〜ＭＣ３がバッファ８４〜８７に接続される。また、制御信号／ＷＥ３，ＯＥ３がともに「Ｈ」レベルにされ、バッファ８４〜８７が活性化されるとともにバッファ８０〜８３が非活性化される。したがって、選択された４つのメモリセルＭＣ０〜ＭＣ３の読出データ信号Ｑ０〜Ｑ３は、バッファ８４〜８７を介してデータ入出力端子ＴＡ０〜ＴＡ３に与えられる。

また、テストモード選択信号ＴＥ２が「Ｈ」レベルにされ、論理ゲート回路６０，６５，６６の出力信号が「Ｌ」レベルになり、バッファ３４〜３７，４０，４４〜４７が非活性化される。テストモード選択信号ＴＥ０は「Ｌ」レベルにされ、論理ゲート回路６３，６４の出力信号はともに「Ｌ」レベルになり、バッファ５１〜５３，５５が非活性化される。制御信号ＯＥ１が非活性化レベルの「Ｌ」レベルにされ、論理ゲート回路６０，６１の出力信号が「Ｌ」レベルになってバッファ４０〜４３，５４が非活性化される。制御信号／ＷＥ１が活性化レベルの「Ｌ」レベルにされ、論理ゲート回路６２の出力信号が「Ｈ」レベルになってバッファ３０〜３３，５０が活性化される。

したがって、メモリチップ５の選択された４つのメモリセルＭＣ０〜ＭＣ３の読出データ信号Ｑ０〜Ｑ３はバッファ８４〜８７；３０〜３３，５０を介してＥＸ−ＯＲゲート回路６７に与えられ、ＥＸ−ＯＲゲート回路６７の出力信号φ６７はＡＮＤゲート６８およびインバータ６９〜７２を介してフリップフロップ７３のセット端子に与えられる。

メモリチップ５の全メモリセルＭＣのデータ信号を読み出した後、制御信号ＯＥ３が非活性化レベルの「Ｌ」レベルにされ、バッファ８４〜８７が非活性化される。テストモード選択信号ＴＥ０が「Ｈ」レベルにされ、論理ゲート回路６２の出力信号が「Ｌ」レベルになり、バッファ３１〜３３が非活性化される。テストモード選択信号ＴＥ２は「Ｌ」レベルにされる。

したがって、フリップフロップ７３の出力信号φ７３はバッファ５５，４０を介してデータ入出力端子ＴＡ０に与えられる。データ入出力端子ＴＡ０に現れる信号ＱＴの論理レベルが「Ｈ」レベルになっている場合はメモリチップ５のうちの少なくとも１つのメモリセルＭＣは不良であると判別され、信号ＱＴの論理レベルが「Ｌ」レベルになっている場合はメモリチップ５の全メモリセルＭＣは正常であると判別される。

この実施の形態１では、１つのメモリチップ３に設けた１つの入出力縮退回路１０を用いて全メモリチップ３〜６の入出力縮退テストを行なうことができる。したがって、メモリチップ３〜６の各々に入出力縮退回路１０を設ける場合に比べ、チップ面積の縮小化と、各チップにおけるレイアウトの自由度の向上を図ることができる。

図６は、この実施の形態１の変更例を示すマルチチップパッケージ９０の構成を示す図である。図１のマルチチップパッケージ１はスタックドマイクロＭＣＰ（Ｓ−μＭＣＰ）と呼ばれ、図６のマルチチップパッケージ９０はスタックドＣＳＰ（Chip Scale Package)(Ｓ−ＣＳＰ）と呼ばれている。図６において、このマルチチップパッケージ９０は、基板９１の表面に銅配線層９２によって複数のパッドを形成し、基板９１の裏面に複数のはんだバンプ９３を形成し、各パッドをスルーホールを介して対応のはんだバンプ９３に接続した後、基板９１の表面にメモリチップ３〜６を重ねて搭載し、メモリチップ３〜６の各々の各端子を金配線８によって基板９１表面の対応のパッドに接続したものである。はんだバンプ９３は、図１のリード７の代わりに設けられている。他の構成および動作は、図１のマルチチップパッケージ１と同じであるので、その説明は繰り返さない。この変更例でも、実施の形態１と同じ効果が得られる。

[実施の形態２]
図７は、この発明の実施の形態２によるマルチチップパッケージ９５の構成を示すブロック図であって、図２と対比される図である。図７を参照して、このマルチチップパッケージ９５が図２のマルチチップパッケージ１と異なる点は、メモリチップ３の入出力縮退回路１０が入出力縮退回路９６で置換され、専用のテスト端子ＴＸが追加されている点である。

テスト時は、各制御端子ＴＣは、伝送ケーブル１１を介して半導体試験装置の出力バッファ１２の出力ノードに接続され、データ入出力端子ＴＡ０とＴＢ０，ＴＡ１とＴＢ１，…は互いに接続され、専用のテスト端子ＴＸは伝送ケーブル１３を介して半導体試験装置の出力バッファ１４の出力ノードおよび入力バッファ１５の入力ノードに接続される。

図８は、図７に示した入出力縮退回路９１の構成を示す回路図であって、図４と対比される図である。図８を参照して、入出力縮退回路９１が図４の入出力縮退回路１０と異なる点は、論理ゲート回路６０，６１およびバッファ５４が除去され、論理ゲート回路９７およびバッファ９８，９９が追加されている点である。

バッファ３０の出力ノードはバッファ３４の入力ノードに直接接続される。バッファ９８の入力ノードはテスト端子ＴＸに接続され、その出力ノードはバッファ５０〜５３の入力ノードに接続される。バッファ９９は、バッファ９３に対して逆向きに並列接続される。バッファ３０〜３３は、論理ゲート回路６２の出力信号が「Ｈ」レベルになった場合に活性化される。バッファ４０〜４３は、制御信号ＯＥ１が活性化レベルの「Ｈ」レベルにされた場合に活性化される。論理ゲート回路９７は、制御信号ＴＥ２，ＯＥ１がともに「Ｈ」レベルにされた場合にバッファ９９を活性化させる。バッファ９８は、制御信号／ＷＥ１が活性化レベルの「Ｌ」レベルにされた場合に活性化する。バッファ５０〜５３は、論理ゲート回路６４の出力信号が「Ｈ」レベルになった場合に活性化される。

次に、このマルチチップパッケージ９５の動作について簡単に説明する。

（通常の書込動作時）
通常の書込動作時にメモリチップ３が選択された場合は、制御信号／ＣＥ１が「Ｌ」レベルにされてメモリチップ３の４つのメモリセルＭＣ０〜ＭＣ３がバッファ３４〜３７に接続される。テストモード選択信号ＴＥ０〜ＴＥ２がともに「Ｌ」レベルにされ、制御信号／ＷＥ１，ＯＥ１がともに「Ｌ」レベルにされ、バッファ３０〜３７，９８が活性化され、バッファ４０〜４７，５０〜５３，５５，９９が非活性化され、外部からデータ入出力端子ＴＡ０〜ＴＡ３に与えられた書込データ信号Ｄ０〜Ｄ３は、バッファ３０〜３３；３４〜３７を介してメモリセルＭＣ０〜ＭＣ３に与えられる。

（通常の読出動作時）
通常の読出動作時にメモリチップ３が選択された場合は、制御信号／ＣＥ１が「Ｌ」レベルにされてメモリチップ３の４つのメモリセルＭＣ０〜ＭＣ３がバッファ４４〜４７に接続される。テストモード選択信号ＴＥ０〜ＴＥ２がともに「Ｌ」レベルにされ、制御信号／ＷＥ１，ＯＥ１がともに「Ｈ」レベルにされ、バッファ４０〜４７が活性化され、バッファ３０〜３７，５０〜５３，５５，９８，９９が非活性化され、メモリセルＭＣ０〜ＭＣ３の読出データ信号Ｑ０〜Ｑ３は、バッファ４４〜４７；４０〜４３を介してデータ入出力端子ＴＡ０〜ＴＡ３に与えられる。

（テストモードにおける書込動作時）
テストモードにおける書込動作時においてメモリチップ３が選択された場合は、制御信号／ＣＥ１が「Ｌ」レベルにされてメモリチップ３の４つのメモリセルＭＣ０〜ＭＣ３がバッファ３４〜３７に接続される。テストモード選択信号ＴＥ０が「Ｈ」レベルにされ、テストモード選択信号ＴＥ１，ＴＥ２が「Ｌ」レベルにされ、制御信号／ＷＥ１，ＯＥが「Ｌ」レベルにされ、バッファ９８，５０〜５３，３４〜３７が活性化され、バッファ４０〜４７，５５，９９が非活性化される。したがって、外部からテスト端子ＴＸに与えられた書込データ信号ＤＴは、バッファ９８，５０〜５３，３４〜３７を介してメモリセルＭＣ０〜ＭＣ３に与えられる。

また、テストモードにおける書込動作時においてメモリチップ５が選択される場合は、制御信号／ＣＥ３が活性化レベルの「Ｌ」レベルにされてメモリチップ５の４つのメモリセルＭＣ０〜ＭＣ３がバッファ８０〜８３に接続される。また、制御信号／ＷＥ３，ＯＥ３がともに「Ｌ」レベルにされ、バッファ８４〜８７が非活性化されるとともにバッファ８０〜８３が活性化される。

また、テストモード選択信号ＴＥ０，ＴＥ２が「Ｈ」レベルにされ、テストモード選択信号ＴＥ１が「Ｌ」レベルにされ、制御信号／ＷＥ１，ＯＥ１が「Ｌ」レベルにされ、バッファ３０〜３７，４０〜４７，５５，９９が非活性化され、バッファ９８，５０〜５３が活性化される。これにより、外部からテスト端子ＴＸに与えられた１つの書込データ信号ＤＴは、バッファ９３，５０〜５３を介してバッファ４０〜４３の入力ノードに与えられる。

次いで、制御信号／ＷＥ１，ＯＥ１が「Ｈ」レベルにされ、バッファ４０〜４３が活性化され、バッファ９３，５０〜５３が非活性化される。したがって、４つの書込データ信号ＤＴは、バッファ４０〜４３；８０〜８３を介してメモリチップ５のメモリセルＭＣ０〜ＭＣ３に与えられる。

（テストモードにおける読出動作時）
テストモードにおける読出動作時においてメモリチップ３が選択される場合は、制御信号／ＣＥ１が「Ｌ」レベルにされてメモリチップ３の４つのメモリセルＭＣ０〜ＭＣ３がバッファ４４〜４７に接続される。テストモード選択信号ＴＥ０が「Ｈ」レベルにされ、テストモード選択信号ＴＥ１がパルス的に「Ｈ」レベルにされ、フリップフロップ７３がリセットされてフリップフロップ７３の出力信号φ７３が「Ｌ」レベルにされ、テストモード選択信号ＴＥ２は「Ｌ」レベルにされる。また、制御信号／ＷＥ１，ＯＥ１が「Ｈ」レベルにされ、バッファ４０〜４７，５５，９４が活性化され、バッファ３０〜３７，５０〜５３が非活性化される。

したがって、選択された４つのメモリセルＭＣ０〜ＭＣ３の読出データ信号Ｑ０〜Ｑ３はバッファ４４〜４７を介してＥＸ−ＯＲゲート回路６７に与えられ、ＥＸ−ＯＲゲート回路６７の出力信号φ６７はＡＮＤゲート６８およびインバータ６９〜７２を介してフリップフロップ７３のセット端子に与えられ、フリップフロップ７３の出力信号φ７３はバッファ５５，９９を介してテスト端子ＴＸに与えられる。

メモリチップ３の全メモリセルＭＣのデータ信号を読み出した後、テスト端子ＴＸに現れる信号ＱＴの論理レベルが「Ｈ」レベルになっている場合はメモリチップ３のうちの少なくとも１つのメモリセルＭＣは不良であると判別され、信号ＱＴの論理レベルが「Ｌ」レベルになっている場合はメモリチップ３の全メモリセルＭＣは正常であると判別される。

また、テストモードにおける読出動作時においてメモリチップ５が選択される場合は、制御信号／ＣＥ３が「Ｌ」レベルにされてメモリチップ５の４つのメモリセルＭＣ０〜ＭＣ３がバッファ８４〜８７に接続される。また、制御信号／ＷＥ３，ＯＥ３がともに「Ｈ」レベルにされ、バッファ８４〜８７が活性化されるとともにバッファ８０〜８３が非活性化される。したがって、選択された４つのメモリセルＭＣ０〜ＭＣ３の読出データ信号Ｑ０〜Ｑ３は、バッファ８４〜８７を介してデータ入出力端子ＴＡ０〜ＴＡ３に与えられる。

また、テストモード選択信号ＴＥ１がパルス的に「Ｈ」レベルにされ、フリップフロップ７３がリセットされてフリップフロップ７３の出力信号φ７３が「Ｌ」レベルにされ、テストモード選択信号ＴＥ２が「Ｈ」レベルにされ、テストモード選択信号ＴＥ０は「Ｌ」レベルにされ、制御信号／ＷＥ１，ＯＥ１が「Ｌ」レベルにされ、バッファ３０〜３３，９８が活性化され、バッファ３４〜３７，４０〜４７，５０〜５３，５５，９９が非活性化される。

したがって、メモリチップ５の選択された４つのメモリセルＭＣ０〜ＭＣ３の読出データ信号Ｑ０〜Ｑ３はバッファ８４〜８７；３０〜３３を介してＥＸ−ＯＲゲート回路６７に与えられ、ＥＸ−ＯＲゲート回路６７の出力信号φ６７はＡＮＤゲート６８およびインバータ６９〜７２を介してフリップフロップ７３のセット端子に与えられる。

メモリチップ５の全メモリセルＭＣのデータ信号を読み出した後、テストモード選択信号ＴＥ０が「Ｈ」レベルにされ、制御信号／ＷＥ１，ＯＥ１が「Ｈ」レベルにされ、バッファ３０〜３３，９８が非活性化され、バッファ４０〜４３，５５，９９が活性化される。

したがって、フリップフロップ７３の出力信号φ７３はバッファ５５，９９を介してテスト端子ＴＸに与えられる。テスト端子ＴＸに現れる信号ＱＴの論理レベルが「Ｈ」レベルになっている場合はメモリチップ５のうちの少なくとも１つのメモリセルＭＣは不良であると判別され、信号ＱＴの論理レベルが「Ｌ」レベルになっている場合はメモリチップ５の全メモリセルＭＣは正常であると判別される。

この実施の形態２でも、実施の形態１と同じ効果が得られる。

[実施の形態３]
図９は、この発明の実施の形態３によるマルチチップパッケージ１００の構成を示すブロック図であって、図２と対比される図である。図９を参照して、このマルチチップパッケージ１００が図２のマルチチップパッケージ１と異なる点は、入出力縮退回路１０１がメモリチップ３〜６とは別の専用チップとして設けられている点である。

図１０は、図９に示した入出力縮退回路１０１の構成を示す回路図であって、図４と対比される図である。図１０を参照して、入出力縮退回路１０１が図４の入出力縮退回路１０と異なる点は、論理ゲート回路６０〜６６およびバッファ３４〜３７，４４〜４７，５０，５４が除去され、インバータ１０２が追加されている点である。

バッファ３０の出力ノードはＥＸ−ＯＲゲート６７の入力ノードに直接接続される。バッファ３０，４０はテストモード選択信号ＴＥ２によって制御され、バッファ３１〜３３，４１〜４３，５１〜５３はテストモード選択信号ＴＥ０によって制御され、バッファ５５はテストモード選択信号ＴＥ３によって制御される。メモリチップ３は、メモリチップ５と同様に、バッファ８０〜８７を含む。バッファ８０〜８３の入力ノードはそれぞれデータ入出力端子ＴＡ０〜ＴＡ３に接続され、それらの出力信号はそれぞれ選択されたメモリセルＭＣ０〜ＭＣ３に与えられる。バッファ８４〜８７は、それぞれバッファ８０〜８３に対して逆向きに並列に接続される。制御信号／ＷＥ１が「Ｌ」レベルにされるとメモリチップ３のバッファ８０〜８７が活性化され、制御信号ＯＥ１が「Ｈ」レベルにされるとメモリチップ３のバッファ８４〜８７が活性化される。

次に、このマルチチップパッケージ１００の動作について簡単に説明する。

（通常の書込動作時）
通常の書込動作時にメモリチップ３が選択された場合は、制御信号／ＣＥ１が「Ｌ」レベルにされてメモリチップ３の４つのメモリセルＭＣ０〜ＭＣ３がバッファ８０〜８３に接続される。制御信号／ＷＥ１，ＯＥ１がともに「Ｌ」レベルにされ、バッファ８０〜８３が活性化され、バッファ８４〜８７が非活性化され、外部からデータ入出力端子ＴＡ０〜ＴＡ３に与えられた書込データ信号Ｄ０〜Ｄ３は、バッファ８０〜８３を介してメモリセルＭＣ０〜ＭＣ３に与えられる。

（通常の読出動作時）
通常の読出動作時にメモリチップ３が選択された場合は、制御信号／ＣＥ１が「Ｌ」レベルにされてメモリチップ３の４つのメモリセルＭＣ０〜ＭＣ３がバッファ８４〜８７に接続される。制御信号／ＷＥ１，ＯＥ１がともに「Ｈ」レベルにされ、バッファ８４〜８７が活性化され、バッファ８０〜８３が非活性化され、メモリセルＭＣ０〜ＭＣ３の読出データ信号Ｑ０〜Ｑ３は、バッファ８４〜８７を介してデータ入出力端子ＴＡ０〜ＴＡ３に与えられる。

（テストモードにおける書込動作時）
テストモードにおける書込動作時においてメモリチップ３が選択された場合は、制御信号／ＣＥ１が「Ｌ」レベルにされてメモリチップ３の４つのメモリセルＭＣ０〜ＭＣ３がバッファ８０〜８３に接続される。また、制御信号／ＷＥ１，ＯＥ１がともに「Ｌ」レベルにされ、バッファ８４〜８７が非活性化されるとともにバッファ８０〜８３が活性化される。

また、テストモード選択信号ＴＥ１，ＴＥ２が「Ｌ」レベルにされ、テストモード選択信号ＴＥ０，ＴＥ３が「Ｈ」レベルにされ、バッファ３１〜３３が非活性化され、バッファ３０，５１〜５３，４１〜４３が活性化される。これにより、外部からデータ入出力端子ＴＡ０に与えられた１つの書込データ信号ＤＴは、バッファ８０を介してメモリセルＭＣ０に与えられるとともに、バッファ３０；５１〜５３；４１〜４３；８１〜８３を介してメモリチップ３のメモリセルＭＣ１〜ＭＣ３に与えられる。

（テストモードにおける読出動作時）
テストモードにおける読出動作時においてメモリチップ３が選択される場合は、制御信号／ＣＥ１が「Ｌ」レベルにされてメモリチップ３の４つのメモリセルＭＣ０〜ＭＣ３がバッファ８４〜８７に接続される。また、制御信号／ＷＥ１，ＯＥ１がともに「Ｈ」レベルにされ、バッファ８４〜８７が活性化されるとともにバッファ８０〜８３が非活性化される。したがって、選択された４つのメモリセルＭＣ０〜ＭＣ３の読出データ信号Ｑ０〜Ｑ３は、バッファ８４〜８７を介してデータ入出力端子ＴＡ０〜ＴＡ３に与えられる。

また、テストモード選択信号ＴＥ１がパルス的に「Ｈ」レベルにされ、フリップフロップ７３がリセットされてフリップフロップ７３の出力信号φ７３が「Ｌ」レベルにされ、テストモード選択信号ＴＥ０，ＴＥ２，ＴＥ３が「Ｌ」レベルにされ、バッファ３０〜３３が活性化され、バッファ４０〜４３，５１〜５３，５５が非活性化される。

メモリチップ３の全メモリセルＭＣのデータ信号を読み出した後、テストモード選択信号ＴＥ２，ＴＥ３が「Ｈ」レベルにされ、バッファ３０が非活性化され、バッファ４０〜４３，５５が活性化される。

したがって、フリップフロップ７３の出力信号φ７３はバッファ５５，４０を介してデータ入出力端子ＴＡ０に与えられる。データ入出力端子ＴＡ０に現れる信号ＱＴの論理レベルが「Ｈ」レベルになっている場合はメモリチップ３のうちの少なくとも１つのメモリセルＭＣは不良であると判別され、信号ＱＴの論理レベルが「Ｌ」レベルになっている場合はメモリチップ３の全メモリセルＭＣは正常であると判別される。

この実施の形態３でも、実施の形態１と同じ効果が得られる。

[実施の形態４]
図１１は、この発明の実施の形態４によるマルチチップパッケージ１０５のテスト方法を示すブロック図であって、図９と対比される図である。図１１を参照して、このマルチチップパッケージ１０５のテスト方法では、入出力縮退回路１０６がマルチチップパッケージ１０５の外部に設けられる。データ入出力端子ＴＡ０とＴＢ０，ＴＡ１とＴＢ１，…は、それぞれ入出力縮退回路１０６内で接続される。

図１２は、図１１に示した入出力縮退回路１０６の構成を示す回路図であって、図１０と対比される図である。図１２を参照して、入出力縮退回路１０６が図１０の入出力縮退回路１０と異なる点は、データ入出力端子ＴＹ０〜ＴＹ３が追加されている点である。データ入出力端子ＴＹ０〜ＴＹ３は、それぞれマルチチップパッケージ１０５のデータ入出力端子ＴＡ０〜ＴＡ３に接続される。データ入出力端子ＴＹ０は、伝送ケーブル１３を介して半導体試験装置に接続される。マルチチップパッケージ１０５が図１０のマルチチップパッケージ１００と異なる点は、入出力縮退回路１０１が除去されている点である。テストモード時における動作は、実施の形態３と同じであるので、その説明は繰り返さない。

この実施の形態４では、入出力縮退回路１０６をマルチチップパッケージ１０５の外部に設けたので、メモリチップ３〜６の面積が増大したり、レイアウトの自由度が低くなることがない。

[実施の形態５]
図１３は、この発明の実施の形態５によるマルチチップパッケージに含まれる入出力縮退回路１１０の構成を示す回路図であって、図４と対比される図である。図１３を参照して、入出力縮退回路１１０が図４の入出力縮退回路１０と異なる点は、バッファ３４〜３７，４４〜４７，５５、論理ゲート回路６１，６３，６５，６６およびインバータ６９〜７２が除去され、トランスファゲート１１１〜１１４、インバータ１１５および論理ゲート回路１１６，１１７が追加されている点である。

トランスファゲート１１１〜１１４は、それぞれバッファ３４〜３７と置換される。テストモード選択信号ＴＥ２は、トランスファーゲート１１１〜１１４のＰチャネルＭＯＳトランジスタ側のゲートに直接入力されるとともに、インバータ１１５を介してトランスファゲート１１１〜１１４のＮチャネルＭＯＳトランジスタ側のゲートに入力される。テストモード選択信号ＴＥ２が「Ｌ」レベルにされると、トランスファゲート１１１〜１１４が導通する。

ＡＮＤゲート回路６８は、ＥＸ−ＯＲゲート回路６７の出力信号φ６７と制御信号ＯＥ１とを受け、その出力信号はフリップフロップ７３のセット端子に接続される。これにより、メモリセルＭＣ０〜ＭＣ３からの読出データ信号Ｑ０〜Ｑ３が一致しているか否かを判定するタイミングを制御信号ＯＥ１が「Ｈ」レベルの期間に制限することができる。

論理ゲート回路１１７の出力信号は、信号ＴＥ４が「Ｌ」レベルにされ、論理ゲート回路１１６の出力信号が「Ｈ」レベルになり、かつ信号ＯＥが「Ｈ」レベルにされた場合に、「Ｈ」レベルになり、バッファ４１〜４３，５４を活性化させる。論理ゲート回路６０の出力信号は、信号ＴＥ２が「Ｌ」レベルにされ、かつ論理ゲート回路１１７の出力信号が「Ｈ」レベルになった場合に、「Ｈ」レベルになり、バッファ４０を活性化させる。

次に、このマルチチップパッケージの動作について説明する。

（通常の書込動作時）
通常の書込動作時において、メモリチップ３が選択される場合は、制御信号／ＣＥ１が活性化レベルの「Ｌ」レベルにされてメモリチップ３の４つのメモリセルＭＣ０〜ＭＣ３が入出力縮退回路１１０に接続される。

また、テストモード選択信号ＴＥ０〜ＴＥ４はともに「Ｌ」レベルにされ、制御信号／ＷＥ１，ＯＥ１がともに「Ｌ」レベルにされ、バッファ４０〜４３，５１〜５４が非活性化され、バッファ３０〜３３，５０が活性化され、トランスファゲート１１１〜１１４が導通する。したがって、外部からデータ入出力端子ＴＡ０〜ＴＡ３に与えられた４つの書込データ信号Ｄ０〜Ｄ３は、バッファ３０〜３３，５０およびトランスファゲート１１１〜１１４を介して選択された４つのメモリセルＭＣ０〜ＭＣ３に与えられる。

（通常の読出動作時）
通常の読出動作時においてメモリチップ３が選択される場合は、制御信号／ＣＥ１が活性化レベルの「Ｌ」レベルにされてメモリチップ３の４つのメモリセルＭＣ０〜ＭＣ３の読出データ信号Ｑ０〜Ｑ３が入出力縮退回路１０に与えられる。

また、テストモード選択信号ＴＥ０〜ＴＥ４はともに「Ｌ」レベルにされ、制御信号／ＷＥ１，ＯＥ１がともに「Ｈ」レベルにされ、バッファ４０〜４３，５４が活性化され、バッファ３０〜３３，５０〜５３が非活性化され、トランスファゲート１１１〜１１４が導通する。したがって、選択された４つのメモリセルＭＣ０〜ＭＣ３の読出データ信号Ｑ０〜Ｑ３は、トランスファゲート１１１〜１１４およびバッファ４０〜４３，５４を介してデータ入出力端子ＴＡ０〜ＴＡ３に与えられる。

（テストモードにおける書込動作時）
テストモードにおける書込動作時においてメモリチップ３が選択される場合は、制御信号／ＣＥ１が活性化レベルの「Ｌ」レベルにされてメモリチップ３の４つのメモリセルＭＣ０〜ＭＣ３が入出力縮退回路１１０に接続される。

また、テストモード選択信号ＴＥ０が「Ｈ」レベルにされるとともにテストモード選択信号ＴＥ１〜ＴＥ３がともに「Ｌ」レベルにされ、制御信号／ＷＥ１，ＯＥ１が「Ｌ」レベルにされ、バッファ３１〜３３，４０〜４３，５４が非活性化され、バッファ３０，５０〜５３が活性化され、トランスファゲート１１１〜１１４が導通する。したがって、外部からデータ入出力端子ＴＡ０に与えられた１つの書込データ信号ＤＴは、バッファ３０，５０〜５３およびトランスファゲート１１１〜１１４を介して選択された４つのメモリセルＭＣ０〜ＭＣ３に与えられる。

また、テストモード選択信号ＴＥ０，ＴＥ２が「Ｈ」レベルにされ、テストモード選択信号ＴＥ１，ＴＥ３，ＴＥ４が「Ｌ」レベルにされ、制御信号／ＷＥ１が活性化レベルの「Ｌ」レベルにされ、バッファ３１〜３３，４０が非活性化され、バッファ３０，４１〜４３，５０〜５３が活性化され、トランスファゲート１１１〜１１４が導通する。したがって、外部からデータ入出力端子ＴＡ０に与えられた１つの書込データ信号ＤＴは、バッファ８０を介してメモリチップ５のメモリセルＭＣ０に与えられるとともに、バッファ３０，５１〜５３，４１〜４３を介してメモリチップ５のメモリセルＭＣ１〜ＭＣ３に与えられる。

（テストモードにおける読出動作時）
テストモードにおける読出動作時においてメモリチップ３が選択される場合は、制御信号／ＣＥ１が活性化レベルの「Ｌ」レベルにされてメモリチップ３の４つのメモリセルＭＣ０〜ＭＣ３の読出データ信号Ｑ０〜Ｑ３が入出力縮退回路１０に与えられる。

また、テストモード選択信号ＴＥ１がパルス的に「Ｈ」レベルにされ、フリップフロップ７３がリセットされてフリップフロップ７３の出力信号φ７３が「Ｌ」レベルにされる。テストモード選択信号ＴＥ０，ＴＥ２，ＴＥ４が「Ｌ」レベルにされ、テストモード選択信号ＴＥ３が「Ｈ」レベルにされ、制御信号／ＷＥ１，ＯＥ１が「Ｈ」レベルにされ、バッファ３０〜３３，５０〜５３が非活性化され、トランスファゲート１１１〜１１４が導通する。

したがって、選択された４つのメモリセルＭＣ０〜ＭＣ３の読出データ信号Ｑ０〜Ｑ３はトランスファゲート１１１〜１１４を介してＥＸ−ＯＲゲート回路６７に与えられ、ＥＸ−ＯＲゲート回路６７の出力信号φ６７はＡＮＤゲート６８を介してフリップフロップ７３のセット端子に与えられる。

４つの読出データ信号の論理レベルが一致した場合は、ＥＸ−ＯＲゲート回路６７の出力信号φ６７は「Ｌ」レベルになり、フリップフロップ７３の出力信号φ７３は「Ｌ」レベルになり、論理ゲート回路１１６，１１７，６０の出力信号が「Ｈ」レベルになり、バッファ４０〜４３，５４が活性化され、メモリセルＭＣ０の読出データ信号がトランスファゲート１１１およびバッファ５４，４０を介してデータ入出力端子ＴＡ０に与えられる。

また、４つの読出データ信号の論理レベルが一致しない場合は、ＥＸ−ＯＲゲート回路６７の出力信号φ６７は「Ｈ」レベルになり、フリップフロップ７３の出力信号φ７３は「Ｈ」レベルになり、論理ゲート回路１１６，１１７，６０の出力信号が「Ｌ」レベルになり、バッファ４０〜４３，５４が非活性化され、データ入出力端子ＴＡ０はハイインピーダンス状態にされる。

メモリチップ３の全メモリセルＭＣのデータ信号を読み出した後、データ入出力端子ＴＡ０がハイインピーダンス状態になっている場合はメモリチップ３のうちの少なくとも１つのメモリセルＭＣは不良であると判別され、信号ＱＴが「Ｌ」レベルまたは「Ｈ」レベルになっている場合はメモリチップ３の全メモリセルＭＣは正常であると判別される。

また、テストモードにおける読出動作時においてメモリチップ５が選択される場合は、制御信号／ＣＥ３が活性化レベルの「Ｌ」レベルにされてメモリチップ５の４つのメモリセルＭＣ０〜ＭＣ３がバッファ８４〜８７に接続される。また、制御信号／ＷＥ３，ＯＥ３がともに「Ｈ」レベルにされ、バッファ８４〜８７が活性化されるとともにバッファ８０〜８３が非活性化される。したがって、選択された４つのメモリセルＭＣ０〜ＭＣ３の読出データ信号Ｑ０〜Ｑ３は、バッファ８４〜８７を介してデータ入出力端子ＴＡ０〜ＴＡ３に与えられる。

また、テストモード選択信号ＴＥ１がパルス的に「Ｈ」レベルにされ、フリップフロップ７３がリセットされてフリップフロップ７３の出力信号φ７３が「Ｌ」レベルにされる。テストモード選択信号ＴＥ２，ＴＥ３が「Ｈ」レベルにされ、テストモード選択信号ＴＥ０，ＴＥ４はともに「Ｌ」レベルにされ、制御信号／ＷＥ１，ＯＥ１が「Ｌ」レベルにされ、バッファ３０〜３３，５０が活性化され、バッファ４０〜４３，５１〜５４が非活性化され、トランスファゲート１１１〜１１４が非導通になる。したがって、メモリチップ５の選択された４つのメモリセルＭＣ０〜ＭＣ３の読出データ信号Ｑ０〜Ｑ３はバッファ８４〜８７；３３〜３４を介してＥＸ−ＯＲゲート回路６７に与えられる。

次いで、テストモード選択信号ＴＥ０が「Ｈ」レベルにされ、テストモード選択信号ＴＥ２が「Ｌ」レベルにされ、制御信号ＯＥ３が「Ｌ」レベルにされ、制御信号／ＷＥ１，ＯＥ１が「Ｈ」レベルにされ、バッファ８４〜８７，３０〜３３，５０〜５３が非活性化され、トランスファゲート１１１〜１１４が導通する。

メモリチップ５の全メモリセルＭＣのデータ信号を読み出した後、データ入出力端子ＴＡ０がハイインピーダンス状態になっている場合はメモリチップ５のうちの少なくとも１つのメモリセルＭＣは不良であると判別され、信号ＱＴが「Ｌ」レベルまたは「Ｈ」レベルになっている場合はメモリチップ５の全メモリセルＭＣは正常であると判別される。

この実施の形態５でも、実施の形態１と同じ効果が得られる。

[実施の形態６]
図１４は、この発明の実施の形態６によるマルチチップパッケージの要部を示す回路ブロック図であって、図４と対比される図である。図１４を参照して、このマルチチップパッケージが図４のマルチチップパッケージと異なる点は、論理回路１２０、インバータ１２１〜１２４およびバッファ１２５〜１２８が追加され、バッファ５０〜５３，１２５〜１２８およびインバータ１２１〜１２４の各々は論理回路１２０によって活性化または非活性化される点である。

テストモードにおける書込動作時において、制御信号Ｓ１が「Ｈ」レベルの場合は、バッファ５０〜５３が活性化され、インバータ１２１〜１２４およびバッファ１２５〜１２８が非活性化され、書込データ信号ＤＴがバッファ５０〜５３を介してメモリセルＭＣ０〜ＭＣ３に与えられる。また、制御信号Ｓ１が「Ｌ」レベルの場合は、バッファ５０，５２およびインバータ１２１，１２２が活性化され、バッファ５１，５３，１２５〜１２８およびインバータ１２３，１２４が非活性化され、書込データ信号ＤＴがバッファ５０，５２を介してメモリセルＭＣ０，ＭＣ２に与えられるとともに、書込データ信号ＤＴがインバータ１２１，１２２で反転されてメモリセルＭＣ１，ＭＣ３に与えられる。

テストモードにおける読出動作時において、制御信号Ｓ１が「Ｈ」レベルの場合は、バッファ１２５〜１２８が活性化され、インバータ１２１〜１２４およびバッファ５０〜５３が非活性化され、メモリセルＭＣ０〜ＭＣ３の読出データ信号がバッファ１２５〜１２８を介してＥＸ−ＯＲゲート回路６７に与えられる。また、制御信号Ｓ１が「Ｌ」レベルの場合は、バッファ１２５，１２７およびインバータ１２３，１２４が活性化され、バッファ５０〜５３，１２６，１２８およびインバータ１２１，１２２が非活性化され、メモリセルＭＣ０，ＭＣ２の読出データ信号がバッファ１２５，１２６を介してＥＸ−ＯＲゲート回路６７に与えられるとともに、メモリセルＭＣ１，ＭＣ３の読出データ信号がインバータ１２３，１２４で反転されてＥＸ−ＯＲゲート回路６７に与えられる。

したがって、このマルチチップパッケージによれば、外部から１つの書込データ信号ＤＴを与えるだけで、隣接する２つのメモリセルＭＣに互いに異なる論理レベルのデータ信号を書き込むことができ、隣接する２つのメモリセルＭＣ間の干渉の程度もテストすることができる。

なお、バッファ５０，５２，１２５，１２７の各々にも並列にインバータを接続し、各メモリセルＭＣごとにデータ信号の反転／正転を制御しても良い。この場合は、任意のテストパターンを容易に書込むことができる。

[実施の形態７]
図１５は、この発明の実施の形態７によるマルチチップパッケージの要部を示す回路ブロック図であって、図４と対比される図である。図１５を参照して、このマルチチップパッケージが図４のマルチチップパッケージと異なる点は、ラッチ回路１３０、パラレル／シリアル変換回路１３１およびセレクタ１３２が追加されている点である。

ラッチ回路１３０は、テストモードにおける読出動作時に、メモリセルＭＣ０〜ＭＣ３の読出データ信号の論理レベルが一致せず、ＥＸ−ＯＲゲート回路６７の出力信号φ６７が「Ｈ」レベルに立ち上げられたことに応じて、入力バッファ２１の出力アドレス信号（図面の簡単化のためＡ０，Ａ１のみが示されている）をラッチする。

パラレル／シリアル変換回路１３１は、テストモード選択信号ＴＥ５が活性化レベルの「Ｈ」レベルにされたことに応じて、ラッチ回路１３０にラッチされているパラレルアドレス信号をシリアルアドレス信号に変換し、そのシリアルアドレス信号を１ビットずつ出力する。

セレクタ１３２は、テストモード選択信号ＴＥ６が「Ｌ」レベルの場合はメモリセルＭＣ０とデータ入出力端子ＴＡ０を結合させ、テストモード選択信号ＴＥ６が「Ｈ」レベルの場合はパラレル／シリアル変換回路１３１の出力ノードとデータ入出力端子ＴＡ０を結合させる。

したがって、この実施の形態７によれば、不良なメモリセルＭＣに対応するアドレス信号を読出し、不良なメモリセルＭＣのアドレスを特定することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１によるマルチチップパッケージの構成を示す図である。図１に示したマルチチップパッケージの構成を示すブロック図である。図２に示したメモリチップの構成を示すブロック図である。図３に示した入出力縮退回路の構成を示す回路ブロック図である。図４に示した入出力縮退回路の動作を示すタイムチャートである。実施の形態１の変更例を示す図である。この発明の実施の形態２によるマルチチップパッケージの構成を示すブロック図である。図７に示した入出力縮退回路の構成を示す回路ブロック図である。この発明の実施の形態３によるマルチチップパッケージの構成を示すブロック図である。図９に示した入出力縮退回路の構成を示す回路ブロック図である。この発明の実施の形態４によるマルチチップパッケージのテスト方法を示すブロック図である。図１１に示した入出力縮退回路の構成を示す回路ブロック図である。この発明の実施の形態５によるマルチチップパッケージに含まれる入出力縮退回路の構成を示す回路ブロック図である。この発明の実施の形態６によるマルチチップパッケージに含まれる入出力縮退回路の要部を示す回路ブロック図である。この発明の実施の形態７によるマルチチップパッケージに含まれる入出力縮退回路の要部を示す回路ブロック図である。

符号の説明

１，９０，９５，１００，１０５マルチチップパッケージ、２ダイパッド、３〜６メモリチップ、７リード、８金配線、９モールド樹脂、１０，９１，９６，１０１，１０６，１１０入出力縮退回路、ＴＡ，ＴＢデータ入出力端子、ＴＣ制御信号入力端子、１１，１３伝送ケーブル、１２，１４出力バッファ、１５，２１入力バッファ、２０インターフェース部、２２制御回路、２３行デコーダ、２４メモリセルアレイ、２５列デコーダ、２６センスアンプ＋入出力制御回路、２７テストモード選択回路、ＭＣメモリセル、ＷＬワード線、ＢＬＰビット線対、３０〜３７，４０〜４７，５０〜５５，８０〜８７，９８，９９，１２５〜１２８バッファ、６０〜６６，７４，７５，９７，１１６，１１７論理ゲート回路、６７ＥＸ−ＯＲゲート回路、６８ＡＮＤゲート回路、６９〜７２，１０２，１１５，１２１〜１２４インバータ、７３フリップフロップ、９１基板、９２銅配線層、９３はんだバンプ、１１１〜１１４トランスファゲート、１２０論理回路、１３０ラッチ回路、１３１パラレル／シリアル変換回路、１３２セレクタ。

Claims

複数のメモリチップとＮ個（ただし、Ｎは２以上の整数である）のデータ入出力端子とを備えた半導体装置をテストするための入出力縮退回路であって、
前記複数のメモリチップの各々は、複数のメモリセルと、アドレス信号に従って前記複数のメモリセルのうちのいずれかＮ個のメモリセルを選択するデコーダと、書込動作時は前記デコーダによって選択されたＮ個のメモリセルにＮ個のデータ信号を並列に書込み、読出動作時は前記デコーダによって選択されたＮ個のメモリセルからＮ個のデータ信号を並列に読出す書込／読出回路とを含み、
前記入出力縮退回路は、前記複数のメモリチップのうちのいずれか１つのメモリチップに設けられて前記Ｎ個のデータ入出力端子に接続され、
前記入出力縮退回路は、
テストモードにおける書込動作時に、前記Ｎ個のデータ入出力端子のうちの予め定められたデータ入出力端子または専用のテスト端子を介して外部から与えられたデータ信号に基づいてＮ個のデータ信号を発生し、発生したＮ個のデータ信号を前記複数のメモリチップのうちの選択されたメモリチップの書込／読出回路に与えるデータ発生回路、および
前記テストモードにおける読出動作時に、前記複数のメモリチップのうちの選択されたメモリチップの書込／読出回路によって読み出されたＮ個のデータ信号の論理レベルが一致しているか否かを判別し、一致していない場合は前記Ｎ個のデータ信号が読み出されたＮ個のメモリセルのうちの少なくとも１つのメモリセルが不良であることを示す不良検出信号を前記予め定められたデータ入出力端子または前記専用のテスト端子に出力する一致／不一致判別回路を含む、入出力縮退回路。
前記入出力縮退回路は、
さらに、前記一致／不一致判別回路から出力された不良検出信号を保持する第１の保持回路、および
第１の読出指示信号に応答して、前記第１の保持回路に保持された不良検出信号を前記予め定められたデータ入出力端子または前記専用のテスト端子に出力する第１の出力回路を含む、請求項１に記載の入出力縮退回路。
前記データ発生回路は、第１の論理レベルのＭ個（ただし、Ｍ＜Ｎである）のデータ信号と、第２の論理レベルのＮ−Ｍ個のデータ信号とを発生し、
前記入出力縮退回路は、さらに、前記テストモードにおける読出動作時に、第１の論理レベルのＭ個のデータ信号が書き込まれたＭ個のメモリセルから読み出されたＭ個のデータ信号の各々の論理レベルを反転させる反転回路を含み、
前記一致／不一致判別回路は、前記反転回路によって論理レベルが反転されたＭ個のデータ信号と、第２の論理レベルのＮ−Ｍ個のデータ信号が書き込まれたＮ−Ｍ個のメモリセルから読み出されたＮ−Ｍ個のデータ信号とを受け、受けたＮ個のデータ信号の論理レベルが一致しているか否かを判別し、一致していない場合は前記不良検出信号を出力する、請求項１または請求項２に記載の入出力縮退回路。
前記入出力縮退回路は、
さらに、前記一致／不一致判別回路から前記不良検出信号が出力されたことに応じて前記アドレス信号を保持する第２の保持回路、および
第２の読出指示信号に応答して、前記第２の保持回路に保持されたアドレス信号を１ビットずつ前記予め定められたデータ入出力端子または前記専用のテスト端子に出力する第２の出力回路を含む、請求項１から請求項３までのいずれかに記載の入出力縮退回路。