CN100452240C - 具有串行输入/输出接口的多端口存储器装置 - Google Patents

具有串行输入/输出接口的多端口存储器装置 Download PDF

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Abstract

提供一种具有串行输入/输出接口的多端口存储器装置，包括：存储器核心；控制方块，使用以一封包形成输入至上述多个端口的命令及地址，以产生对应于命令及上述存储器核心的操作所需的内部命令信号、内部地址及控制信号；以及模式选择方块，用以组合施加至多个模式选择垫的信号及产生测试模式旗标信号，其中在测试模式中分配至上述传输垫及上述接收垫以回应上述测试模式旗标信号的输入/输出数据经由上述多个端口与上述存储器核心交换数据。而且，在上述测试模式中分配至上述传输垫及上述接收垫的命令、地址及控制信号在上述控制方块被旁路并提供至上述存储器核心。

Description

具有串行输入/输出接口的多端口存储器装置
技术领域
本发明涉及一种半导体存储器设计技术，尤其涉及一种具有一串行I/O接口的多端口存储器装置的测试相关技术。
背景技术
大部分的存储器装置(包括一随机存取存储器(random access memory，RAM)具有一个端口。而一个端口具有多个输入/输出接脚组。换句话说，上述存储器装置只具有一个做为与晶片组交换数据用的端口。然而，在最近几年中，上述存储器装置与上述晶片组间的功能区分已变得模糊不清，而且已考虑将上述晶片组与上述存储器装置整合在一起。此技术需要一多端口存储器装置，其可直接与周边图形装置(peripheral graphicdevices)、CPU等交换数据。为了实现这样的一个多端口存储器装置，多个端口中的任何一个端口必须能提供对所有存储器单元的存取。
大部分的存储器装置(包括RAM)使用并行输入/输出接口。换句话说，经由多个输入/输出接脚(DQ)以并行方式与外部电路交换数据。
上述输入/输出接口为一电性及机械性处理方法，用以在藉由将一不同功能单元连接至一信号线来进行通讯时正确地传送传输/接收信息。上述信号线称为一总线。上述总线包括一数据总线、一控制总线、一接地总线等。总线线的数目依据一接口来改变。
因为一并行输入/输出接口可同时经由几条线来传送几个位数据，所以有绝佳的效率(速率)，然而会增加线的数目。因此，如果距离是长的情况，会增加传送成本。基于此理由，上述并列输入/输出接口广泛地使用于需要快速率的短距离传输中。
一串行输入/输出接口经由一条线来传输/接收数据。因此，相较于上述并行输入/输出接口，虽然上述串行输入/输出接口具有一速率方面的缺点，但是具有硬件及控制简化的优点。然而，相较于上述并行传输方法，上述串行传输方法并非总是缓慢的。
同时，考虑到上述并行输入/输出接口的缺点，不断地企图想将上述并行输入/输出接口改变成为上述串行输入/输出接口。同样地，考虑到与其它串行I/O接口装置的相容性的扩充，需将RAM的接口改变成为上述串行输入/输出接口。上述多端口存储器装置具有多个端口。因此，如果使用上述并行输入/输出接口，垫(pad)及接脚的数目会以正比于端口的数目来增加，结果导致封装困难。因此，上述多端口存储器装置采用上述串行输入/输出接口是比较有利的。
图1描述一256M多端口动态随机存取存储器(256M multi-port DRAM)的架构的一方块图，其被揭露于2003年12月17日由相同申请人所提出的韩国专利申请第2003-92375号中。
参考图1，上述256M多端口动态随机存取存储器包括多个存储器单元及多个行解码器RDEC。上述256M多端口动态随机存取存储器包括多个排组bank0-bank15、一控制方块100、多个端口port0-port7、第一至第四总体数据总线GIO_LU、GIO_RU、GIO_LD、GIO_RD、第一及第二总体数据总线连接方块PR_U及PR_D、多个传送总线TB、多个传送总线连接方块TG、多个总线连接方块TL以及多个数据传送方块QTRX。
在一行方向(图中的右左方向)将多达一预先数目的上述多个排组bank0-bank15配置于一核心区域(core area)的四个分割区(象限)中。
上述控制方块100配置于上述第一/第三象限与上述第二/第四象限之间，用以将上述核心区域分割成两个区。上述控制方块100使用一输入命令、地址等以产生一内部命令信号、一内部地址信号及一控制信号，以及控制上述存储器装置的各个元件。
上述多个端口port0-port7配置在上述各个象限的边缘部分，以及用以与不同目标装置单独通讯。
上述第一至第四总体数据总线GIO_LU、GIO_RU、GIO_LD、GIO_RD在一行方向配置于对应各个象限的每一端口与每一排组之间，以及实施一并行数据传输。
上述第一及第二总体数据总线连接方块PR_U及PR_D设置于两个在行方向彼此相邻的总体数据总线之间，以及用以选择性地连接上述两个总体数据总线。
上述多个传送总线TB在每一排组的列方向(图中的上下方向)来配置，以及用以在上述多个排组内部实施一数据传输。
上述多个传送总线连接方块TG在一列方向配置于两个彼此相邻的排组之间，以及选择性地连接上述两个传送总线TB。
上述多个总线连接方块TL配置于上述象限的每一排组与每一总体数据总线之间(其中上述象限用以容纳上述每一排组)，以及用以在上述对应传送总线TB与上述对应总体数据总线之间实施数据交换。
上述多个数据传送方块QTRX设置于上述象限中的每一端口与每一总体数据总线之间(其中上述象限用以容纳上述每一端口)，以及用以在上述对应端口与上述对应总体数据总线之间实施数据传输/接收。
现将描述上述256M多端口动态随机存取存储器的详细结构。
上述16个排组bank0-bank15的每一排组包括16M动态随机存取存储器单元(8k(行)x2k(列))及上述行解码器RDEC。每一排组包括在一典型动态随机存取存储器核心中所需的核心电路(例如：一位线感测放大器及等化器(equalizer))。上述排组bank0-bank15配置于四个象限中，其每一个包括四个在一行方向上的排组。详而言之，上述排组bank0、bank2、bank4、bank6配置于上述核心区域的第一象限(左上区)中，以及上述排组bank8、bank10、bank12、bank14配置于第二象限(右上区)中。同样地，上述排组bank1、bank3、bank5、bank7配置于第三象限(左下区)中，以及上述排组bank9、bank11、bank13、bank15配置于第四象限(右下区)中。同时，最好将每一行解码器RDEC与在每一排组的一侧的一相邻排组的行解码器RDEC配成一对。将每一页(列)分割成为四个区段，每一区段由512个单元所组成。
上述控制方块100使用以一封包形式传输的命令与地址来产生内部命令信号、内部地址信号及控制信号，以及控制上述存储器装置的各个元件。在此，上述内部命令信号包括一内部启动命令信号(ACT)、一内部非启动命令信号(PCG)、一内部读取命令信号(RD)、一内部写入命令信号(WD)等。上述内部地址信号包括一启动阵列地址(AAA)、一非启动阵列地址(PAA)、一读取阵列地址(RAA)、一写入阵列地址(WAA)、一行地址(RA)、一读取区段地址(RSA)、一写入区段地址(WSA)等。上述控制信号包括一传送门控制信号(TGC)、一管线寄存器旗标信号(PRFG)、一管线寄存器数据驱动信号(DP)、一DRAM核心测试模式旗标信号(DTM)等。
上述多个端口port0-port7配置在上述各个象限的晶粒(die)边缘部分，其每一个都包括两个端口。上述晶粒边缘部分代表一主轴部分，其由上述对应象限的所有排组所共用。详而言之，上述端口port0及port2配置在上述第一象限中，以及上述端口port4及port6配置在上述第二象限中。上述端口port1及port3配置在上述第三象限中，以及上述端口port5及port7配置在上述第四象限中。每一端口支持一串行I/O接口，以及用以与不同目标装置(例如：核心片组、图形核心片等)单独通讯。同时，在上述端口port0-port7配置成用以支持上述串行I/O接口的情况中，上述端口port0-port7的每一端口包括多个对应于数据、地址及命令的垫、一用以缓冲传送至上述垫的传输/接收信号的垫缓冲器(一读取缓冲器、一写入缓冲器)、一用以解码上述所接收的数据的解码器、一用以编码上述所要传送的数据的编码器以及一用以将一接收的串行数据转换成为一并行数据及将一所要传送的并行数据转换成为一串行数据的数据转换器。
上述第一总体数据总线GIO_LU配置于上述第一象限的排组与端口之间，以及上述第二总体数据总线GIO_RU配置于上述第二象限中。上述第三总体数据总线GIO_LD配置于上述第三象限中，以及上述第四总体数据总线GIO_RD配置于上述第四象限中。上述第一至第四总体数据总线GIO_LU、GIO_RU、GIO_LD及GIO_RD为双向数据总线(512-位)，其分别连接至上述对应象限的排组、端口及总体数据总线连接方块PR_U及PR_D。
同时，上述第一及第二总体数据总线GIO_LU及GIO_RU可经由上述第一总体数据总线连接方块PR_U而彼此连接，以及上述第三及第四总体数据总线GIO_LD及GIO_RD可经由上述第二总体数据总线连接方块PR_D而彼此连接。上述第一及第二总体数据总线连接方块PR_U及PR_D包括多个双向管线寄存器，其与上述总体数据总线的线的数目(512)一致。
同样地，上述传送总线TB为区域(local)数据总线，用以连接上述对应排组的位线感测放大器及总线连接方块TL。上述传送总线TB的线的数目相同于对应一区段的单元的数目(例如：512)，以及上述传送总线TB以差动总线(differential bus)来配置。
上述传送总线连接方块TG可以多个MOS晶体管来配置，其中上述MOS晶体管的数目相同于上述传送总线TB的线的数目。因为上述传送总线TB为差动总线，所以一传送总线连接方块TG能以512对MOS电晶体来配置。为了此理由，将上述传送总线连接方块TG称为一传送门(transfer gate)。
同样地，上述总线连接方块TL总共包括16组，每一组为512个传送锁存器。每一传送锁存器具有一读取总线连接电路(DRAM的一I/O感测放大器)以及一写入总线连接电路(DRAM的一写入驱动器)。在此，上述读取总线连接电路包括一用以感测及锁存施加至上述传送总线TB的一读取数据的读取感测放大器以及一用以将上述锁存数据驱动至上述对应排组所属象限的总体数据总线。上述写入总线连接电路包括一用以感测及锁存施加至上述总体数据总线的一写入数据的写入锁存器以及一用以将上述写入数据驱动至上述传送总线TB的写入驱动器。
上述数据传送方块QTRX包括512个用以将施加至一对应端口的写入数据传输至上述总体数据总线的发送器(Tx)以及512个用以接收来自上述总体数据总线所施加的读取数据并将上述读取数据传送至一对应端口的接收器(Rx)。
虽然未显示于图中，但是256M多端口DRAM更包括一电压产生器，一测试逻辑以及各种垫。上述电压产生器设置在上述晶粒的每一边缘部分上以及配置成用以接收一外部电压，以产生一内部电压。上述测试逻辑配置于对应上述第一及第二象限的端口间及对应于上述第三及第四象限的端口间。上述垫包括一配置在上述晶粒的边缘部分上的时钟垫(clockpad)。
从上述控制方块100延伸至上述对应排组的命令线(ACT、PCG、RD、WD)及地址线(AAA<0:1>、PAA<0:1>、RAA<0:1>、RA<0:12>、RSA<0:1>)被提供于上述各个象限中。从上述控制方块100延伸至上述传送总线连接方块TG的传送门控制线(TGC<0:3>)被提供于上述控制方块100的右侧及左侧。
图2描述图1的256M多端口DRAM中的区段及传送总线TB的方块图。
参考图2，如同一般DRAM，上述256M多端口DRAM包括多个存储器单元阵列200及多个位线感测放大器阵列210。有鉴于一存储器单元阵列200，一对传送总线TB<0>及TBb<0>连接至四个位线感测放大器BLSA，其中上述四个位线感测放大器BLSA配置在上述存储器单元阵列200的上下部分中(参考一方框A)。上述四个位线感测放大器BLSA藉由不同区段选择信号SGS<0:3>所控制。上述区段选择信号为一对应于上述一般DRAM的列选择信号(Yi)的信号。在2k列的情况中，如果选择一行及一区段，则同时选择512个单元，以便可完成与上述对应512-位传送总线TB<0:511>的数据交换。
同时，对应于上述第一象限的每一排组的传送总线TB可经由上述传送门TG连接至对应于上述第三象限的每一排组的传送总线TB，其中上述每一排组配置在相同的列轴(将512个传送门TG配置成一组，以及总共提供8组)。换句话说，上述传送门TG配置在对应于设置在相同列轴上的排组(其定义成一阵列)的传送总线TB之间，以及选择性地连接两个传送总线TB。从上述控制方块100产生一用以控制上述传送门TG的控制信号TGC。
现将描述上述256M多端口DRAM的操作。
图3A及3B分别描述图2所示的256M多端口DRAM的一正规读取路径及一正规写入路径。
首先，将描述一从上述排组bank0的一特定区段经由上述端口port0读出512-位数据的操作。
参考图3A，如果以一封包形式经由上述端口port0施加相关于一读取操作的命令及地址，则上述控制方块100针对上述排组bank0产生一内部启动命令信号(ACT)、一启动阵列地址(AAA)以及一行地址(RA)及启动一特定行(字线(WL))。然后，上述控制方块100针对上述排组bank0产生一内部读取命令信号(RD)、一读取阵列地址(RAA)以及一读取区段地址(RSA)。上述位线感测放大器BLSA感测及放大一对应于上述读取区段地址(RSA)的区段的512-位数据，藉此驱动上述传送总线TB及TBb。同时，上述排组bank0的总线连接方块TL感测一施加至上述排组bank0的传送总线TB及TBb的读取数据以及将数据驱动至上述第一总体数据总线GIO_LU。然后，将传送至上述第一总体数据总线GIO_LU的读取数据经由对应于上述端口port0的数据传送方块QTRX的接收器(Rx)储存在上述端口port0的读取缓冲器中。将储存在上述读取缓冲器中的数据转换成为一预定单元的封包以及以串行数据方式传送至连接上述端口port0的目标装置。之后，上述控制方块100产生一内部非启动命令信号(PCG)及一非启动阵列地址(PAA)，以不启动上述对应阵列的行。在此时，上述对应阵列的传送总线连接方块TG变成一关闭(switched-off)状态，以便上述排组bank0的传送总线TB及TBb与设置于上述相同阵列中的排组bank1的传送总线TB及TBb断接。元件符号″BL″及″BLb″代表位线对，一元件符号″T″代表一单元晶体管，以及一元件符号″C″代表一单元电容器。
接下来，将描述一使512-位数据经由上述端口port0写入上述排组bank0的一特定区段的操作。
参考图3B，如果以一封包形式经由上述端口port0施加有关于一写入操作的命令、地址及数据，则上述控制方块100针对上述排组bank0产生一内部启动命令信号(ACT)、一启动阵列信号(AAA)及一行地址(RA)，以及启动一特定行(字线(WL))。然后，上述控制方块100针对上述排组bank0产生一内部写入命令信号(WT)、一写入阵列地址(WAA)以及一写入区段地址(WSA)。在此时，按照控制方块100的计划将储存在上述端口port0的写入缓冲器中的512-位数据写入对应于上述写入区段地址(WSA)的一区段(512个存储器单元)。将在上述端口port0上转换成上述并行数据的数据经由上述数据传送方块QTRX的发送器(Tx)载入上述第一总体数据总线GIO_LU，并且将其经由上述排组bank0的总线连接方块TL驱动至上述排组bank0的传送总线TB及TBb。将载入上述排组bank0的传送总线TB及TBb的数据经由对应于上述写入区段地址(WSA)的位线感测放大器BLSA储存在512个存储器单元中。之后，上述控制方块100产生一内部非启动命令信号(PCG)以及一非启动阵列地址(PAA)，以不启动上述对应阵列的行。
图4A及4B分别描述图2的256M多端口DRAM的一交叉读取路径(cross read path)及一交叉写入路径(cross write path)。
首先，将描述一从上述排组bank0的一特定区段经由上述端口port1读取512-位数据的操作。
参考图4A，所有操作相似于上述正规读取操作。不同之处在于：上述对应阵列的传送总线连接方块TG处于打开(switched-on)状态，以便在相同阵列中上述排组bank0的传送总线TB及TBb连接至上述排组bank1的传送总线TB及TBb。
同时，将位于上述排组bank1的传送总线TB及TBb的数据依序经由上述排组bank1的总线传送方块TL、上述第三总体数据总线GIO_LD、上述端口port1的数据传送方块QTRX及上述端口port1传送至上述目标装置。
接下来，将描述一将512-位数据经由上述端口port1写入上述排组bank0的一特定区段的操作。
参考图4B，所有操作相似于上述正规写入操作。不同之处在于：上述对应阵列的传送总线连接方块TG处于一打开状态，以便在相同阵列中上述排组bank0的传送总线TB及TBb连接至上述排组bank1的传送总线TB及TBb。在此情况中，将施加至上述端口port1的数据依序经由上述端口port1的总线传送方块QTRX、上述第三总体数据总线GIO_LD及上述排组bank1的总线连接方块TL载入至上述排组bank0的传送总线TB及TBb。下面程序相同于上述正规写入操作。
同时，在需要在上述第一总体数据总线GIO_LU及上述第二总体数据总线GIO_RU间交换数据的情况中，上述两个总体数据总线经由上述第一总体数据总线连接方块PR_U来连接。在需要在上述第三总体数据总线GIO_LD及上述第四总体数据总线GIO_RD间交换数据的情况中，上述两个总体数据总线线经由上述第二总体数据总线连接方块PR_D来连接。
因为上述所提出的256M多端口DRAM可在所有端口port0-port7上存取所有区段以及亦可经由多个端口来提供一单独存取，所以可在一范围内有多个存取，其中在上述范围中不会重叠使用上述总体数据总线。同样地，由于上述256M多端口DRAM可在上述核心区域的各个象限中经由上述新架构的应用以并行方式来处理512-位数据，以及在上述多个端口上以串行方式来输入/输出数据。因此，使一布置区域的增加为最小化，使封装简单化，以及大大地增加带宽，而不会在数据总线的数据线间造成偏斜。
图5描述图1所示的256M多端口DRAM的一命令及数据传输结构的方块图。
参考图5，上述控制方块产生上述DRAM用的所有命令信号及控制上述DRAM的操作。换句话说，上述控制方块为一种DRAM控制器，可这样说：上述所提出的多端口DRAM在上述核心片中具有上述DRAM控制器。
如上所述，如同一通讯接口，上述端口支持上述串行输入/输出接口及藉由一串行封包单元来处理输入/输出。上述单元封包包括数据、地址及命令。将一从设置在上述端口中的一封包解译器(packet interpreter)所提取的命令传送至上述控制方块，以及上述控制方块产生一命令信号、一地址信号及一控制信号，其中上述信号是用以执行一对应命令所需的。
连接至上述端口的传输垫TX-及TX+为用以输出数据的端口，以及接收垫RX-及RX+为用以输入数据、地址及命令的端口。换句话说，上述数据输入/输出垫彼此分离，以及输入/输出以一对差分对来配置，以便具有一高速度操作的优点。同时，除了上述传输垫TX-及TX+以及上述接收垫RX-及RX+之外，提供时钟垫CLK-及CLK+，以供应一上述核心片内部所使用的时钟。同样地，提供一Test_en垫、一CS_L垫、一MDIO垫及一MDCK垫，以便可切换上述核心片的操作模式。
如上所述，上述封包解译器将上述命令传送至上述控制方块。上述端口上所处理的数据经由上述数据传送方块QTRX施加至上述总体数据总线GIO，及通过上述总线连接方块TL，然后经由一传送总线TB传送至一单元矩阵。
同时，上述控制方块接收一端口命令port_cmd及产生一DRAM命令dram_cmd、一地址及一控制信号。上述DRAM命令dram_cmd经由一输入缓冲器施加至上述排组的内部。上述输入缓冲器为一种电平移位器(levelshifter)及用以实施一缓冲操作。
图6为图1所示的256M多端口DRAM的方块图。
参考图6，上述256M多端口DRAM包括在上述控制方块周围的4个象限Quarter_lu、Quarter_ru、Quarter_ld及Quarter_rd。一个象限独立操作，就像一个DRAM。如上所述，可经由上述传送总线连接方块TG及上述总体数据总线连接方块PR_U及PR_D来存取所有单元，而无论设置有上述端口的象限的位置为何。
因为上述传统DRAM使用上述并行接口，所以可使用每一垫的固有功能来实施上述测试。然而，因为上述多端口DRAM必须藉由确定以上述串行模式所输入的数据来测试DRAM，所以现有测试方法无法应用于上述多端口DRAM中。
发明内容
因此，本发明的一目的在于提供一种具有一串行输入/输出接口的多端口存储器装置，其能经由有限的外部接脚提供操作测试，而不会与内部命令/地址产生路径有任何冲突。
在本发明的一观点中，提供一种多端口存储器装置，其包括多个用以支持一串行输入/输出接口的端口，上述多个端口中的每一个包括多个传输垫及接收垫，上述多端口存储器装置包括：一存储器核心；一控制装置，使用以一封包形式输入至上述多个端口的命令及地址，以产生对应于上述命令及上述存储器核心的操作所需的一内部命令信号、一内部地址及一控制信号；以及一模式选择装置，用以组合施加至多个模式选择垫的信号及产生一测试模式旗标信号，其中在一测试模式中分配至上述传输垫及接收垫的输入/输出数据回应测试模式旗标信号经由上述端口与上述存储器核心交换，以及在上述测试模式中分配至上述传输垫及接收垫的上述命令、地址及控制信号在上述控制装置被旁路并提供至上述存储器核心。
最好，上述多端口存储器装置更包括：一入口输入垫，分配有一MRS命令，用以在上述测试模式中提供一可靠性测试；以及一测试逻辑，用以针对上述存储器核心提供多个测试模式，以回应施加至上述入口输入垫的MRS命令及在上述控制装置被旁路的地址。
最好，上述多端口存储器装置更包括一总和逻辑，用以在上述测试模式中总和在上述控制装置被旁路的命令及地址，以回应上述测试模式旗标信号，以便检查旁路稳定性(bypass stability)。
最好，上述多端口存储器装置更包括一晶圆测试垫，用以将上述总和逻辑的输出输出至外部。
最好，上述控制装置在使上述测试模式中分配至上述传输垫及接收垫的命令、地址及控制信号旁路的过程期间实施一缓冲操作，及提供上述缓冲信号，以作为至上述存储器核心的一内部命令信号、一内部地址信号及一内部控制信号，其中不会在同一时间使用上述内部地址信号及内部控制信号。
附图说明
从下面较佳实施例的说明并配合所附图式可更了解本发明的上述及其它目的以及特征。
图1描述韩国专利申请第2003-92375号所揭露的一256M多端口DRAM的架构；
图2描述在图1的256M多端口DRAM中一区段及一传送总线TB的方块图；
图3A描述图2所述的256M多端口DRAM的一正规读取路径；
图3B描述图2所述的256M多端口DRAM的一正规写入路径；
图4A描述图2所述的256M多端口DRAM的一交叉读取路径；
图4B描述图2所述的256M多端口DRAM的一交叉写入路径；
图5为描述图1所示的256M多端口DRAM的命令及数据传输结构的方块图；
图6为图1所示的256M多端口DRAM的方块图；
图7描述提供至图1所示的256M多端口DRAM的一存储器核心的所有信号；
图8为依据本发明在具有一串行输入/输出接口的多端口DRAM的测试模式中一命令传输结构的概念图；
图9描述依据本发明一实施例上述256M多端口DRAM的一测试模式用的接脚配置；
图10描述图9的一MRS垫及一AOC垫的连接状态的方块图；
图11为在使用一MRS命令以产生一DFT旗标信号时的情况的时序图；以及
图12为图10所示的一AOC总和逻辑的电路图。
具体实施方式
以下，将配合所附图式来详细说明本发明。
图7描述提供至图1所示的256M多端口DRAM的一存储器核心的所有信号；
参考图7，将64-位数据遮罩信号(64-bit data mask signals)DM_m<0:63>及512-位写入数据WDATAm<0:511>从一端口缓冲器提供至一存储器核心电路。
一控制方块产生内部命令信号、内部地址信号、控制信号及一内部时钟信号iCLK。在此，上述内部命令信号包括一内部启动命令信号ACT、一内部非启动命令信号PCG、一内部读取命令信号RD、一内部写入命令信号WD等。上述内部地址信号包括一启动阵列地址AAA、一非启动阵列地址PAA、一读取阵列地址RAA、一写入阵列地址WAA、一行地址RA、一读取区段地址RSA、一写入区段地址WSA等。上述控制信号包括一传送门控制信号TGC、一端口/管线寄存器旗标信号PRFG、一端口/管线寄存器数据驱动信号DP、一DRAM核心测试模式旗标信号DTM等。
为了测试上述具有串行输入/输出接口的多端口DRAM，必须在以上述控制方块供应上述DRAM所需的地址及命令的情况来提供一相对于4个象限经由外部限制接脚(external limited pins)供应大约40条线的命令及地址的方法。
图8为依据本发明在具有串行输入/输出接口的多端口DRAM的测试模式中一命令传输结构的概念图。
参考图8，一模式选择器组合施加至上述Test_en垫、CS_L垫及MDIO垫的信号及决定上述DRAM的操作模式。在上述测试模式中，上述模式选择器产生上述DRAM核心测试模式旗标信号DTM。上述DRAM核心测试模式旗标信号DTM为一在上述测试模式中会被启动至逻辑高电平的信号。
上述DRAM核心测试模式旗标信号DTM被为施加至上述端口及旁路上述端口(上述端口连接至上述外部接脚TX+、TX-、RX+及RX-)的内部的一条路径，以便将经由上述外部接脚所施加的信号载入上述端口命令(port_cmd)线。而且，上述DRAM核心测试模式旗标信号DTM被施加至上述控制方块，以及载入上述端口命令(port_cmd)线的信号被选择性地在上述控制方块旁路并输出以作为上述DRAM命令dram_cmd。
在此一旁路过程中，可将施加至上述传输/接收垫TX+、TX-、RX+及RX-的信号提供至上述存储器核心，以作为上述DRAM命令dram_cmd。同样地，上述端口及控制方块实施对上述所施加的信号的缓冲，而并未实施一正常模式的基本操作。
由于此概念的引入，因而准备藉由控制接脚输入以测试DRAM的基础。因为上述串行输入/输出接口的特性而使其具有上述限制数目的垫，所以必须有效地配置上述接脚，以便使用少数接脚来实施许多操作。
图9描述依据本发明一实施例针对上述256M多端口DRAM的一测试模式的接脚配置。
参考图9，在每一象限中配置两个端口，以及每一端口包括4个传输/接收垫TX+、TX-、RX+及RX-。依据本发明，在上述测试模式中，每一象限包括一数据输入/输出垫及一数据遮罩信号输入垫。上述剩余垫被分配作为用以选择DRAM单元的地址垫A0-A16、命令垫WT、RD、ACT及PCG及控制信号垫TGC、ALLQ及ALLB，而无关于上述象限的区分。
同时，依据本发明的256M多端口DRAM更包括一DFT逻辑，其设置于每一象限的控制方块及上述排组之间。上述DFT逻辑接收在上述控制方块被旁路的地址及产生一旗标信号D，以便能有可靠性测试及产品老化测试(burn-in test)。
在此，″A″代表一在上述端口被旁路的命令/地址，″B″代表一在上述控制方块配旁路的命令/地址，以及″C″代表一在上述控制方块被旁路的地址。
如上所述，除上述端口以外，提供模式决定垫(例如：时钟垫CLK-及CLK+、一TEST_en垫、一CS_L垫、一MDIO垫一MDCK垫)。在上述测试模式中，将相同于上述正常模式中信号的信号施加至这些垫上。然而，与上述测试模式无关的MDCK用以作为一MRS，其为一入口输入垫，用以提供在上述测试模式中的可靠性测试。
同时，针对一晶圆测试垫(而非一封装垫)使用一AOC垫。上述AOC垫为被加入的用以检查是否产生在上述端口及控制方块被旁路的外部接脚输入(C、命令及地址)作为上述控制方块的输出的垫。
现将详细描述在上述测试模式中上述控制方块的旁路方法。
例如：如果在上述测试模式中将上述启动命令ACT施加至上述垫，则上述控制方块缓冲上述启动命令ACT及产生4个DRAM命令ACT_lu、ACT_1d、ACT_ru、ACT_rd，其分别对应于各个象限。依据上述命令，输出上述地址A<1:0>，以作为上述读取区段地址RSA<1:0>、上述写入区段地址WSA<1:0>及上述行地址RA<1:0>。因为依据上述各个命令不会同时使用这些信号，所以可共用上述多个垫。在此方式中，可克服接脚受限制的情况。
同样地，施加至上述垫的写入命令WT在上述测试模式中以上述控制方块来缓冲及产生用以作为上述写入区段地址致能信号WSAE及上述端口/管线寄存器驱动控制信号DP<0>。施加至上述垫的ALLB信号及ALLQ信号在上述测试模式中以上述控制方块来缓冲及输出用以作为上述端口/管线寄存器驱动控制信号DP<2>及DP<1>。此外，施加至上述垫的读取命令RD在上述测试模式中以上述控制方块来缓冲及输出用以作为上述读取区段地址致能信号RSAE及上述端口/管线寄存器旗标信号PRFG<0>。在上述测试模式中，上述地址A<16:15>输出用以作为上述端口/管线寄存器旗标信号PRFG<2:1>。
图10描述图9的MRS垫及AOC垫的连接状态的方块图。
参考图10，上述MRS命令输入至每一象限的DFT逻辑及产生上述DRAM测试用的各种旗标信号及在上述控制方块被旁路的地址。
虽然未显示于图9，但是依据本发明一实施例上述多端口DRAM更包括一AOC总和逻辑，用以检查上述旁路稳定性。上述AOC总和逻辑将在上述控制方块被旁路的命令及地址加总，以回应上述DRAM核心测试模式旗标信号DTM。将上述AOC总和逻辑的输出传送至一AOC垫，以便可在外部检查一内部旁路状态。
图11为在使用上述MRS命令以产生上述DFT旗标信号时的情况的时序图。
在图11中，使用上述MRS命令、上述地址A0-A6及在上述控制方块被旁路的地址A7-A10来决定测试项。
图12为图10所示的一AOC总和逻辑的电路图。
参考图12，上述AOC总和逻辑包括：一NAND门ND1，配置用以接收上述启动命令ACT及上述DRAM核心测试模式旗标信号DTM；一NAND门ND2，配置用以接收上述非启动命令PCG及上述DRAM核心测试模式旗标信号DTM；一NAND门ND3，配置用以接收上述读取命令RD及上述DRAM核心测试模式旗标信号DTM；一NAND门ND4，配置用以接收上述写入命令WT及上述DRAM核心测试模式旗标信号DTM；一NAND门ND5，配置用以接收上述NAND门ND1及ND2的输出；一NAND门ND6，配置用以接收上述NAND门ND3及ND4的输出；一NOR门NOR，配置用以接收上述NAND门ND5及ND6的输出；一反向器INV1，配置用以接收上述NOR门NOR的输出；一反向器INV2，配置用以接收上述反向器INV1的输出；以及一反向器INV3，配置用以接收上述反向器INV2的输出及输出上述AOC信号。
在此，当启动上述启动命令ACT、上述非启动命令PCG、上述读取命令RD及上述写入命令WT中之一时，启动上述AOC信号。
在上述实施例中，端口的数目及排组的数目可依据上述存储器装置的容量来改变。
依据本发明，上述支持串行输入/输出接口的多端口存储器装置可克服上述受限接脚的限制，以便可确保上述支持串行输入/输出接口的多端口存储器装置的可靠性。
本专利申请包含有关于2004年5月6日在韩国专利局所提出的韩国专利申请第2004-31980号，在此以提及方式并入上述专利申请的整个内容。
虽然以特定实施例来描述本发明，但是本领域的技术人员可明显了解到，在不脱离所附权利要求所界定的本发明的精神及范围内，可做各种变化及修饰。
主要元件符号说明
100…控制方块
200…存储器单元阵列
210…位线感测放大器阵列
A0-A16…地址垫
AAA…启动阵列地址
ACT…内部启动命令信号
ALLB…控制信号垫
ALLQ…控制信号垫
AOC…垫
bank0-bank15…排组
BL，BLb…位线对
BLSA…位线感测放大器
C…单元电容器
CLK+，CLK-…时钟垫
CS_L…垫
DMm 64-…位数据遮罩信号
DP…端口/管线寄存器数据驱动信号
DQ…输入/输出接脚
dram_cmd…DRAM命令
DTM DRAM…核心测试模式旗标信号
GIO_LD…总体数据总线
GIO_LU…总体数据总线
GIO_RD…总体数据总线
GIO_RU…总体数据总线
iCLK…内部时钟信号
INV1-INV3…反向器
MDCK…垫
MDIO…垫
MRS…命令
ND1-ND6…NAND门
NOR…NOR门
PAA…非启动阵列地址
Pads…垫
PCG…内部非启动命令信
Port0-port7…端口
port_cmd…端口命令
PRFG…管线寄存器旗标信号
PR_D…第二总体数据总线连接方块
PR_U…第一总体数据总线连接方块
QTRX…数据传送方块
Quarter_ld…象限
Quarter_lu…象限
Quarter_rd…象限
Quarter_ru…象限
RA…行地址
RD…内部读取命令信号
RDEC…行解码器
RSA…读取区段地址
RX+，RX-…接收垫
SGS…区段选择信号
T…单元晶体管
TB…传送总线
TBb…传送总线
Test_en…垫
TG…传送总线连接方块
TGC…传送门控制信号
TL…总线连接方块
TX+，TX-…传输垫
WAA…写入阵列地址
WDATAm 512-…位写入数据
WL…字线
WSA…写入区段地址
WT…内部写入命令信号。

Claims (5)

1.一种多端口存储器装置，包括多个支持一串行输入/输出接口的端口，该多个端口中的每一个包括多个传输垫及接收垫，该多端口存储器装置包括：
存储器核心；
控制装置，使用以一封包形式输入至该多个端口的命令及地址，以产生对应于命令及该存储器核心的操作所需的一内部命令信号、一内部地址及一控制信号；以及
模式选择装置，用以组合施加至多个模式选择垫的信号及产生一测试模式旗标信号，
其中在一测试模式中分配至该传输垫及该接收垫以回应该测试模式旗标信号的输入/输出数据经由端口与该存储器核心交换，以及在上述测试模式中分配至该传输垫及该接收垫的命令、地址及控制信号在该控制装置被旁路并提供至该存储器核心。
2.如权利要求1所述的多端口存储器装置，更包括：
入口输入垫，分配至一MRS命令，用以在该测试模式中提供一可靠性测试；以及
测试逻辑，用以针对该存储器核心提供多个测试模式，以回应施加至该入口输入垫的MRS命令及在该控制装置被旁路的地址。
3.如权利要求1所述的多端口存储器装置，更包括一总和逻辑，用以将在该测试模式中被该控制装置旁路的命令及地址加总，以回应该测试模式旗标信号，以便检查一旁路稳定性。
4.如权利要求3所述的多端口存储器装置，更包括一晶圆测试垫，用以将该总和逻辑的输出输出至外部。
5.如权利要求1所述的多端口存储器装置，其中该控制装置在该测试模式中分配至该传输垫及接收垫的命令、地址及控制信号旁路的期间实施一缓冲操作，及提供经缓冲的信号至该存储器核心，以作为一内部命令信号、一内部地址信号及一内部控制信号，其中不会同时使用该内部命令信号、该内部地址信号及该内部控制信号。
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