JP2002108695A - マルチポートメモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な構成で複雑な調停手段をもたずに、多
くのポート数を確保する。 【解決手段】 シーケンス動作の１周期内における系統
毎のＤＲＡＭ４へのアクセスタイミングおよびアクセス
順は、固定であるとし、シリアル−パラレル変換回路１
ａ，１ｂは書き込み要求タイミングに同期してシリアル
−パラレル変換を行い、ライトバッファ２ａ，２ｂは、
シーケンスに同期してシリアル−パラレル変換回路１
ａ，１ｂの出力信号を一時記憶し、リードバッファ５
ａ，５ｂはシーケンスに同期してＤＲＡＭ４から読み出
されたデータを一時記憶し、パラレル−シリアル変換回
路６ａ，６ｂはパラレルデータをシリアルデータに変換
し、遅延調整回路７ａ，７ｂは、読み出し要求タイミン
グに合致するようにデータを遅延する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばビデオカメ
ラ等に用いられ、ディジタル信号を記憶させるＤＲＡＭ
等のメモリ装置に関するものである。特に、画像データ
など連続するシリアルデータの複数系統の同時書き込
み、もしくは同時読み出しが可能なマルチポートメモリ
装置に関するものである。

【０００２】

【従来の技術】ビデオカメラなどで用いられている画像
メモリとしては、一般にＶＲＡＭと呼ばれるデュアルポ
ートメモリや、フィールドメモリと呼ばれるＦＩＦＯ構
造のメモリがある。

【０００３】

【発明が解決しようとする課題】しかし、高機能化、高
画質化などを実現するためには、それらの画像メモリで
は、同時アクセス可能なポート数が限られているため、
用途によって必要なポート数を確保できないという問題
がある。

【０００４】この解決策としては、使用する画像メモリ
の数を増やす方法や、画像メモリの動作周波数をデータ
の同期周波数の２倍等に高くして、データの書き込み・
読み出し部分でレート変換することによりメモリアクセ
スを高速化して、見かけ上の同時アクセス可能な系統数
を増やす方法などが考えられる。

【０００５】しかしながら、前者の方法では大型化して
しまい、後者の方法は消費電力が増大してしまうなどの
問題がある。

【０００６】また、３ポート以上のポートを備える画像
メモリは、汎用性を高めるため、各ポートと画像メモリ
の各々の動作クロックを独立に取り扱える反面、ポート
間のメモリへのアクセスの調停手段が複雑になり、ポー
ト数を増やすことが困難であった。

【０００７】本発明は上記課題を解決し、シングルポー
トメモリを使って簡単な構成で複雑な調停手段をもたず
に、従来より多くのポート数を確保することができるマ
ルチポートメモリ装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１記載のマルチポートメモリ装置
は、入力系統別にシリアルデータを所定のデータ数毎に
シリアル−パラレル変換する複数のシリアル−パラレル
変換手段と、複数のシリアル−パラレル変換手段の出力
を一時記憶するライトバッファと、ライトバッファの出
力の一部を選択して出力するライトデータ選択出力手段
と、ライトデータ選択出力手段の出力が書き込まれるメ
モリと、メモリから読み出されたデータを一時記憶する
リードバッファと、リードバッファの出力を出力系統別
にパラレル−シリアル変換する１または複数のパラレル
−シリアル変換手段と、１または複数のパラレル−シリ
アル変換手段の出力を遅延する１または複数の遅延調整
手段と、メモリの書き込み・読み出しおよびアドレス制
御を行うメモリ制御手段と、ライトバッファ、ライトデ
ータ選択出力手段、リードバッファ、メモリ制御手段の
各々の動作の制御シーケンスを発生するシーケンス発生
手段とを備えている。

【０００９】そして、シーケンス発生手段で発生する制
御シーケンスは所定の周期を有し、制御シーケンスの１
周期内における入出力系統毎のメモリへのアクセスタイ
ミングおよびアクセス順は固定であるとしている。

【００１０】また、シリアル−パラレル変換手段は外部
からの書き込み要求タイミングに同期してシリアル−パ
ラレル変換を行う。

【００１１】ライトバッファはシーケンス発生手段の出
力する制御シーケンスに同期してシリアル−パラレル変
換手段の出力を一時記憶する。

【００１２】リードバッファはシーケンス発生手段の出
力する制御シーケンスに同期してメモリから読み出され
たデータを一時記憶する。

【００１３】遅延調整手段は外部からの読み出し要求タ
イミングと制御シーケンスの位相の差に基いてパラレル
−シリアル変換手段の出力を外部からの読み出し要求タ
イミングと合致するように遅延する。

【００１４】この構成によれば、シーケンス発生手段に
よってメモリへの入出力系統の各ポートのメモリへのア
クセスタイミングの順序を周期的に固定し、入力系統の
書き込みデータはこのアクセスタイミングに同期するよ
うライトバッファで一時記憶保持し、出力系統の読み出
しデータは固定されたアクセスタイミングで読み出した
後遅延調整手段で読み出し要求タイミングに合致するよ
うに遅延させることで、従来のようなポート間のメモリ
へのアクセスの調停を必要とせず、簡単にポート数を増
やし、多くの入出力ポートを得ることができる。

【００１５】また、本発明の請求項２記載のマルチポー
トメモリ装置は、請求項１記載のマルチポートメモリ装
置において、遅延調整手段は、出力系統のアクセスタイ
ミングのずれに相当する遅延量を、出力系統別に異なる
一定の遅延量として含んで遅延することを特徴とする。

【００１６】この構成によれば、出力系統のアクセスタ
イミングのずれを遅延調整手段で補正することができ、
読み出しタイミングの制御を容易に実施することができ
る。

【００１７】また、本発明の請求項３記載のマルチポー
トメモリ装置は、請求項１または２記載のマルチポート
メモリ装置において、メモリは、行アドレスと列アドレ
スを有し、行アドレスに対して連続した列アドレスの書
き込みおよび読み出しが可能なページ動作を行うもので
あるとし、制御シーケンス内の１ポートがメモリにアク
セスするためのページ長をＰ、シリアルデータのビット
幅をＳビット、メモリの最大ページ長を２のＣ乗、メモ
リのアクセスデータ幅をＡビットとすると、シーケンス
発生手段の周期Ｗクロックは、シリアルデータのビット
幅Ｓビット、メモリのアクセスデータ幅Ａビットおよび
ページ長Ｐに対して Ｗ＝（Ａ／Ｓ）×Ｐ の関係とし、かつＣおよびＰの値が２のべき乗となるよ
うシーケンス発生手段およびメモリが構成されることを
特徴とする。

【００１８】この構成によれば、メモリのアドレスを計
算する場合に端数が出ないので、メモリのアドレス制御
を簡単な構成で実現することができる。

【００１９】また、本発明の請求項４記載のマルチポー
トメモリ装置は、請求項３記載のマルチポートメモリ装
置において、ポート数をＮポート、１ポートあたりに必
要なアクセス時間をｎクロックとすると、シーケンス発
生手段の周期Ｗクロックは、ポート数およびアクセス時
間に対して、 Ｗ≧ｎ×Ｎ を満たす最小値をとるように、シーケンス発生手段の周
期Ｗクロックとポート数とアクセス時間の積とが設定さ
れることを特徴とする。

【００２０】この構成によれば、各構成要素の回路規模
を必要ポート数に応じて最適化することができ、必要以
上の回路規模増加を抑えることができる。

【００２１】また、本発明の請求項５記載のマルチポー
トメモリ装置は、シリアルデータを所定のデータ数毎に
シリアル−パラレル変換するシリアル−パラレル変換手
段と、シリアル−パラレル変換手段の出力を一時記憶す
るライトバッファと、ライトバッファの出力が書き込ま
れるメモリと、メモリから読み出されたデータを一時記
憶するリードバッファと、リードバッファの出力を出力
系統別にパラレル−シリアル変換する１または複数のパ
ラレル−シリアル変換手段と、１または複数のパラレル
−シリアル変換手段の出力を遅延する１または複数の遅
延調整手段と、メモリの書き込み・読み出しおよびアド
レス制御を行うメモリ制御手段と、ライトバッファ、リ
ードバッファ、メモリ制御手段の各々の動作の制御シー
ケンスを発生するシーケンス発生手段とを備えている。

【００２２】そして、シーケンス発生手段で発生する制
御シーケンスは所定の周期を有し、制御シーケンスの１
周期内における入出力系統毎のメモリへのアクセスタイ
ミングおよびアクセス順は固定であるとしている。

【００２３】また、シリアル−パラレル変換手段は外部
からの書き込み要求タイミングに同期してシリアル−パ
ラレル変換を行う。

【００２４】また、ライトバッファはシーケンス発生手
段の出力する制御シーケンスに同期してシリアル−パラ
レル変換手段の出力を一時記憶する。

【００２５】リードバッファはシーケンス発生手段の出
力する制御シーケンスに同期してメモリから読み出され
たデータを一時記憶する。

【００２６】遅延調整手段は外部からの読み出し要求タ
イミングと制御シーケンスの位相の差に基いてパラレル
−シリアル変換手段の出力を外部からの読み出し要求タ
イミングと合致するように遅延する。

【００２７】この構成によれば、シーケンス発生手段に
よってメモリへの入出力系統の各ポートのメモリへのア
クセスタイミングの順序を周期的に固定し、入力系統の
書き込みデータはこのアクセスタイミングに同期するよ
うライトバッファで一時記憶保持し、出力系統の読み出
しデータは固定されたアクセスタイミングで読み出した
後遅延調整手段で読み出し要求タイミングに合致するよ
うに遅延させることで、従来のようなポート間のメモリ
へのアクセスの調停を必要とせず、簡単にポート数を増
やし、多くの入出力ポートを得ることができる。

【００２８】また、本発明の請求項６記載のマルチポー
トメモリ装置は、請求項５記載のマルチポートメモリ装
置において、遅延調整手段は、出力系統のアクセスタイ
ミングのずれに相当する遅延量を、出力系統別に異なる
一定の遅延量として含んで遅延することを特徴とする。

【００２９】この構成によれば、出力系統のアクセスタ
イミングのずれを遅延調整手段で補正することができ、
読み出しタイミングの制御を容易に実施することができ
る。

【００３０】また、本発明の請求項７記載のマルチポー
トメモリ装置は、請求項５または６記載のマルチポート
メモリ装置において、メモリは、行アドレスと列アドレ
スを有し、行アドレスに対して連続した列アドレスの書
き込みおよび読み出しが可能なページ動作を行うもので
あるとし、制御シーケンス内の１ポートがメモリにアク
セスするためのページ長をＰ、シリアルデータのビット
幅をＳビット、メモリの最大ページ長を２のＣ乗、メモ
リのアクセスデータ幅をＡビットとすると、シーケンス
発生手段の周期Ｗクロックは、シリアルデータのビット
幅Ｓビット、メモリのアクセスデータ幅Ａビットおよび
ページ長Ｐに対して Ｗ＝（Ａ／Ｓ）×Ｐ の関係とし、かつＣおよびＰの値が２のべき乗となるよ
うシーケンス発生手段およびメモリが構成されることを
特徴とする。

【００３１】この構成によれば、メモリのアドレスを計
算する場合に端数が出ないので、メモリのアドレス制御
を簡単な構成で実現することができる。

【００３２】また、本発明の請求項８記載のマルチポー
トメモリ装置は、請求項７記載のマルチポートメモリ装
置において、ポート数をＮポート、１ポートあたりに必
要なアクセス時間をｎクロックとすると、シーケンス発
生手段の周期Ｗクロックは、ポート数およびアクセス時
間に対して、 Ｗ≧ｎ×Ｎ を満たす最小値をとるように、シーケンス発生手段の周
期Ｗクロックとポート数とアクセス時間の積とが設定さ
れることを特徴とする。

【００３３】この構成によれば、各構成要素の回路規模
を必要ポート数に応じて最適化することができ、必要以
上の回路規模増加を抑えることができる。

【００３４】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。

【００３５】図１は本発明のマルチポートメモリ装置の
実施の形態（請求項１〜４に対応）の全体の構成を示す
ブロック図である。図２から図６までの各図は図１のマ
ルチポートメモリ装置の要部の具体的な構成を示すブロ
ック図である。

【００３６】まず、図１から図６までの各図に基づい
て、本発明の実施の形態におけるマルチポートメモリ装
置の構成を説明する。

【００３７】図１では、例として、入出力ポート数４ポ
ート、具体的には入力２ポート（ＷＡポート，ＷＢポー
ト）、出力２ポート（ＲＡポート，ＲＢポート）の４ポ
ートのマルチポートメモリ装置を示している。このマル
チポートメモリ装置は、シリアル−パラレル変換を行う
シリアル−パラレル変換手段としてのシリアル−パラレ
ル変換回路１ａ，１ｂと、データを一時記憶するライト
バッファ２ａ，２ｂと、ライトデータ選択出力手段とし
てのセレクタ３ａ，３ｂ，３ｃと、メモリとしてのＤＲ
ＡＭ４と、データを一時記憶するリードバッファ５ａ，
５ｂと、パラレル−シリアル変換を行うパラレル−シリ
アル変換手段としてのパラレル−シリアル変換回路６
ａ，６ｂと、遅延調整手段としての遅延調整回路７ａ，
７ｂと、メモリ制御手段としてのＤＲＡＭコントローラ
８と、シーケンス発生手段としてのシーケンス発生回路
９とから構成されている。このマルチポートメモリ装置
は、例えばマイクロプロセッサと同じ回路基板上に混載
されるものであり、そのデータのビット幅は、１２８〜
２５６ビット程度と単体のメモリに比べて大きいもので
ある。

【００３８】図２から図６までの各図は、図１中のシリ
アル−パラレル変換回路１ａ、ライトバッファ２ａ、リ
ードバッファ５ａ、パラレル−シリアル変換回路６ａ、
遅延調整回路７ａのさらに詳細な構成例を示したブロッ
ク図である。

【００３９】ここで、入力データＷＳＤＡ，ＷＳＤＢは
例えばデータ幅１２ビットでクロックＷＣＫに同期した
時系列データとしており、また、ＤＲＡＭ４のアクセス
データ幅は例えば１２０ビットであるとしている。な
お、これらのビット幅に限定されるものではない。

【００４０】シリアル−パラレル変換回路１ａは、図２
に示すように、４０段のシフトレジスタ１０と、外部信
号ＷＳＴＲＢＡを制御信号としてロード、ホールド動作
を行うレジスタ１１とから構成されている。これらは、
クロックＷＣＫに従って動作する。そして、この構成に
よって、１２ビットの４０個のシリアルの入力データＷ
ＳＤＡが４８０ビットの出力データＷＰＤＡに変換され
て出力され、ライトバッファ２ａへ入力される。

【００４１】シリアル−パラレル変換回路１ｂは、シリ
アル−パラレル変換回路１ａと同様の構成であり、外部
信号ＷＳＴＲＢＢを制御信号とし、１２ビットの入力デ
ータＷＳＤＢに対して、４８０ビットの出力データＷＰ
ＤＢを出力する。この出力データＷＰＤＢはライトバッ
ファ２ｂへ送られる。

【００４２】ライトバッファ２ａは、図３に示すよう
に、シーケンス発生回路９からの制御信号であるポート
基準信号ＷＡＣＴＡによりロード、ホールド制御される
４８０ビットのレジスタ１２で構成されており、ＤＲＡ
Ｍ４の動作クロックＤＣＫに同期して動作する。レジス
タ１２は、図では４個の１２０ビットのレジスタ１２
ａ，１２ｂ，１２ｃ，１２ｄで構成され、それぞれ１２
０ビット分ずつ保持され、それぞれ１２０ビットの出力
データＷＤＤＡ０〜ＷＤＤＡ３として出力され、セレク
タ３ａへ送られる。

【００４３】ライトバッファ２ｂは、ライトバッファ２
ａと同様の構成であり、シーケンス発生回路９からの制
御信号であるポート基準信号ＷＡＣＴＢによりロード、
ホールド制御され、ＤＲＡＭ４の動作クロックＤＣＫに
同期して動作して、４個の１２０ビットの出力データＷ
ＤＤＢ０〜ＷＤＤＢ３として出力され、セレクタ３ｂへ
送られる。

【００４４】セレクタ３ａは、ライトバッファ２ａの出
力データＷＤＤＡ０〜ＷＤＤＡ３をシーケンス発生回路
９からの書き込みデータ選択信号ＷＤＳＥＬに従って出
力データＷＤＤＡとして選択的に出力する。

【００４５】セレクタ３ｂは、ライトバッファ２ｂの出
力データＷＤＤＢ０〜ＷＤＤＢ３をシーケンス発生回路
９からの書き込みデータ選択信号ＷＤＳＥＬに従って出
力データＷＤＤＢとして選択的に出力する。

【００４６】セレクタ３ｃは、セレクタ３ａの出力デー
タＷＤＤＡとセレクタ３ｂの出力データＷＤＤＢとをシ
ーケンス発生回路９からの書き込みデータ選択信号ＷＰ
ＳＥＬに従って１２０ビットの出力データＷＤＤとして
選択的に出力し、ＤＲＡＭ４へ送る。

【００４７】ＤＲＡＭ４は、ＤＲＡＭコントローラ８か
らのＲＡＳ（ローアドレスストローブ）制御信号ＮＲＡ
Ｓ，ＣＡＳ（カラムアドレスストローブ）制御信号ＮＣ
ＡＳ，メモリ番地を指定する列アドレスＣＡＤ，行アド
レスＲＡＤ，書き込み読み出し許可状態を示すＷＥ（ラ
イトイネーブル）制御信号ＮＷＥに従って書き込みおよ
び読み出し動作が行われる。

【００４８】リードバッファ５ａは、図４に示すよう
に、ＤＲＡＭ４の出力データＲＤＤを入力とし、読み出
しデータ選択信号ＲＤＳＥＬＡ０，ＲＤＳＥＬＡ１，Ｒ
ＤＳＥＬＡ２，ＲＤＳＥＬＡ３（図１では、ＲＤＳＥＬ
Ａとまとめて記している）によって、１２０ビット毎に
異なるタイミングでロード、ホールド制御されるレジス
タ１３ａ，１３ｂ，１３ｃ，１３ｄで構成されている。
レジスタ１３ａ，１３ｂ，１３ｃ，１３ｄはそれぞれ１
２０ビットのデータＲＰＤＡ０〜ＲＰＤＡ３を出力す
る。さらに、これらのデータＲＰＤＡ０〜ＲＰＤＡ３は
４８０ビットのデータＲＰＤＡとしてまとめられて、パ
ラレル−シリアル変換回路６ａに入力される。

【００４９】リードバッファ５ｂは、リードバッファ５
ａと同様の構成で、ＤＲＡＭ４の出力データＲＤＤを入
力とし、選択信号ＲＤＳＥＬＢによって１２０ビット毎
に異なるタイミングでロード、ホールド制御され、４８
０ビットのデータＲＰＤＢを出力し、パラレル−シリア
ル変換回路６ｂに送られる。

【００５０】パラレル−シリアル変換回路６ａは、図５
に示すように、シーケンス発生回路９からの出力信号で
あるポート基準信号ＲＡＣＴＡを一定時間遅延させる遅
延回路１４とその遅延回路１４の出力信号ＲＡＣＴＡ’
によって前段レジスタ出力かリードバッファ５ａ出力か
が選択制御されるセレクタ１５とシフトレジスタ１６と
から構成されていて、ＤＲＡＭ４のクロックＤＣＫに従
って動作する。この構成によって、４８０ビットのデー
タＲＰＤＡは４０個の１２ビットのデータＲＳＤＰＡに
変換されて、遅延調整回路７ａへ送られることになる。

【００５１】パラレル−シリアル変換回路６ｂは、パラ
レル−シリアル変換回路６ａと同様の構成であり、シー
ケンス発生回路９からの出力信号であるポート基準信号
ＲＡＣＴＢに従って４８０ビットのデータＲＰＤＢを４
０個の１２ビットのデータＲＳＤＰＢに変換して遅延調
整回路７ｂへ送る。

【００５２】遅延調整回路７ａは、図６に示すように、
パラレル−シリアル変換回路６ａの出力データＲＳＤＰ
Ａを所望の時間遅延させて出力するデュアルポートＲＡ
Ｍ１６（例えばＳＲＡＭ）とその書き込みアドレスＷＡ
ＤＲ，読み出しアドレスＲＡＤＲを発生するアドレス生
成回路１７とから構成されている。そして、同一アドレ
スの書き込みタイミングと読み出しタイミングとをずら
せることにより、入力されたデータＲＳＤＰＡを所定時
間遅延してデータＲＳＤＡとして出力することになる。
これによって、シリアルデータの出力タイミングが外部
からの読み出し要求タイミングに合致することになる。

【００５３】この場合の遅延時間（クロック数）は、ア
ドレス生成回路１７に加える遅延設定値ＲＤＬＹＡによ
って任意に設定できる。この場合、デュアルポートＲＡ
Ｍ１６は、書き込み動作はクロックＤＣＫに従い、読み
出し動作はクロックＲＣＫに従う。

【００５４】遅延調整回路７ｂは、遅延調整回路７ａと
同様の構成であり、遅延設定値ＲＤＬＹＢに従い、パラ
レル−シリアル変換回路６ｂの出力データＲＳＤＰＢを
所望の時間遅延させてデータＲＳＤＢとして出力する。

【００５５】シーケンス発生回路９は、外部リセット信
号ＲＳＴＲに従って各種信号ＷＡＣＴＡ，ＷＡＣＴＢ，
ＷＤＳＥＬ，ＷＰＳＥＬ，ＲＤＳＥＬＡ，ＲＤＳＥＬ
Ｂ，ＲＡＣＴＡ，ＲＡＣＴＢ，ＲＤＬＹＡ，ＲＤＬＹ
Ｂ，ＰＳＥＱを出力する。

【００５６】ＤＲＡＭコントローラ８は、外部信号ＷＳ
ＴＲＢＡ，ＷＳＴＲＢＢ，ＲＳＴＲＢＡ，ＲＳＴＲＢ
Ｂ，ブロックアドレスＷＡＤＲＡ，ＷＡＤＲＢ，ＲＡＤ
ＲＡ，ＲＡＤＲＢと、シーケンス発生回路９のシーケン
ス信号ＰＳＥＱに従って、ＲＡＳ制御信号ＮＲＡＳ，Ｃ
ＡＳ制御信号ＮＣＡＳ，列アドレスＣＡＤ，行アドレス
ＲＡＤ，ＷＥ制御信号ＮＷＥを出力する。

【００５７】なお、上記の外部信号ＷＳＴＲＢＡ，ＷＳ
ＴＲＢＢは外部からの書き込み要求タイミングに対応し
ている。また、外部信号ＲＳＴＲＢＡ，ＲＳＴＲＢＢは
外部からの読み出し要求タイミングに対応している。す
なわち、外部信号ＷＳＴＲＢＡ，ＷＳＴＲＢＢがアクテ
ィブとなったタイミングが外部からの書き込み要求タイ
ミングに対応し、外部信号ＲＳＴＲＢＡ，ＲＳＴＲＢＢ
がアクティブとなったタイミングが外部からの読み出し
要求タイミングに対応する。

【００５８】つぎに、図７〜図９を用いて、入力系統の
データがＤＲＡＭ４に書き込まれる動作を説明する。

【００５９】図７は、シリアル−パラレル変換回路１
ａ，１ｂにおける、入出力信号のタイミング関係を示す
タイミングチャートである。

【００６０】ＷＡポート、ＷＢポートにクロックＷＣＫ
に従ってそれぞれ入力される１２ビットの時系列データ
ＷＳＤＡ（ＷＡ１，ＷＡ２，・・・・・・・・），ＷＳ
ＤＢ（ＷＢ１，ＷＢ２，・・・・・・・・・）は、シリ
アル−パラレル変換回路１ａ，１ｂで図７に示すとお
り、有効データのタイミングに同期した４０データの周
期をもつ外部信号ＷＳＴＲＢＡ，ＷＳＴＲＢＢの各タイ
ミングで４０データ単位（４８０ビット単位）でパラレ
ルデータＷＰＤＡ，ＷＰＤＢに変換される。なお、図中
の記号Ｘは任意の数値を示している。

【００６１】図８は、シーケンス発生回路９で外部リセ
ット信号ＲＳＴＲを基準に生成されるＤＲＡＭ基本サイ
クル信号ＣＹＣＬＥと、各ポートのメモリへのアクセス
の順序、タイミングを固定したシーケンス信号ＰＳＥＱ
と、ＤＲＡＭ基本サイクル信号ＣＹＣＬＥの周期内のポ
ート別の割り当て期間のスタートタイミングを示すポー
ト基準信号ＷＡＣＴＡ，ＷＡＣＴＢ，ＲＡＣＴＡ，ＲＡ
ＣＴＢとの関係を示すタイミングチャートである。図８
にはＤＲＡＭクロックＤＣＫも示している。

【００６２】図８に示すように、シーケンス発生回路９
では、外部リセット信号ＲＳＴＲを基準に、４０Ｔ周期
（ＴはＤＲＡＭクロックＤＣＫの周期）のＤＲＡＭ基本
サイクル信号ＣＹＣＬＥが生成され、この周期内で６Ｔ
間隔でＷＡポート，ＷＢポート、ＲＡポート、ＲＢポー
トの専用アクセス期間を規定するシーケンス信号ＰＳＥ
Ｑが生成される。

【００６３】図８では、ＰＳＥＱ＝１のときＷＡポート
の専用アクセス期間であり、ＰＳＥＱ＝２のときＷＢポ
ートの専用アクセス期間であり、ＰＳＥＱ＝３のときＲ
Ａポートの専用アクセス期間であり、ＰＳＥＱ＝４のと
きＲＢポートの専用アクセス期間であるとした例を示し
ている。

【００６４】また、ポート基準信号ＷＡＣＴＡ，ＷＡＣ
ＴＢ，ＲＡＣＴＡ，ＲＡＣＴＢが、図８に示すようにシ
ーケンス信号ＰＳＥＱに同期するかたちで生成される。

【００６５】シリアル−パラレル変換回路１ａ，１ｂで
パラレル化されたデータＷＰＤＡ，ＷＰＤＢは、上記に
示したポート基準信号ＷＡＣＴＡ, ＷＡＣＴＢのタイミ
ングでライトバッファ２ａ，２ｂにそれぞれ一時記憶さ
れる。このとき、データＷＰＤＡ，ＷＰＤＢは１２０ビ
ット単位で各々４分割されて一時記憶される。

【００６６】図９は、ライトバッファ２ａ，２ｂの動
作、ならびにシーケンス発生回路９で生成された書き込
みデータ選択信号ＷＤＳＥＬ，ＷＰＳＥＬに基づいてセ
レクタ３ａ，３ｂ，３ｃの各出力信号が切り替わる状態
を示したタイミングチャートである。図中のＸは任意の
数値を示している。

【００６７】シーケンス発生回路９のシーケンス信号Ｐ
ＳＥＱが１の期間の最初のタイミングで発生するポート
基準信号ＷＡＣＴＡに対応してシリアル−パラレル変換
回路１ａの出力データＷＰＤＡがロード・ホールドさ
れ、それによってホールドされたデータＷＤＤＡ０〜Ｗ
ＤＤＡ３がライトバッファ２ａから出力される。また、
シーケンス発生回路９のシーケンス信号ＰＳＥＱが２の
期間の最初のタイミングで発生するポート基準信号ＷＡ
ＣＴＢに対応してシリアル−パラレル変換回路１ｂの出
力データＷＰＤＢがロード・ホールドされ、それによっ
てホールドされたデータＷＤＤＢ０〜ＷＤＤＢ３がライ
トバッファ２ｂから出力される。

【００６８】そして、ＷＤＳＥＬ＝０のときセレクタ３
ａ，３ｂでＷＤＤＡ０，ＷＤＤＢ０が各々選択され、デ
ータＷＤＤＡ，ＷＤＤＢとして出力される。また、ＷＤ
ＳＥＬ＝１のときセレクタ３ａ，３ｂでＷＤＤＡ１，Ｗ
ＤＤＢ１が各々選択され、データＷＤＤＡ，ＷＤＤＢと
して出力される。また、ＷＤＳＥＬ＝２のときセレクタ
３ａ，３ｂでＷＤＤＡ２，ＷＤＤＢ２が各々選択され、
データＷＤＤＡ，ＷＤＤＢとして出力される。また、Ｗ
ＤＳＥＬ＝３のときセレクタ３ａ，３ｂでＷＤＤＡ３，
ＷＤＤＢ３とが各々選択され、データＷＤＤＡ，ＷＤＤ
Ｂとして出力される。

【００６９】ＷＰＳＥＬ＝０（ローレベル）のときセレ
クタ３ｃでＷＡポート側のデータ（セレクタ３ａの出力
データＷＤＤＡ）が選択され、データＷＤＤとして出力
される。また、ＷＰＳＥＬ＝１（ハイレベル）のときＷ
Ｂポート側のデータ（セレクタ３ｂの出力データＷＤＤ
Ｂ）が選択され、データＷＤＤとして出力される。

【００７０】以上のようにして、分割データのうちの１
データがセレクタ３ａ，３ｂ，３ｃで選択され、ＤＲＡ
Ｍ４へ出力され、ＤＲＡＭコントローラ８によってＤＲ
ＡＭ４の所定アドレスへの書き込み動作が行われる。

【００７１】つぎに、ＤＲＡＭコントローラ８によって
ＤＲＡＭ４から読み出されたデータがＲＡポート，ＲＢ
ポートから出力されるまでの動作を図１０を用いて説明
する。

【００７２】図１０は、シーケンス発生回路９で生成さ
れた読み出しデータ選択信号ＲＤＳＥＬＡ０〜ＲＤＳＥ
ＬＡ３，ＲＤＳＥＬＢ０〜ＲＤＳＥＬＢ３とその信号で
制御されるリードバッファ５ａ，５ｂのパラレル出力デ
ータＲＰＤＡ（ＲＰＤＡ０〜ＲＰＤＡ３），ＲＰＤＢ
（ＲＰＤＢ０〜ＲＰＤＢ３）との関係を示したタイミン
グチャートであり、図中のＲＰＤＡ０〜ＲＰＤＡ３は、
図４に示すリードバッファ５ａのレジスタ１３ａ，１３
ｂ，１３ｃ，１３ｄの各１２０ビットデータ出力であ
り、ＲＰＤＢ０〜ＲＰＤＢ３は、同様の構成をもつリー
ドバッファ５ｂの内部のレジスタ出力（図省略）であ
る。なお、図１０には、シーケンス信号ＰＳＥＱとポー
ト基準信号ＲＡＣＴＡ，ＲＡＣＴＢが併せて示されてい
る。

【００７３】図１０に示すように、ＤＲＡＭコントロー
ラ８によって１２０ビット単位でＤＲＡＭ４から読み出
されたデータＲＤＤは、リードバッファ５ａ，５ｂで、
シーケンス発生回路９からの制御信号である読み出しデ
ータ選択信号ＲＤＳＥＬＡ０〜ＲＤＳＥＬＡ３，ＲＤＳ
ＥＳＢ０〜ＲＤＳＥＳＢ３によりリードバッファ５ａ，
５ｂをそれぞれ構成する各レジスタに一時記憶され、リ
ードバッファ５ａ，５ｂからデータＲＰＤＡ（ＲＰＤＡ
０〜ＲＰＤＡ３），ＲＰＤＢ（ＲＰＤＢ０〜ＲＰＤＢ
３）として出力される。

【００７４】パラレル−シリアル変換回路６ａ，６ｂで
は、リードバッファ５ａ，５ｂの出力データＲＰＤＡ，
ＲＰＤＢが、図８で示したシーケンス発生回路９から出
力されるポート基準信号ＲＡＣＴＡ，ＲＡＣＴＢの一定
遅延された信号ＲＡＣＴＡ’，ＲＡＣＴＢ’（図示せ
ず）によってシリアルデータに変換され、データＲＳＤ
ＰＡ，ＲＳＤＰＢとして出力される。ここで一定遅延を
与えているのは、リードバッファ５ａ，５ｂのレジスタ
の４８０ビットデータがすべて更新された後にシリアル
変換させるためである。

【００７５】そのためには、４分割されて読み出された
データがレジスタに一時記憶された後からつぎに更新さ
れるまでの期間内にパラレル−シリアル変換されるよう
にポート基準信号ＲＡＣＴＡ，ＲＡＣＴＢを遅延させれ
ばよい。例えば、６Ｔ遅延とし、信号ＲＡＣＴＡ’，Ｒ
ＡＣＴＢ’を各々のポートにおいて４分割データがすべ
てリードバッファ５ａ，５ｂに一時記憶された直後とな
るように発生させれば、７Ｔ以上とした場合に比べ、よ
り早く読み出しポートより出力することができ、また遅
延回路も小さく構成できることになる。

【００７６】シリアル化されたデータＲＳＤＰＡ，ＲＳ
ＤＰＢは後段の遅延調整回路７ａ，７ｂによって遅延調
整され、２系統の出力ポートに各々データＲＳＤＡ，Ｒ
ＳＤＢとして出力される。ここでの遅延調整量は、シー
ケンス発生回路９から出力される遅延設定値ＲＤＬＹ
Ａ，ＲＤＬＹＢで決定される。

【００７７】図１１は、ＲＡポートについて、シーケン
ス発生回路９から出力された信号である遅延設定値ＲＤ
ＬＹＡ（＝ｄ：整数）と、図６に示した遅延調整回路７
ａの内部のアドレス生成回路１７で生成される書き込み
アドレスＷＡＤＲと読み出しアドレスＲＡＤＲおよびデ
ータの入出力の関係を示したタイミングチャートであ
る。なお、図１１には、先に説明したシーケンス信号と
ポート基準信号ＲＡＣＴＡおよびその遅延信号ＲＡＣＴ
Ａ’とパラレル−シリアル変換回路６ａへの入力データ
ＲＰＤＡとクロックＲＣＫも併せて示している。

【００７８】図１１に示すとおり、アドレス生成回路１
７では、遅延設定値ＲＤＬＹＡに連動して書き込みアド
レスＷＡＤＲと読み出しアドレスＲＡＤＲに値ｄだけ差
を持たせており、これにより読み出しタイミングをずら
すことができる。また、デュアルポートＲＡＭ１６のリ
ード側のクロックをＤＲＡＭ動作クロックＤＣＫと位相
関係が自由なクロックＲＣＫに同期してシリアルデータ
ＲＳＤＡ，ＲＳＤＢを出力することができる。この場
合、ＲＤＬＹＡを値ｄに設定することで、書き込みタイ
ミングに対して読み出しタイミングｄクロック（ＲＣ
Ｋ）分遅らせることができる。

【００７９】ここで、書き込みアドレスＷＡＤＲと読み
出しアドレスＲＡＤＲの各アドレスはアドレス最大値に
到達すると０アドレスに戻るように、巡回動作をさせ
る。ここでデュアルポートＲＡＭ１６のワード長は、Ｄ
ＲＡＭ動作クロックＤＣＫと読み出し用クロックＲＣＫ
が同一周波数ならば、ＲＡＣＴＡ' ，ＲＡＣＴＢ' の周
期に相当するワード数（本例では４０ワード）を有すれ
ば、その周期内で任意の読み出しタイミングに調整する
ことができる。

【００８０】ここで、図８に示したとおり、外部リセッ
ト信号ＲＳＴＲによってＤＲＡＭ基本サイクル信号ＣＹ
ＣＬＥの位相が確定し、これにより各リードポートのメ
モリアクセスタイミングが決定されるため、読み出しタ
イミングは、この外部リセット信号ＲＳＴＲの位相と、
この遅延調整回路７ａ，７ｂへのシーケンス発生回路９
からの遅延設定値ＲＤＬＹＡ，ＲＤＬＹＢによって、外
部からの読み出し要求タイミングに一致するように調整
することになる。この遅延設定値ＲＤＬＹＡ，ＲＤＬＹ
Ｂは例えばマイコンからのレジスタ書き込みにより設定
すればよい。

【００８１】ここで、外部リセット信号ＲＳＴＲからの
有効データの読み出しスタートタイミングは、遅延設定
値ＲＤＬＹＡ，ＲＤＬＹＢを同一にしても、各ポートの
メモリアクセスタイミングが６Ｔずれて固定されている
ため、ＲＡポートがＲＢポートよりも６Ｔ早く出力され
る。これに対して、パラレル−シリアル変換回路６ａの
遅延回路１４での遅延量を、ＲＢポート用の同様の遅延
回路（図示せず）での遅延量よりも６Ｔ多くなるように
するか、もしくは遅延設定値ＲＤＬＹＡと遅延設定値Ｒ
ＤＬＹＢの値が同一でも、遅延調整回路７ａ，７ｂでの
書き込みアドレスＷＡＤＲと読み出しアドレスＲＡＤＲ
の差をポート間で６ずらし、ＲＡポート用の遅延調整回
路７ａのほうを６だけ差が大きくなるように図６におけ
るアドレス生成回路１７を構成すれば、出力系統のアク
セスタイミングのずれを遅延調整回路７ａで補正するこ
とができ、この読み出しタイミングのポート間のズレを
無くすことができ、外部からの読み出し要求タイミング
と各ポートの遅延設定値を一律に取り扱えるためタイミ
ング制御が容易になる。

【００８２】つぎに、図１２から図１５までの各図を用
いて、シーケンス発生回路９により規定されたタイミン
グで各ポートのデータおよびアドレス等を選択し、ＤＲ
ＡＭ４を制御するＤＲＡＭコントローラ８の動作を説明
する。

【００８３】ＤＲＡＭ４は、クロックＤＣＫに従い、Ｄ
ＲＡＭコントローラ８から出力されるＤＲＡＭ制御に必
要なＲＡＳ制御信号ＮＲＡＳ，ＣＡＳ制御信号ＮＣＡＳ
および書き込み読み出し許可状態を示すＷＥ制御信号Ｎ
ＷＥおよびメモリ番地を指定する行アドレスＲＡＤ，列
アドレスＣＡＤによって、書き込み動作、読み出し動作
を行う。

【００８４】図１２は、外部リセット信号ＲＳＴＲと、
ＤＲＡＭ基本サイクル信号ＣＹＣＬＥと、クロックＤＣ
Ｋと、シーケンス発生回路９で生成されたシーケンス信
号ＰＳＥＱと、ＤＲＡＭ４を制御するためにＤＲＡＭコ
ントローラ８で生成されるＲＡＳ制御信号ＮＲＡＳ，Ｃ
ＡＳ制御信号ＮＣＡＳ，ＷＥ制御信号ＮＷＥ，行アドレ
スＲＡＤ，列アドレスＣＡＤの各々のタイミング関係を
示したチャートである。

【００８５】ここでは、１つの行アドレス設定に対し
て、列アドレスは４アドレス連続して書き込み、読み出
し可能なページモード動作を行わせている。このＤＲＡ
Ｍ４が、プリチャージ期間１Ｔと行アドレス設定期間１
Ｔが必要だとして、列アドレス設定期間の４Ｔとあわせ
て、１ポートあたりトータル６Ｔで４８０画素のデータ
の書き込み、読み出しを実現している。

【００８６】図１３は、最大ページ長を１６（１６カラ
ム）とした場合のＤＲＡＭ４のメモリマップを模式的に
示した図である。

【００８７】図１４は図１３のようなＤＲＡＭ４に対し
て、従来のＶＲＡＭに与えていたようなブロックアドレ
スＷＡＤＲＡを外部入力とした場合において、ＤＲＡＭ
コントローラ８の内部でＷＡポート用に行アドレスＷＲ
Ａ、列アドレスＷＣＡを生成する回路、つまりアドレス
のビット分割を行う回路の構成例を示すブロック図であ
る。図１４において、８１は外部入力のブロックアドレ
スＷＡＤＲＡを、ＷＡポートのアクセススタートの基準
となるポート基準信号ＷＡＣＴＡによってラッチしたブ
ロックアドレスＷＡＤＲＡ’を入力とし、このブロック
アドレスＷＡＤＲＡ’の２ビットダウンシフトを行う２
ビットダウン回路である。８２はブロックアドレスＷＡ
ＤＲＡ’の下位２ビットを抽出する下位２ビット抽出回
路である。８３は下位２ビット抽出回路８２の出力デー
タの２ビットアップシフトを行う２ビットアップ回路で
ある。８４は２ビットアップ回路８３の出力データを初
期値としてクロックＤＣＫのカウントを行う４ビットカ
ウンタである。

【００８８】図１５はその行アドレスＷＲＡ、列アドレ
スＷＣＡと外部入力のブロックアドレスＷＡＤＲＡの具
体値との関係を例示したものである。なお、図１５に
は、ＤＲＡＭ基本サイクル信号ＣＹＣＬＥとシーケンス
信号ＰＳＥＱと外部信号ＷＳＴＲＢＡが併せて示されて
いる。

【００８９】図１５に示すとおり、外部入力のブロック
アドレスＷＡＤＲＡは、ＷＡポートのアクセススタート
の基準となるポート基準信号ＷＡＣＴＡによってラッチ
されＷＡＤＲＡ’となり、このラッチ後のブロックアド
レスＷＡＤＲＡ’は、図１４のような回路構成により、
行アドレスＷＲＡと列アドレスＷＣＡに変換される。

【００９０】同様にしてＷＢポート，ＲＡポート，ＲＢ
ポート用のブロックアドレスＷＡＤＲＢ, ＲＡＤＲＡ,
ＲＡＤＲＢから行アドレスＷＲＢ，ＲＲＡ，ＲＲＢおよ
び列アドレスＷＣＢ，ＲＣＡ，ＲＣＢが生成される。こ
れらの行アドレス、列アドレスは、図１２で示したよう
に、ＤＲＡＭ基本サイクル信号ＣＹＣＬＥの周期内で決
められたタイミングでＤＲＡＭ４の行アドレスＲＡＤ、
列アドレスＲＣＤとして選択されＤＲＡＭ４へ出力され
る。

【００９１】ここで、行アドレスＷＲＡ，列アドレスＷ
ＣＡを生成する回路は、図１４に示したとおり、２ビッ
トダウン回路８１，下位２ビット抽出回路８２，２ビッ
トアップ回路８３および４ビットカウンタ８４だけの簡
単な構成で実現できる。これは、メモリの最大ページ長
が１６（２のＣ乗、Ｃは２の２乗）でかつ、使用するペ
ージ長Ｐが４（２の２乗）であるため、ブロックアドレ
スが０，１，２，３，４，５・・・・のとき、行アドレ
スＷＲＡは０，０，０，０，１，１・・・・、ＤＲＡＭ
基本サイクル信号ＣＹＣＬＥの周期内での各ポートの列
アドレスＷＣＡのスタートアドレスは０，４，８，１
２，０，４，・・・・のようになる。すなわち、行アド
レスＷＲＡは、ブロックアドレスをＣで割った商、ＤＲ
ＡＭ基本サイクル信号ＣＹＣＬＥの周期内での各ポート
の列アドレスＷＣＡのスタートアドレスはブロックアド
レスをＣで割った剰余をＰ倍したものとなり、これら
Ｃ，Ｐの値が２のべき乗になるようにＤＲＡＭ基本サイ
クルを決定しているからである。

【００９２】以上のことを一般化すると、以下のように
なる。すなわち、メモリは、行アドレスと列アドレスを
有し、行アドレスに対して連続した列アドレスの書き込
みおよび読み出しが可能なページ動作を行うものである
とし、制御シーケンス（ＣＹＣＬＥの１周期）内の１ポ
ートがメモリにアクセスするためのページ長をＰ、シリ
アルデータのビット幅をＳビット、メモリの最大ページ
長を２のＣ乗、メモリのアクセスデータ幅をＡビットと
すると、シーケンス発生手段の周期Ｗクロックは、シリ
アルデータのビット幅Ｓビット、メモリのアクセスデー
タ幅Ａビットおよびページ長Ｐに対して Ｗ＝（Ａ／Ｓ）×Ｐ の関係とし、かつＣおよびＰの値が２のべき乗となるよ
うシーケンス発生手段およびメモリが構成されるという
ことになる。

【００９３】実施の形態では、Ａ＝１２０ビット、Ｓ＝
１２ビット、Ｐ＝４（＝２² ）、Ｃ＝１６( ＝２⁴ ) と
なっている。

【００９４】以上のような構成および動作により、各ポ
ート間の調停手段を持たずに４ポートの入出力系統を有
するマルチポートメモリ装置を実現することが可能とな
る。

【００９５】なお、本実施の形態では、遅延調整回路７
ａ，７ｂとしてデュアルポートＲＡＭを用いたが、ＤＲ
ＡＭ動作クロックＤＣＫと読み出し用クロックＲＣＫの
位相が規定され、かつ同一周波数である場合ならば、例
えばＦＩＦＯ−ＲＡＭあるいは、シフトレジスタとその
各レジスタ出力のセレクタ構成による遅延調整でも同様
の効果を持たせることが可能である。

【００９６】また、シリアル−パラレル変換回路１ａ，
１ｂおよびライトバッファ２ａ，２ｂおよびリードバッ
ファ５ａ，５ｂの詳細な構成例として、本実施の形態で
はロードホールド型のＤフリップフロップで構成した
が、この限りではなく、同等の機能を有するものであれ
ば他の構成でもよい。

【００９７】また、本実施の形態では、ＤＲＡＭ基本サ
イクル内での各ポートのアクセスタイミングの固定順序
をＷＡ，ＷＢ，ＲＡ，ＲＢの順としたが、この順に制限
されるものではなく任意に決定してよい。例えば、Ｒ
Ａ，ＲＢ，ＷＡ，ＷＢなど入力系統より出力系統のアク
セスタイミングが前になるように固定すれば、外部リセ
ット信号ＲＳＴＲと読み出しポートのメモリへのアクセ
スタイミングの差が小さくなり、読み出しタイミングの
遅れ量（レーテンシ）をより小さくできる効果がある。

【００９８】また、本実施の形態では、メモリとしてア
クセスデータ幅が１２０ビット、ＤＲＡＭ４の最大ペー
ジ長１６のＤＲＡＭを使用したが、この限りではなく、
例えば１２０ビットより広い２４０ビットのアクセスデ
ータ幅を有するＤＲＡＭを用いれば、ライトバッファ２
ａ，２ｂにおけるデータの分割数およびセレクタ３ａ，
３ｂへの入力は各々２系統で済み、セレクタ制御信号も
それにあわせて減らすことができる。また、４８０ビッ
トのアクセスデータ幅を有するＤＲＡＭを使用すれば、
セレクタ３ａ，３ｂは省くことができる。

【００９９】また、本実施の形態では、入力２ポート、
出力２ポートとしたがこの限りではなく、例えば、入力
１ポート、出力３ポートとしてもよく、この場合は入力
系統用のシリアル−パラレル変換回路、ライトバッフ
ァ、セレクタが１系統のみでよく、図１のセレクタ３ｃ
は必要ない。また、出力系統用のリードバッファ、パラ
レル−シリアル変換回路、遅延調整回路は３系統に増や
せばよい。シーケンス発生回路では、例えば図１６に示
すように固定した制御シーケンスによって各ブロックの
動作を制御すればよい。入出力ポート数が同じであれ
ば、シリアル−パラレル変換の段数等は変える必要はな
い。図１６では、クロックＤＣＫと、外部リセット信号
ＲＳＴＲと、ＤＲＡＭ基本サイクル信号ＣＹＣＬＥと、
シーケンス信号ＰＳＥＱと、ポート基準信号ＲＡＣＴ
Ａ，ＲＡＣＴＢ，ＲＡＣＴＣ，ＷＡＣＴＡが示されてい
る。なお、入力ポートの数は、１個、２個に限らず３個
以上であってもよい。また、出力ポートの数について
も、２個、３個に限らず、１個または４個以上であって
もよい。

【０１００】また入出力ポートの合計ポート数は４ポー
トと限るものでもなく、必要なポート数Ｎと、使用する
メモリの仕様（アクセスデータのビット幅Ａ、最大ペー
ジ長＝２のＣ乗ビット、Ｃは２のべき乗とする）と、ポ
ートのシリアルデータのビット幅Ｓとに応じて、ＤＲＡ
Ｍ基本シーケンスの周期Ｗを決定する。

【０１０１】ここで、ＤＲＡＭ基本シーケンスの周期Ｗ
は、セレクタの入力系統数を２のべき乗となるように決
定し、かつＷ≧ｎ×Ｎ（ｎ：１周期内で１ポートあたり
のメモリへのアクセス期間のクロック数）の条件を満た
す範囲の最小値をとるように決定すれば、メモリのアド
レスを計算する場合に端数が出ないので、ＤＲＡＭコン
トローラの行アドレス発生回路、列アドレス発生回路を
前述のとおり、ビットシフトによる簡単な構成で実現で
き、かつ必要以上の回路規模増加を抑えた最適な構成の
マルチポートメモリ装置を得ることが可能になる。

【０１０２】なお、入力ポートが１ポートのみで、Ｓ×
Ｗ＝Ａならば、本実施の形態のセレクタ３ａ，３ｂ，３
ｃはいずれも必要なく、シリアル−パラレル変換回路出
力のパラレルデータがそのままＤＲＡＭへの書き込みデ
ータとして選択されることは言うまでもない。

【０１０３】なお、本実施の形態ではメモリとしてシン
グルポートのＤＲＡＭを用いたが、これに制限されるも
のでなく、行アドレス、列アドレスを有する半導体メモ
リであればよい。

【０１０４】

【発明の効果】以上のように本発明は、シーケンス発生
手段によってメモリへの入出力系統の各ポートのメモリ
へのアクセスタイミングの順序を周期的に固定し、入力
系統の書き込みデータはこのアクセスタイミングに同期
するようライトバッファで一時記憶保持し、出力系統の
読み出しデータは固定されたアクセスタイミングで読み
出した後遅延調整手段で読み出し要求タイミングに合致
するように遅延させることで、従来のようなポート間の
メモリへのアクセスの調停を必要とせず、簡単にポート
数を増やすことができる。また、このマルチポートメモ
リ装置を用いれば、画像メモリとしてだけでなく、ポー
ト数を多く持たせ、これらのポートを用いて、従来のＦ
ＩＦＯメモリやデュアルポートＳＲＡＭ等で実現してい
た１Ｈメモリ（Ｈは映像信号の水平走査期間）機能を実
現することもでき、これにより、例えば回路面積の縮小
化が図れるなどの効果も得られる。

【０１０５】また、遅延調整手段が、出力系統のアクセ
スタイミングのずれに相当する遅延量を、出力系統別に
異なる一定の遅延量として含んで遅延すれば、出力系統
のアクセスタイミングのずれを遅延調整手段で補正する
ことができ、読み出しタイミングの制御を容易に実施す
ることができる。

【０１０６】また、メモリがページ動作を行うものであ
るとし、制御シーケンス内の１ポートがメモリにアクセ
スするためのページ長をＰ、シリアルデータのビット幅
をＳビット、メモリの最大ページ長を２のＣ乗、メモリ
のアクセスデータ幅をＡビットとすると、シーケンス発
生手段の周期Ｗクロックは、シリアルデータのビット幅
Ｓビット、メモリのアクセスデータ幅Ａビットおよびペ
ージ長Ｐに対して Ｗ＝（Ａ／Ｓ）×Ｐ の関係とし、かつＣおよびＰの値が２のべき乗となるよ
うシーケンス発生手段およびメモリを構成すれば、メモ
リのアドレスを計算する場合に端数が出ないので、メモ
リのアドレス制御を簡単な構成で実現することができ
る。

【図面の簡単な説明】

【図１】本発明のマルチポートメモリ装置の実施の形態
の構成を示すブロック図である。

【図２】シリアル−パラレル変換回路の具体的な構成を
示すブロック図である。

【図３】ライトバッファの具体的な構成を示すブロック
図である。

【図４】リードバッファの具体的な構成を示すブロック
図である。

【図５】パラレル−シリアル変換回路の具体的な構成を
示すブロック図である。

【図６】遅延調整回路の具体的な構成を示すブロック図
である。

【図７】シリアル−パラレル変換回路における入出力信
号のタイミング関係を示すタイミングチャートである。

【図８】入力２ポート、出力２ポートの場合シーケンス
発生回路の発生する各種制御シーケンスの信号を示すタ
イミングチャートである。

【図９】シーケンス発生回路の発生する各種制御シーケ
ンスの信号とライトバッファの動作状態を示すタイミン
グチャートである。

【図１０】シーケンス発生回路の発生する各種制御シー
ケンスの信号とリードバッファの動作状態を示すタイミ
ングチャートである。

【図１１】シーケンス発生回路の発生する各種制御シー
ケンスの信号と遅延調整回路の動作状態を示すタイミン
グチャートである。

【図１２】シーケンス発生回路の発生する各種制御シー
ケンスの信号とＤＲＡＭコントローラの動作状態を示す
タイミングチャートである。

【図１３】ＤＲＡＭのメモリマップを示した模式図であ
る。

【図１４】ＤＲＡＭコントローラ内部の行、列アドレス
を生成するための回路構成を示すブロック図である。

【図１５】行、列アドレスと外部入力のブロックアドレ
スの具体値を例示したタイミングチャートである。

【図１６】入力１ポート、出力３ポートの場合のシーケ
ンス発生回路の発生する各種制御シーケンスの信号を示
すタイミングチャートである。

【符号の説明】

１ａ，１ｂ シリアル−パラレル変換回路 ２ａ，２ｂ ライトバッファ ３ａ，３ｂ，３ｃ セレクタ ４ ＤＲＡＭ ５ａ，５ｂ リードバッファ ６ａ，６ｂ パラレル−シリアル変換回路 ７ａ，７ｂ 遅延調整回路 ８ ＤＲＡＭコントローラ ９ シーケンス発生回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/34 ３７１Ｈ (72)発明者 矢野 修志 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 休徳 卓真 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 阿部 哲也 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B024 AA15 BA21 BA29 CA13 CA18 5B060 CB01 GA19 KA01 KA04 5C052 AA17 AB04 DD10 GA01 GB01 GC02 GD01 GE01 GE05 GF01 GF04

Claims (8)

【特許請求の範囲】
1. 【請求項１】 入力系統別にシリアルデータを所定のデ
   ータ数毎にシリアル−パラレル変換する複数のシリアル
   −パラレル変換手段と、 前記複数のシリアル−パラレル変換手段の出力を一時記
   憶するライトバッファと、 前記ライトバッファの出力の一部を選択して出力するラ
   イトデータ選択出力手段と、 前記ライトデータ選択出力手段の出力が書き込まれるメ
   モリと、 前記メモリから読み出されたデータを一時記憶するリー
   ドバッファと、 前記リードバッファの出力を出力系統別にパラレル−シ
   リアル変換する１または複数のパラレル−シリアル変換
   手段と、 前記１または複数のパラレル−シリアル変換手段の出力
   を遅延する１または複数の遅延調整手段と、 前記メモリの書き込み・読み出しおよびアドレス制御を
   行うメモリ制御手段と、 前記ライトバッファ、前記ライトデータ選択出力手段、
   前記リードバッファ、前記メモリ制御手段の各々の動作
   の制御シーケンスを発生するシーケンス発生手段とを備
   え、 前記シーケンス発生手段で発生する制御シーケンスは所
   定の周期を有し、前記制御シーケンスの１周期内におけ
   る入出力系統毎の前記メモリへのアクセスタイミングお
   よびアクセス順は固定であるとし、 前記シリアル−パラレル変換手段は外部からの書き込み
   要求タイミングに同期してシリアル−パラレル変換を行
   い、 前記ライトバッファは前記シーケンス発生手段の出力す
   る制御シーケンスの位相に同期して前記シリアル−パラ
   レル変換手段の出力を一時記憶し、 前記リードバッファは前記シーケンス発生手段の出力す
   る制御シーケンスの位相に同期して前記メモリから読み
   出されたデータを一時記憶し、 前記遅延調整手段は外部からの読み出し要求タイミング
   と前記制御シーケンスの位相の差に基いて前記パラレル
   −シリアル変換手段の出力を前記外部からの読み出し要
   求タイミングと合致するように遅延することを特徴とす
   るマルチポートメモリ装置。
2. 【請求項２】 遅延調整手段は、出力系統のアクセスタ
   イミングのずれに相当する遅延量を、出力系統別に異な
   る一定の遅延量として含んで遅延することを特徴とする
   請求項１記載のマルチポートメモリ装置。
3. 【請求項３】 メモリは、行アドレスと列アドレスを有
   し、行アドレスに対して連続した列アドレスの書き込み
   および読み出しが可能なページ動作を行うものであると
   し、制御シーケンス内の１ポートがメモリにアクセスす
   るためのページ長をＰ、シリアルデータのビット幅をＳ
   ビット、前記メモリの最大ページ長を２のＣ乗、前記メ
   モリのアクセスデータ幅をＡビットとすると、シーケン
   ス発生手段の周期Ｗクロックは、前記シリアルデータの
   ビット幅Ｓビット、前記メモリのアクセスデータ幅Ａビ
   ットおよびページ長Ｐに対して Ｗ＝（Ａ／Ｓ）×Ｐ の関係とし、かつＣおよびＰの値が２のべき乗となるよ
   うシーケンス発生手段およびメモリが構成されることを
   特徴とする請求項１または２記載のマルチポートメモリ
   装置。
4. 【請求項４】 ポート数をＮポート、１ポートあたりに
   必要なアクセス時間をｎクロックとすると、シーケンス
   発生手段の周期Ｗクロックは、前記ポート数および前記
   アクセス時間に対して、 Ｗ≧ｎ×Ｎ を満たす最小値をとるように、シーケンス発生手段の周
   期Ｗクロックとポート数とアクセス時間の積とが設定さ
   れることを特徴とする請求項３記載のマルチポートメモ
   リ装置。
5. 【請求項５】 シリアルデータを所定のデータ数毎にシ
   リアル−パラレル変換するシリアル−パラレル変換手段
   と、 前記シリアル−パラレル変換手段の出力を一時記憶する
   ライトバッファと、 前記ライトバッファの出力が書き込まれるメモリと、 前記メモリから読み出されたデータを一時記憶するリー
   ドバッファと、 前記リードバッファの出力を出力系統別にパラレル−シ
   リアル変換する１または複数のパラレル−シリアル変換
   手段と、 前記１または複数のパラレル−シリアル変換手段の出力
   を遅延する１または複数の遅延調整手段と、 前記メモリの書き込み・読み出しおよびアドレス制御を
   行うメモリ制御手段と、 前記ライトバッファ、前記リードバッファ、前記メモリ
   制御手段の各々の動作の制御シーケンスを発生するシー
   ケンス発生手段とを備え、 前記シーケンス発生手段で発生する制御シーケンスは所
   定の周期を有し、前記制御シーケンスの１周期内におけ
   る入出力系統毎の前記メモリへのアクセスタイミングお
   よびアクセス順は固定であるとし、 前記シリアル−パラレル変換手段は外部からの書き込み
   要求タイミングに同期してパラレル−シリアル変換を行
   い、 前記ライトバッファは前記シーケンス発生手段の出力す
   る制御シーケンスの位相に同期して前記シリアル−パラ
   レル変換手段の出力を一時記憶し、 前記リードバッファは前記シーケンス発生手段の出力す
   る制御シーケンスの位相に同期して前記メモリから読み
   出されたデータを一時記憶し、 前記遅延調整手段は外部からの読み出し要求タイミング
   と前記制御シーケンスの位相の差に基いて前記パラレル
   −シリアル変換手段の出力を前記外部からの読み出し要
   求タイミングと合致するように遅延することを特徴とす
   るマルチポートメモリ装置。
6. 【請求項６】 遅延調整手段は、出力系統のアクセスタ
   イミングのずれに相当する遅延量を、出力系統別に異な
   る一定の遅延量として含んで遅延することを特徴とする
   請求項５記載のマルチポートメモリ装置。
7. 【請求項７】 メモリは、行アドレスと列アドレスを有
   し、行アドレスに対して連続した列アドレスの書き込み
   および読み出しが可能なページ動作を行うものであると
   し、制御シーケンス内の１ポートがメモリにアクセスす
   るためのページ長をＰ、シリアルデータのビット幅をＳ
   ビット、前記メモリの最大ページ長を２のＣ乗、前記メ
   モリのアクセスデータ幅をＡビットとすると、シーケン
   ス発生手段の周期Ｗクロックは、前記シリアルデータの
   ビット幅Ｓビット、前記メモリのアクセスデータ幅Ａビ
   ットおよびページ長Ｐに対して Ｗ＝（Ａ／Ｓ）×Ｐ の関係とし、かつＣおよびＰの値が２のべき乗となるよ
   うシーケンス発生手段およびメモリが構成されることを
   特徴とする請求項５または６記載のマルチポートメモリ
   装置。
8. 【請求項８】 ポート数をＮポート、１ポートあたりに
   必要なアクセス時間をｎクロックとすると、シーケンス
   発生手段の周期Ｗクロックは、前記ポート数および前記
   アクセス時間に対して、 Ｗ≧ｎ×Ｎ を満たす最小値をとるように、シーケンス発生手段の周
   期Ｗクロックとポート数とアクセス時間の積とが設定さ
   れることを特徴とする請求項７記載のマルチポートメモ
   リ装置。