JPH07261703A

JPH07261703A - 液晶表示制御装置

Info

Publication number: JPH07261703A
Application number: JP4662394A
Authority: JP
Inventors: Hiroyoshi Hosono; 浩由細野
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1994-03-17
Filing date: 1994-03-17
Publication date: 1995-10-13

Abstract

(57)【要約】【目的】映像信号の周波数を変換して液晶表示ユニッ
トに供給する。【構成】映像信号供給源からの水平同期信号HSYNC 及
び垂直同期信号VSYNC に同期信号に同期したタイミング
信号が、同期回路２０で生成される。これらのタイミン
グ信号に基づき、各書込み行アドレスカウンタ３０及び
書込みコントロール回路４０は、アドレスＷＡＤと書込
み要求信号ＷＲＥＱをそれぞれ生成する。同期信号生成
回路は、任意に設定された第２のタイミング信号を送出
する。第２のタイミング信号に基づき、読出し行アドレ
スカウンタ６０と読出しコントロール回路７０は、読出
し書込みアドレスＲＡＤと読出し要求信号ＲＲＥＱとを
それぞれ生成する。ＲＡＳ／及びＣＡＳ／生成回路は、
各要求信号ＷＲＥＱ，ＲＲＥＱから、フレームメモリ１
０における書込みと読出しの競合を回避する制御信号Ｒ
ＡＳ／，ＣＡＳ／を生成してフレームメモリ１０に供給
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーソナルコンピュー
タ等からの画像信号を制御して液晶表示ユニットに供給
する液晶表示制御装置に関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば、次の文献１に記載されるものがあった。文献１；実開平１−１８１０９０号公報図２は、従来の液晶表示制御装置の一例を示す構成ブロ
ック図である。この液晶表示制御装置は、例えば上位装
置のパーソナルコンピュータから映像信号Ｒ，Ｇ，Ｂと
水平同期信号HSYNC と垂直同期信号VSYNC とを入力し、
その映像信号Ｒ，Ｇ，Ｂと信号HSYNC および信号VSYNC
に同期した水平同期信号ＳＨと垂直同期信号ＳＶとクロ
ック信号ＣＬＫを生成する水平・垂直タイミング及びク
ロック作成手段１と、書込みアドレスＳＷＡと書込み用
のデータＤ１とライト・リード切換え信号ＳＲＤとを送
出するフレームメモリ書込み回路２と、映像信号である
データＤ１を格納するフレームメモリ回路３と、フレー
ムメモリ３から格納された映像信号を表示用データＤ２
として読み出す読出し及び液晶表示回路４と、映像表示
を行う液晶表示ユニット５とを、備えている。図２の液
晶表示制御装置には、さらに、外部からの制御信号ＳＣ
に基づき、書込みアドレスＳＷＡを変換してフレームメ
モリ３に供給する書込みアドレス変換回路６が、設けら
れている。

【０００３】次に、図２の液晶表示制御装置の動作の概
略を説明する。フレームメモリ書込み回路２は、水平・
垂直タイミング及びクロック作成手段１からの各同期信
号ＳＨ，ＳＶとクロック信号ＣＬＫに基づき書込みアド
レスＳＷＡを生成して書込みアドレス変換回路６に供給
する。また、フレームメモリ書込み回路２は、映像信号
Ｒ，Ｇ，Ｂを垂直同期信号ＳＶに同期させると共に水平
同期信号ＳＨに対応させた書込みデータＤ１とライト・
リード切換え信号ＳＲＤとをフレームメモリ回路３に送
出する。ここで、書込みアドレス変換回路６は、書込み
アドレスＳＷＡを任意のアドレスに変換してフレームメ
モリ回路３に送出する。これにより、液晶表示ユニット
５における映像表示部分を、画面の上下、左右に移動さ
せることができる。フレームメモリ回路３は、信号ＳＲ
Ｄに同期して書込みモードとなり、書込みデータＤ１を
所定のアドレスに書込む。フレームメモリ読出し及び液
晶表示回路３は、基本タイミング信号である各信号Ｓ
Ｖ，ＳＨ，ＣＬＫを入力してフレームメモリ回路３に書
込まれたデータＤ１を書込まれた順序で読出し、液晶制
御信号と共に液晶表示ユニット５に供給する。液晶表示
ユニット５は液晶表示用ドライバ（以下、ＬＣＤドライ
バという）を有し、ＬＣＤドライバが液晶制御信号に基
づき、１フレームにおける所定数の水平同期信号HSYNC
に対応した映像を表示する。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
液晶表示制御装置においては、次のような課題があっ
た。一般に、ＬＣＤドライバの動作速度は、１６０本／
数ＭHzであるので、大容量の映像を表示するためにデー
タをシリアル／パラレル変換している。これによって、
データを速度変換すると共にＬＣＤドライバの動作可能
周波数に対応させて表示処理を行っている。一方、１フ
レーム中の映像信号Ｒ，Ｇ，Ｂは、垂直同期信号VSYNC
及び水平同期信号HSYNC に対応してフレームメモリ回路
３に取り込まれ、取り込まれた映像信号は垂直同期信号
VSYNC 及び水平同期信号HSYNC に基づき、フレームメモ
リ回路３から読出されて所定数の水平同期信号HSYNC に
対応して表示される。そのため、映像信号の周期によっ
ては映像信号に対する液晶表示ユニットのインターフェ
ースができず、ＬＣＤドライバが動作できない場合もあ
る。また、これを解決しようとすると、装置規模が大き
くなるという課題があった。

【０００５】

【課題を解決するための手段】本発明は、前記課題を解
決するために、液晶表示用の映像信号を格納するフレー
ムメモリと、映像信号供給源からの第１のタイミング信
号に基づきフレームメモリに対する映像信号の書込み行
アドレスを設定する書込み行アドレス設定部と、第１の
タイミング信号に基づきフレームメモリに対する映像信
号の書込み要求信号を生成する書込みコントロール回路
とを、液晶表示制御装置に備えている。そして、この液
晶表示制御装置は、所望のタイミングで設定された第２
のタイミング信号を送出する同期信号生成回路と、その
第２のタイミング信号に基づきフレームメモリに対する
映像信号の読出し行アドレスを設定する読出し行アドレ
ス設定部と、第２のタイミング信号に基づきフレームメ
モリに対する映像信号の読出し要求信号を生成する読出
しコントロール回路と、書込み要求信号及び読出し要求
信号からフレームメモリにおける映像信号の書込みと読
出しの競合を回避する制御信号を生成し、そのフレーム
メモリに送出する競合回避部とを、設けている。

【０００６】

【作用】本発明によれば、以上のように液晶表示制御装
置を構成したので、書込み行アドレス設定部は、映像信
号供給源からの第１のタイミング信号に基づいて書込み
行アドレスを設定し、書込みコントロール回路は第１の
タイミング信号に基づき、フレームメモリに対する映像
信号の書込み要求信号を生成する。この書込み要求信号
に同期して、フレームメモリ中の設定された行アドレス
に、映像信号が書込まれる。同期信号生成回路は、所望
のタイミングで設定された第２のタイミング信号を送出
する。第２のタイミング信号に基づいて読出し行アドレ
ス設定部は読出し行アドレスを設定し、読出しコントロ
ール回路は読出し要求信号を生成する。この読出し要求
信号に同期してフレームメモリ中の設定された行アドレ
スから、映像信号が読出される。一方、競合回避部は、
書込み要求信号及び読出し要求信号から制御信号を生成
してフレームメモリに送出する。これによりフレームメ
モリにおける書込みと読出しの競合を回避され、第２の
タイミング信号に同期して、フレームメモリに格納され
た映像信号が読出される。従って、前記課題を解決でき
るのである。

【０００７】

【実施例】図１は、本発明を示す実施例の液晶表示制御
装置の構成ブロック回路図である。この液晶表示制御装
置は、映像信号供給源の例えばパーソナルコンピュータ
からの映像信号である入力データＤＴ１を、パーソナル
コンピュータからの第１のタイミング信号である水平同
期信号HSYNC 及び垂直同期信号VSYNC に同期して、フレ
ームメモリ１０に書込み、フレームメモリ１０に書込ま
れたデータを、任意に設定された第２のタイミング信号
である水平同期信号LHSYNC及び垂直同期信号LVSYNCに同
期して読出し、液晶表示ユニット等に送出する装置であ
る。図１の装置は、映像信号のフレームメモリ１０に対
する書込み処理のために、水平同期信号HSYNC 及び垂直
同期信号VSYNC に同期した書込み用のクロック信号ＷＣ
ＬＫと水平表示信号HDISP 及び垂直表示信号VDISP と映
像信号の有効部分を示す書込みイネーブル信号ＷＥとを
送出する同期回路２０と、各信号ＷＣＬＫ，HDISP ，VD
ISP に基づきフレームメモリ１０に対するデータＤＴ１
の書込み行アドレスＷＡＤを設定する書込み行アドレス
設定部である書込み行アドレスカウンタ３０と、信号HD
ISP ，VDISP に基づいて書込みを要求信号ＷＲＥＱを生
成する書込みコントロール回路４０とを備え、データＤ
Ｔ１のフレームメモリ１０に対する書込み制御を行う構
成である。

【０００８】図１の装置は、また、クロック発振回路及
びカウンタで構成された同期信号生成回路５０を有し、
この同期信号生成回路５０は、フレームメモリ１０に書
込まれたデータを、液晶表示ユニットに適したタイミン
グで読出すために設定された第２のタイミング信号を生
成する。本実施例における第２のタイミング信号は、水
平同期信号LHSYNC、垂直同期信号LVSYNC、読出し用クロ
ック信号ＲＣＬＫ、垂直表示信号LVDISP、水平表示信号
LHDISP、及び有効表示部分を示す読出しイネーブル信号
ＲＥである。同期信号生成回路５０の生成した各信号
は、図１の装置には、また、フレームメモリ１０に対す
る映像信号の読出し行アドレスＲＡＤを設定する読出し
行アドレス設定部である読出し行アドレスカウンタ６０
と、読出し要求信号ＲＲＥＱを生成する読出しコントロ
ール回路７０とが備えられ、同期信号生成回路５０の生
成した各信号が、これら読出し行アドレスカウンタ６０
及び読出しコントロール回路７０に、供給される構成で
ある。この液晶表示制御装置は、さらに、行アドレスＷ
ＡＤまたは行アドレスＲＡＤを選択してフレームメモリ
１０に送出するアドレス切換え回路８０と、２つの要求
信号ＷＲＥＱ，ＲＲＥＱに対して、フレームメモリ１０
における書込み及び読出し動作の競合を回避する制御信
号ＲＡＳ／（／は反転信号を示す）及びＣＡＳ／を生成
する競合回避部のＲＡＳ／及びＣＡＳ／生成回路９０と
を、設けている。書込みコントロール回路４０は信号Ｗ
ＲＥＱを生成すると共に、信号ＷＲＥＱと信号ＲＡＳ／
と信号ＣＡＳ／とに基づいたアドレス切換え用信号ＷＡ
／を、アドレス切換え回路８０に伝達する。読出しコン
トロール回路７０は、信号ＲＲＥＱを生成すると共に、
該信号ＲＲＥＱと信号ＲＡＳ／と信号ＣＡＳ／とに基づ
いたアドレス切換え用信号ＲＡ／を、アドレス切換え回
路８０に伝達する。アドレス切換え回路８０はそれらの
信号ＷＡ／，ＲＡ／に基づき、フレームメモリ１０に対
するアドレスを選択切換える構成である。

【０００９】図３は、図１中のフレームメモリ１０の概
要を示す構成ブロック図である。フレームメモリ１０
は、ｎ行×ｍ列（ｎ，ｍは、正の整数）のメモリセルア
レイ１１を有し、図３に示すように、入力用シリアルメ
モリ１２と、出力用シリアルメモリ１３とを備えてい
る。シリアルメモリ１２はイネーブル信号ＷＥ／で活性
化し、クロック信号ＷＣＬＫに同期してデータＤＴ１を
シリアルに取り込み、メモリセルアレイ１１は各制御信
号ＲＡＳ／，ＣＡＳ／と行ドレスＷＡＤに基づき、パラ
レルにデータＤＴ１を書込む構成になっている。また、
シリアルメモリ１３は、クロック信号ＲＣＬＫと各制御
信号ＲＡＳ／，ＣＡＳ／と行ドレスＲＡＤとに基づき、
メモリセルアレイ１１に格納されたデータをパラレルに
読出し、イネーブル信号ＲＥ／とクロック信号ＲＣＬＫ
とに対応してその読出されたデータをデータＤＴ２とし
てシリアルに送出するものである。

【００１０】図４は、図３のフレームメモリ１０の周辺
の構成を説明する構成ブロック図であり、フレームメモ
リ１０と書込み行アドレスカウンタ３０と、読出し行ア
ドレスカウンタ６０と、アドレス切換え回路８０と、Ｒ
ＡＳ／及びＣＡＳ／生成回路９０とが、示されている。
書込み行アドレスカウンタ３０には、信号VDISP を信号
HSYNC の１サイクル分の遅延させて該カウンタ３０のク
リア端子に与えるフリップフロップ（以下、Ｆ．Ｆ．と
いう）３１が接続されている。アドレス切換え回路８０
は、各制御端子に入力された信号ＷＡ／，ＲＡ／に基づ
き、カウンタ３０，６０からの行アドレスＷＡＤまたは
行アドレスＲＡＤを、フレームメモリ１０に送出する２
つの３ステートバッファのバッファ８１，８２とで構成
されている。即ち、バッファ８１は信号ＷＡ／により、
行アドレスＷＡＤを転送するか保持するかを制御され、
バッファ８２は信号ＲＡ／により、行ドレスＲＡＤを転
送するか保持するかを制御される構成になっている。Ｒ
ＡＳ／及びＣＡＳ／生成回路９０は、各信号ＷＲＥＱ，
ＲＲＥＱをそれぞれＪ端子に入力する２つのＪＫ−Ｆ．
Ｆ．９１，９２と、そのＪＫ−Ｆ．Ｆ．９１の反転出力
とＪＫ−Ｆ．Ｆ．９２の正相出力を入力して該ＪＫ−
Ｆ．Ｆ．９２のＫ／端子に出力を送出するゲート９３
と、ＪＫ−Ｆ．Ｆ．９２の反転出力とＪＫ−Ｆ．Ｆ．９
１の正相出力を入力して該ＪＫ−Ｆ．Ｆ．９１のＫ／端
子に出力を送出するゲート９４とを、有している。これ
らのゲート９３，９４は、要求信号ＷＲＥＱ，ＲＲＥＱ
の競合を回避するものである。ＲＡＳ／及びＣＡＳ／生
成回路９０は、ＪＫ−Ｆ．Ｆ．９１の正相の出力を入力
しするシフトレジスタ９５と、シフトレジスタ９５の出
力から、フレームメモリ１０に対する制御信号ＷＣＡＳ
／を生成するゲート９６と、ＪＫ−Ｆ．Ｆ．９２の正相
の出力を入力しするシフトレジスタ９７と、このシフト
レジスタ９７の出力からフレームメモリ１０に対する制
御信号ＲＣＡＳ／を生成するゲート９８と、それらの制
御信号ＷＣＡＳ／，ＲＣＡＳ／のＡＮＤ条件をとってフ
レームメモリ１０に供給する制御信号ＣＡＳ／を生成す
るゲート９９と、信号ＣＡＳ／を遅延させて信号ＲＡＳ
／を生成する遅延回路１００とを、設けている。

【００１１】次に、図１の液晶表示制御装置の動作を、
図を用いて説明する。この液晶表示制御装置は、上位装
置であるパーソナルコンピュータからデータＤＴ１と水
平同期信号HSYNC 及び垂直同期信号VSYNC のうち、デー
タＤＴ１はフレームメモリ１０に供給され、また、水平
同期信号HSYNC 及び垂直同期信号VSYNC は同期回路２０
に入力される。同期回路２０は、各同期信号HSYNC ，VS
YNC に同期したクロック信号ＷＣＬＫと水平表示信号HD
ISP 及び垂直表示信号VDISP と映像信号の有効部分を示
す書込みイネーブル信号ＷＥ／を生成して書込み行アド
レスカウンタ３０及び書込みコントロール回路４０に供
給する。一方、同期信号生成回路５０は、フレームメモ
リ１０に書込まれたデータを読出すために任意に設定さ
れた水平同期信号LHSYNC、垂直同期信号LVSYNC、読出し
用クロック信号ＲＣＬＫ、垂直表示信号LVDISP、水平表
示信号LHDISP、及び有効表示部分を示す読出しイネーブ
ル信号ＲＥ／を生成し、読出し行アドレスカウンタ６０
及び読出しコントロール回路７０に供給する書込み行アドレスカウンタ３０は信号VDISP を、Ｆ．
Ｆ．３１で同期信号HSYNC の１サイクル分遅延してクリ
ア端子に入力し、同期信号HSYNC の立ち上がりに同期し
てカウントを行い、書込み行アドレスＷＡＤを設定す
る。読出し行アドレスカウンタ６０は同期信号LHSYNCの
立ち上りに同期してカウントを行い、読出し行アドレス
ＲＡＤを設定する。

【００１２】図５は書込み要求信号の生成のタイムチャ
ートであり、図６は読出し要求信号の生成のタイムチャ
ートである。図５及び図６を参照しつつ、書込みコント
ロール回路４０と読出しコントロール回路７０の動作を
説明する。書込みコントロール回路４０は、図５に示す
ように、各信号ＷＣＬＫ，HDISP，VDISP ，ＷＥから、
データＤＴ１を書込むための書込み要求信号ＷＲＥＱを
生成してＲＡＳ／及びＣＡＳ／生成回路９０に伝達す
る。即ち、信号VDISP が“Ｈ”レベルで、かつ信号HSYN
C ／の立ち下がりから信号HDISP の立ち上がりまで期
間、信号ＷＲＥＱは“Ｈ”レベルとなる。さらに、書込
みコントロール回路４０は、信号ＷＲＥＱが“Ｈ”レベ
ルの間でかつ信号ＷＲＡＳ及びＷＣＡＳが共に“Ｌ”の
とき、アドレス切換え信号ＷＡ／を生成して図４に示し
たバッファ８１の制御端子に供給する。読出しコントロ
ール回路７０は、図６に示すように、各信号ＲＣＬＫ，
LHDISP，LVDISP，ＲＥから、データＤＴ２を出力するた
めの読出し要求信号ＲＲＥＱを生成してＲＡＳ／及びＣ
ＡＳ／生成回路９０に伝達する。即ち、信号LVDISPが
“Ｈ”レベルで、かつ信号ＬＤＩＳＰの立ち下がりから
信号HSYNC の立ち下がりの期間、信号ＲＲＥＱは“Ｈ”
レベルとなる。さらに、読出しコントロール回路４０
は、信号ＲＲＥＱと各信号ＲＡＳ／，ＣＡＳ／のレベル
に応じて、アドレス切換え信号ＲＡ／を生成して図５に
示したバッファ８２のゲートに供給する。アドレス切換
え回路８０は、図４における各バッファ８１，８２の制
御端子にそれぞれ入力された切換え信号ＷＡ／，ＲＡ／
に基づき、行アドレスＷＡＤまたは行アドレスＲＡＤを
切換えてフレームメモリ１０に供給する。

【００１３】図７は、制御信号生成のタイムチャートで
ある。図７には、各同期信号HSYNC ／，LHSYNC／と、要
求信号ＷＲＥＱ，ＲＲＥＱと制御信号ＣＡＳ／と、ゲー
ト９９に入力される信号ＷＣＡＳ，ＲＣＡＳとが、それ
ぞれが示されている。ＲＡＳ／及びＣＡＳ／生成回路９
０で、各要求信号ＷＲＥＱ，ＲＲＥＱは、図４における
２つのＪＫ−Ｆ．Ｆ．９１，９２にそれぞれ入力され
る。各同期信号HSYNC ／，LHSYNC／の１周期に対応した
各要求信号ＷＲＥＱ，ＲＲＥＱに対する信号ＷＣＡＳ
／，ＲＣＡＳ／が、ゲート９６，９８の出力としてそれ
ぞれ生成される。信号ＷＣＡＳ／，ＲＣＡＳ／は図７の
ように互いに競合しないものとされる。即ち、ＪＫ−
Ｆ．Ｆ．９１，９２及びゲート９３，９４の構成によ
り、例えば、信号ＷＣＡＳ／が生成されているときに信
号ＲＣＡＳ／が遅延されて生成され、信号ＲＣＡＳ／が
生成されているときには、信号ＷＣＡＳ／が遅延されて
生成される。ゲート９９は、各ゲート９６，９８のＡＮ
Ｄ条件をとり、制御信号ＣＡＳ／を生成してフレームメ
モリ１０に送出する。また、遅延回路１００は信号ＣＡ
Ｓ／に対して遅延した信号ＲＡＳ／を生成してフレーム
メモリ１０に送出する。

【００１４】図８は、図３のフレームメモリのタイムチ
ャートであり、図３及び図８を参照しつつ、フレームメ
モリ１０における書込みと読出しを説明する。データＤ
Ｔ１の書込みにおいて、書込みイネーブル信号ＷＥによ
って入力用シリアルメモリ１２にデータＤＴ１の格納が
許可され、クロック信号ＷＣＬＫに同期してその格納が
行われる。各制御信号ＲＡＳ／，ＣＡＳ／が共に“Ｌ”
レベルの状態のとき、シリアルメモリ１２に格納された
データＤＴ１は、行アドレスＷＡＤで設定されたメモリ
アレイ１１のアドレスに書込まれる。１ライン分の書込
みが終了すると、次の１ライン分の書込みが行われる。
順次、この操作を繰り返すことにより、ｎライン分の入
力データＤＴ１が、メモリアレイ１１に書込まれる。一
方、メモリアレイ１１に書込まれたデータは、各制御信
号ＲＡＳ／，ＣＡＳ／が共に“Ｌ”レベルの状態のと
き、行アドレスＲＡＤで設定されたメモリアレイ１１の
アドレスから、シリアルメモリ１３に転送される。読出
しイネーブル信号ＲＥによってシリアルメモリ１３のデ
ータの読出しが許可され、シリアルメモリ１３のデータ
は、データＤＴ２としてクロック信号ＲＣＬＫに同期し
て読出される。

【００１５】以上のように、本実施例では、フレームメ
モリ１０に対する書込みを、パーソナルコンピュータか
らの水平同期信号HSYNC 及び垂直同期信号VSYNC に同期
して行い、読出しは、設定された水平同期信号LHSYNC及
び垂直同期信号LVSYNCに同期して行う構成である。即
ち、水平同期信号HSYNC 及び垂直同期信号VSYNC に対し
て非同期にデータＤＴ２を読出す構成にしている。そし
て、非同期に読出すことにによって生じるフレームメモ
リ１０での競合を、ＲＡＳ／及びＣＡＳ／生成回路９０
が回避している。即ち、本実施例は小規模な回路構成
で、液晶表示ユニットの動作可能周波数に対応させた映
像信号の読出しを、可能にしている。なお、本発明は、
上記実施例に限定されず種々の変形が可能である。例え
ば、パーソナルコンピュータからの入力データＤＴ１
は、デジタル信号として記載されているが、アナログ信
号の場合にも、パーソナルコンピュータからの出力に対
するアナログ−デジタル変換を行うことで上記実施例と
同じ処理が行える。また、同期生成回路５０を設けて、
固定されたタイミング信号を生成する構成にしている
が、液晶表示ユニットの動作可能周波数に対応して随時
各タイミング信号を変更する構成にしてもよい。

【００１６】

【発明の効果】以上詳細に説明したように、本発明によ
れば、フレームメモリに対する書込みを、映像信号供給
源からの第１のタイミング信号に同期して行い、読出し
は、設定された第２のタイミング信号に同期して行うこ
とができる。即ち、第１のタイミング信号に対して非同
期に映像信号を読出す構成にでき、非同期に読出すこと
にによって生じるフレームメモリでの競合を、液晶表示
ユニット競合回避部が回避する。そのため、例えば、第
２のタイミング信号の設定を液晶表示ユニットに対する
インターフェースに適合させれば、小規模な回路構成
で、液晶表示ユニット等の動作可能周波数に対応させた
映像信号の読出しが、可能となる。

【図面の簡単な説明】

【図１】本発明の実施例を示す液晶表示制御装置の構成
ブロック図である。

【図２】従来の液晶表示制御装置を示す構成ブロック図
である。

【図３】図１中のフレームメモリの概要を説明する構成
ブロック図である。

【図４】フレームメモリの周辺を示す構成ブロック図で
ある。

【図５】書込み要求信号生成のタイムチャートである。

【図６】読出し要求信号生成のタイムチャートである。

【図７】制御信号生成のタイムチャートである。

【図８】図３のフレームメモリのタイムチャートであ
る。

【符号の説明】

１０フレームメモリ２０同期回路３０書込み行アドレスカウンタ４０書込みコントロール回路５０同期信号生成回路６０読出し行アドレスカウンタ７０読み足しコントロール回路８０アドレス切換え回路９０ＲＡＳ／及びＣＡＳ／生成回路 HSYNC 水平同期信号（第１のタイミン
グ信号） VSYNC 垂直同期信号（第１のタイミン
グ信号） HDSYNC 水平表示信号 VDSYNC 垂直表示信号 WCLK クロック信号 LHSYNC 水平同期信号（第２のタイミン
グ信号） LVSYNC 垂直同期信号（第２のタイミン
グ信号） LHDSYNC 水平表示信号（第２のタイミン
グ信号） LVDSYNC 垂直表示信号（第２のタイミン
グ信号） RWCLK クロック信号（第２のタイミン
グ信号）ＷＡＤ書込み行アドレスＲＡＤ読出し行アドレスＷＲＥＱ書込み要求信号ＲＲＥＱ読出し要求信号ＲＡＳ／，ＣＡＳ／制御信号

Claims

【特許請求の範囲】

【請求項１】液晶表示用の映像信号を格納するフレー
ムメモリと、映像信号供給源からの第１のタイミング信号に基づき前
記フレームメモリに対する前記映像信号の書込み行アド
レスを設定する書込み行アドレス設定部と、前記第１のタイミング信号に基づき前記フレームメモリ
に対する前記映像信号の書込み要求信号を生成する書込
みコントロール回路と、所望のタイミングで設定された第２のタイミング信号を
送出する同期信号生成回路と、前記第２のタイミング信号に基づき前記フレームメモリ
に対する映像信号の読出し行アドレスを設定する読出し
行アドレス設定部と、前記第２のタイミング信号に基づき前記フレームメモリ
に対する読出し要求信号を生成する読出しコントロール
回路と、前記書込み要求信号及び読出し要求信号から前記フレー
ムメモリにおける前記映像信号の書込みと読出しの競合
を回避する制御信号を生成し、該フレームメモリに送出
する競合回避部とを、備えたことを特徴とする液晶表示制御手段。