JP2801441B2 - タイムベースコレクタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力側の信号のジッタ
や同期信号の乱れをメモリを用いて時間軸変換すること
により、出力側に影響を及ぼすことを防止すると共に、
上下左右反転等の画像の特殊効果処理を同一メモリ上で
実現するタイムベースコレクタに関するものである。

【０００２】

【従来の技術】図１０は、従来のタイムベースコレクタ
及び画像処理機能を実現する回路の一例を示す概略ブロ
ック図で、映像信号をディジタル化するＡ／Ｄコンバー
タ１１と、映像信号に同期したクロックを出力するＡ／
Ｄクロック発生回路１２と、ラインメモリ１３（フィー
ルドメモリでもよい）と、ラインメモリの書き込み制御
回路１４と、読み出し制御回路１５と、基準クロック発
生回路１６と、画像メモリ１７と、画像メモリ１７の書
き込み／読み出しを制御する画像メモリ制御回路１８と
から主として構成されている。

【０００３】従来、タイムベースコレクタ（以下、ＴＢ
Ｃと称す）は、時間軸変動を持つ入力信号からＡ／Ｄク
ロック発生回路１２でこれに同期したクロックを発生さ
せ、このクロックをＡ／Ｄコンバータ１１に供給して入
力信号をサンプリングしている。従って、Ａ／Ｄコンバ
ータ１１の出力には時間軸変動成分が含まれる。

【０００４】そこで、この信号をＡ／Ｄクロックに同期
した書き込み制御信号によりラインメモリ１３に書き込
み、これを基準クロック発生回路１６で入力信号とは独
立して発生させた時間軸変動成分を含まない安定した基
準クロックに基づいて生成された読み出し制御信号によ
り読み出すことにより、この時間軸の変動を吸収してい
る。なお、書き込み制御信号は書き込み制御回路１４で
生成され、読み出し制御信号は読み出し制御回路１５で
生成される。

【０００５】上記構成によれば、ラインメモリ１３の書
き込みと読み出しとは全く独立して行われるので、タイ
ミングによっては追い越し、追い抜きと呼ばれる現象が
発生する。したがって、書き込み、読み出しのそれぞれ
に対して、正確にフィールドの管理を行わないと、画像
を表示したときにラインの上下反転が生じ、インターレ
ースの位相関係が成り立たなくなることもある。これに
対する対策は種々行われている。

【０００６】又、これとは別に、画像の静止や上下左右
反転等の特殊効果処理は、ＴＢＣにより時間軸変動をな
くした映像信号を、画像メモリ制御回路１８で基準クロ
ックに同期して生成される書き込み信号により、改めて
ランダムアクセス可能なメモリ（以下、ＲＡＭと称す）
に書き込みを行い、その書き込み時、或いは読み出し時
のアドレスを変える（例えば、読み出し時と書き込み時
のアドレスを逆に出力する）等により行われている。

【０００７】

【発明が解決しようとする課題】しかしながら、上記従
来の構成では、ＴＢＣの機能を実現するために、ライン
メモリ又はフレームメモリ以外に、画像処理を行うため
のメモリが更に必要になる。これに伴って、これらのメ
モリをそれぞれ制御する回路も別途必要になるので、回
路構成が複雑化、且つ大規模化し、全体としてコスト高
になるという問題点を有している。

【０００８】

【課題を解決するための手段】請求項１の発明は、上記
課題を解決するために、入力側と出力側とが、それぞれ
非同期に独立して動作するタイムベースコレクタにおい
て以下の手段を講じている。

【０００９】すなわち、本発明は、出力側の水平走査期
間に対応して変化する基準同期信号を出力する同期信号
発生手段と、入力側の信号をランダムアクセスメモリ部
の所定アドレスに書き込むための、書き込みタイミング
信号及びアドレス情報を上記の基準同期信号に基づいて
入力側の信号に同期して出力する書き込み制御手段と、
上記の基準同期信号に同期した読み出しクロック信号を
出力する読み出し制御手段と、ランダムアクセスメモリ
部とシリアルアクセスメモリ部とを備え、出力側の水平
ブランキング期間中に入力側の書き込みタイミングに同
期して、基準同期信号の１水平ライン毎に、１水平ライ
ン分のデータをランダムアクセスメモリ部からシリアル
アクセスメモリ部に転送すると共に、出力側の水平走査
期間中に上記の読み出しクロック信号に基づいて１水平
ライン分毎のデータをシリアルアクセスメモリ部から出
力する手段（ビデオランダムアクセスメモリ）とを備え
た構成である。

【００１０】又、請求項２の発明は、上記課題を解決す
るために、入力側と出力側とが、それぞれ非同期に独立
して動作するタイムベースコレクタにおいて、以下の手
段を講じている。

【００１１】すなわち、本発明は、出力側の水平走査期
間に対応して変化する基準同期信号を出力する同期信号
発生手段と、入力側の信号をシリアルアクセスメモリ部
に書き込むための、書き込み制御信号を上記の基準同期
信号に基づいて入力側の信号に同期して出力する書き込
み制御手段と、上記の基準同期信号に同期した読み出し
タイミング信号及びアドレス情報を出力する読み出し制
御手段と、ランダムアクセスメモリ部とシリアルアクセ
スメモリ部とを備え、入力側の水平ブランキング期間中
に、出力側の読み出しタイミングに同期して、入力側の
信号の１水平ライン毎に、１水平ライン分のデータをシ
リアルアクセスメモリ部からランダムアクセスメモリ部
に転送すると共に、入力側の水平走査期間中に上記の読
み出しクロック信号、およびアドレス情報に基づいて１
水平ライン分毎のデータをランダムアクセスメモリ部か
ら出力する手段（ビデオランダムアクセスメモリ）とを
備えた構成である。

【００１２】

【作用】請求項１の発明の構成により、入力側の信号
は、書き込み制御手段からの書き込みタイミング信号及
びアドレス情報に基づいて、ランダムアクセスメモリ部
の指定されたアドレスに書き込まれる。

【００１３】一方、出力側の水平ブランキング期間中
に、入力側の書き込みタイミングに同期して、基準同期
信号の１水平ライン毎に、書き込みタイミングに同期し
て、ランダムアクセスメモリ部に書き込まれた１水平ラ
イン分のデータが、ランダムアクセスメモリ部からシリ
アルアクセスメモリ部に転送される。

【００１４】そして、ランダムアクセスメモリ部からシ
リアルアクセスメモリ部に転送されたデータは、出力側
の水平走査期間中に、読み出し制御手段からの読み出し
クロック信号に同期して、シリアルアクセスメモリ部か
ら１水平ライン分のデータ毎に出力される。

【００１５】更に、入力画像の静止画表示、及び上下左
右反転等の特殊効果処理は、ランダムアクセスメモリ部
への書き込みを中止して読み出しのみを行うと共に、書
き込みの際の書き込みアドレス（ロウアドレス、カラム
アドレス）を逆にし、ランダムアクセスメモリ部からシ
リアルアクセスメモリ部へのデータ転送を行う時のアド
レスを逆にすることにより実現できる。

【００１６】以上より、入力側と出力側との同期および
フィールド管理は完全に分離して行えるので、入力側お
よび出力側相互のタイミングには干渉が生じないので、
追い抜きや追い越しが生じても、ラインの上下反転等の
問題は起こらない。

【００１７】又、請求項２の発明の構成により、入力側
の信号は、書き込み制御手段からの書き込み制御信号に
基づいてシリアルアクセスメモリ部に書き込まれる。

【００１８】一方、入力側の水平ブランキング期間中
に、出力側の読み出しタイミングに同期して、入力側の
信号の１水平ライン毎に、１水平ライン分のデータがシ
リアルアクセスメモリ部からランダムアクセスメモリ部
に転送される。

【００１９】そして、シリアルアクセスメモリ部からラ
ンダムアクセスメモリ部に転送されたデータは、入力側
の水平走査期間中に上記の読み出しクロック信号、およ
びアドレス情報に基づいて、１水平ライン分毎のデータ
がランダムアクセスメモリ部から出力される。つまり、
転送されたデータは、ランダムアクセスメモリ部から読
み出されるので、任意のアドレスからの読み出しが可能
になる。従って、拡大・縮小（２度読み・間引き）等の
特殊効果処理が外付け回路なしに、即ち回路構成を複雑
化且つ大規模化することなしに、同一メモリ上で容易に
且つ確実に行える。

【００２０】更に、入力側と出力側との同期およびフィ
ールド管理は完全に分離して行えるので、入力側および
出力側相互のタイミングには干渉が生じないので、追い
抜きや追い越しが生じても、ラインの上下反転等の問題
は起こらない。

【００２１】

【実施例】本発明を図１ないし図９に基づいて、以下に
詳細に説明する。

【００２２】まず、請求項１に係るタイムベースコレク
タの実施例について図１乃至図５を参照しながら、以下
に説明する。

【００２３】本実施例に係るタイムベースコレクタは、
図１に示すように、映像信号をディジタル化するＡ／Ｄ
コンバータ１と、映像信号に同期したクロックを出力す
るＡ／Ｄクロック発生回路２と、入力側のフィールド判
定信号に従って切り替わるスイッチ３と、ビデオＲＡＭ
４と、Ａ／Ｄクロック発生回路２の出力に同期したＶＲ
ＡＭ（Video Random Access Memory）４への書き込みタ
イミング信号及びアドレス情報を発生する書き込み制御
回路５（書き込み制御手段）と、基準クロックや映像同
期信号等を生成する内部同期信号発生回路６（同期信号
発生手段）と、基準クロックに同期したＶＲＡＭ４から
の読み出しタイミング信号及びアドレス情報を発生する
読み出し制御回路７（読み出し制御手段）と、出力側の
フィールド判定信号に基づいて切り替わるスイッチ８と
から主として構成されている。

【００２４】上記ＶＲＡＭ４は、図１に示すように、奇
数フィールド用ＶＲＡＭおよび偶数フィールド用ＶＲＡ
Ｍを有するマルチポートビデオランダムアクセスメモリ
である。奇数フィールド用ＶＲＡＭは、ＲＡＭ部４ｂ及
びＳＡＭ（Serial Access Memory）部４ｄから構成され
ている。又、偶数フィールド用ＶＲＡＭは、ＲＡＭ部４
ａ及びＳＡＭ部４ｃから構成されている。

【００２５】Ａ／Ｄクロック発生回路２では、入力され
た映像信号に基づいてＡ／Ｄクロックが生成されてＡ／
Ｄコンバータ１に出力される。そして、Ａ／Ｄコンバー
タ１に入力された映像信号は、Ａ／Ｄクロック発生回路
２からのＡ／Ｄクロックをサンプリングクロックとし
て、Ａ／Ｄコンバータ１でディジタル化された後、書き
込み制御回路５で生成された書き込みタイミング信号及
びアドレス情報に基づいてＶＲＡＭ４のＲＡＭ部に書き
込まれる。なお、書き込みタイミング信号及びアドレス
情報はＡ／Ｄクロックに同期して出力される。

【００２６】この時、Ａ／Ｄコンバータ１の出力は、入
力側フィールド判定信号に基づいて、スイッチ３により
切り替えられてＶＲＡＭ４のＲＡＭ部４ａ又はＲＡＭ部
４ｂに送られる。なお、Ａ／Ｄコンバータ１の出力は、
スイッチ３内の接点３ｃに送られる。スイッチ３内の接
点３ａは、偶数フィールド用のＶＲＡＭのＲＡＭ部４ａ
に接続される一方、接点３ｂは、奇数フィールド用ＶＲ
ＡＭのＲＡＭ部４ｂに接続されている。

【００２７】例えば、入力側フィールド判定信号が偶数
フィールドに対応する場合、接点３ｃは接点３ａに接続
される一方、奇数フィールドに対応する場合、接点３ｃ
は接点３ｂに接続される。この結果、偶数フィールドの
データはＲＡＭ部４ａに書き込まれる一方、奇数フィー
ルドのデータはＲＡＭ部４ｂに書き込まれるようになっ
ている。

【００２８】このようにしてＲＡＭ部４ａ・４ｂに書き
込まれたデータは、以下のようにしてＳＡＭ部４ｃ・４
ｄからそれぞれ出力される。

【００２９】すなわち、内部同期信号発生回路６より出
力される基準同期信号の１水平期間ごとに入力側の書き
込みタイミングに同期して、ＲＡＭ部４ａ（４ｂ）から
ＳＡＭ部４ｃ（４ｄ）へ１ライン分のデータが転送され
る。そして、転送されたデータは、順次、基準クロック
に同期した読み出し制御回路７により生成される読み出
しクロック信号に基づいてＳＡＭ部４ｃ（４ｄ）から読
み出される。

【００３０】ＳＡＭ部４ｃ（４ｄ）から読み出されたデ
ータは、出力側フィールド判定信号に基づいてスイッチ
８により切り替えられて出力される。なお、ＳＡＭ部４
ｃの出力はスイッチ８内の接点８ａに送られる一方、Ｓ
ＡＭ部４ｄの出力はスイッチ８内の接点８ｂに送られ
る。

【００３１】例えば、読み出されるデータが偶数フィー
ルドの場合は、スイッチ８内の接点８ｃは接点８ａに接
続される一方、奇数フィールドの場合は、接点８ｃは接
点８ｂに接続される。つまり、読み出されるデータは、
偶数フィールドの時にはスイッチ８が偶数フィールド用
メモリ側に切り替えられて出力される一方、奇数フィー
ルドのデータの時にはスイッチ８が奇数フィールド用メ
モリ側に切り替えられて出力されるようになっている。

【００３２】ここで、上記構成における書き込み／読み
出しの動作の一例を図２乃至図５に基づいて以下に説明
する。

【００３３】図２乃至図５は、入力側と出力側の同期信
号、ＶＲＡＭ４の制御信号の関係を示している。

【００３４】図２は、垂直走査期間に対応する信号とフ
ィールドの判定信号のタイミングを示し、（ｂ）のＶＤ
ＳＰＡは入力側の垂直走査期間を示す信号であり、
（ａ）のＦＩＥＬＤＡは入力側のフィールド判定信号で
あり、（ｄ）のＶＤＳＰＤは出力側の垂直走査期間を示
す信号、（ｃ）のＦＩＥＬＤＤは出力側のフィールドの
判定信号である。

【００３５】図３は、垂直走査期間を示す信号と水平走
査期間を示す信号のタイミングを示す図であり、（ｂ）
のＨＤＳＰＡは入力側の水平走査期間を示す信号であ
り、（ｄ）のＨＤＳＰＤは出力側の水平走査期間を示す
信号である。図３（ｅ）のＴＲＡＮＳＤはＨＤＳＰＤが
ローレベルの時に、所定の期間だけローレベルになる信
号であり、（ｆ）のＲＤＣＬＫ（読み出しクロック信
号）はＳＡＭ部４ｃ・４ｄからデータを読み出すための
ドットクロックである。又、図３（ａ）のＶＤＳＰＡは
入力側の垂直走査期間を示す信号であり、（ｃ）のＶＤ
ＳＰＤは出力側の垂直走査期間を示す信号である。

【００３６】図４は、ＨＤＳＰＡがハイレベルの期間、
即ち入力映像信号の表示期間のある時刻のＶＲＡＭ４の
ＲＡＭ部への書き込み及び１ロウ（Row ）分のデータを
ＲＡＭ部からＳＡＭ部へ転送（複写）するためのタイミ
ングを示す図であり、（ａ）のＲＡＳはロウ（Row ）ア
ドレスストローブ信号であり、（ｂ）のＣＡＳはカラム
（Column）アドレスストローブ信号であり、（ｃ）のＡ
ＤＲＳはＲＡＳ、ＣＡＳによって取り込まれる書き込み
アドレスデータであり、（ｄ）のＤＴはＶＲＡＭ４特有
のＲＡＭ部とＳＡＭ部の間のデータ転送をコントロール
する信号であり、（ｅ）のＤＡＴＡはＡ／Ｄコンバータ
１によりディジタル化されたデータであり、（ｆ）のＴ
ＡＤＲＳはＲＡＭ部からＳＡＭ部へ１ロウ分のデータを
転送（複写）する際に、何番目のライン（ロウ）のデー
タを転送するかを示すラインアドレスをカウントするア
ドレスカウント信号である。

【００３７】ここで、ＶＲＡＭ４への入力データの書き
込みサイクルをＷ０、Ｗ１、Ｗ２…とすると、この期間
にＡ／Ｄコンバータ１によりディジタル化された入力信
号Ｄ０、Ｄ１、Ｄ２…はＲＡＳおよびＣＡＳのタイミン
グによりＶＲＡＭ４のアドレス（Ｒ０，Ｃ０）、（Ｒ
０，Ｃ１）、（Ｒ０，Ｃ２）…に、順次、書き込まれて
いく。

【００３８】また、Ｔ０、Ｔ１、Ｔ２…は、ＲＡＭ部か
らＳＡＭ部への１ロウ分のデータ転送サイクルで、通
常、図４（ｇ）に示すように、ＴＲＡＮＳＤがハイレベ
ルの時（Ｔ０、Ｔ２サイクル）何の動作も行われない
が、読み出し側で次のラインのデータを要求してきた場
合（ＴＲＡＮＳＤがローレベルになった場合）には、Ｒ
ＡＳの立ち下がりでＴＲＡＮＳＤをラッチして入力側の
信号に同期をとり、ＴＲＡＮＳＤＬを生成し（図４
（ｈ）参照）、この信号のローレベルの期間に含まれる
転送サイクルでＲＡＳ、ＣＡＳ、ＡＤＲＳ、ＤＴ（何れ
も書き込みタイミング信号）をＲＡＭ部からＳＡＭ部へ
１ロウ分のデータ転送タイミングとしてセットする（Ｔ
１サイクル）。

【００３９】そして、ＴＡＤＲＳにより、次に転送する
ラインのアドレスを示す転送ラインアドレスカウンタ
（図示しない）がカウントアップ（或いはカウントダウ
ン）される。なお、ＴＲＡＮＳＤのローレベルの期間
は、１書き込みサイクルと１転送サイクルを加えた期間
に等しくなるように設定されている。

【００４０】しかし、ＶＤＳＰＡ、ＦＩＥＬＤＡ、ＨＤ
ＳＰＡ、ＲＡＳ、ＣＡＳ、ＡＤＲＳ、ＤＴ、ＴＡＤＲ
Ｓ、ＴＲＡＮＳＤＬは入力側のクロックに同期する一
方、ＶＤＳＰＤ、ＦＩＥＬＤＤ、ＨＤＳＰＤ、ＴＲＡＮ
ＳＤは出力側の基準クロックに同期している。

【００４１】ところが、入力側と出力側のクロックは全
く独立しており、それぞれの信号間のタイミングは不定
である（入力信号の時間軸変動成分、入力信号の同期信
号の周波数と内部同期信号発生回路６から出力された同
期信号の周波数とのずれによって変化する）ため、図５
（ａ）〜（ｄ）に示すように、ＲＡＳの立ち下がりでＴ
ＲＡＮＳＤのローレベルの期間が２度ラッチされること
がある。

【００４２】これに伴って、ＴＲＡＮＳＤＬの期間が２
倍になるので、Ｔ２サイクルでもＲＡＭ部からＳＡＭ部
への１ロウ分のデータ転送タイミングが出力されて誤動
作してしまう。

【００４３】そこで、１回の転送タイミングに伴って、
転送ラインアドレスのカウントのために必ず１パルスの
ＴＡＤＲＳが出力される（図４（ｆ）参照）ことを利用
して、本実施例では、この信号の立ち上がりでＴＲＡＮ
ＳＤＬを強制的にハイレベルにする回路を採用してい
る。これにより、上記のような誤動作が防止できる。

【００４４】こうしてＳＡＭ部４ｃ・４ｄに転送された
１ライン分のデータは、次のＨＤＳＰＤの立ち上がりと
共に、ＲＤＣＬＫ（図３（ｆ）参照）によって１ドット
ずつ順次読み出される。そして、再びＨＤＳＰＤがロー
レベルになり、ＴＲＡＮＳＤがローレベルになると、図
４のＴ１サイクルと同様のタイミングが生成されて、Ｖ
ＲＡＭ４のＲＡＭ部４ａ（４ｂ）からＳＡＭ部４ｃ（４
ｄ）への１ロウ分のデータ転送が行われる。

【００４５】これ以後、ＶＤＳＰＤがハイレベルの期
間、上記動作が繰り返され、ＶＤＳＰＤがローレベルに
なると転送ラインアドレスカウンタをクリアし、次に再
びＶＤＳＰＤがハイレベルになるまで上記動作は停止さ
れる。この期間、ＦＩＥＬＤＤは反転し、スイッチ８が
切り替えられて、今まで読み出していたのとは別のフィ
ールドのＶＲＡＭ４のデータが選択される。

【００４６】以上のような動作により、入力側と出力側
の同期およびフィールド管理が完全に分離でき、相互の
タイミングには一切の干渉がないため、追い抜き、追い
越し等が生じてもラインの上下反転等の問題も起こらな
い。

【００４７】更に、入力画像の静止画表示、或いは上下
左右反転等の特殊効果処理は、ＶＲＡＭ４への書き込み
を中止して読み出しのみを行うか、書き込みの際の書き
込みアドレスを逆に出力するか（ロウアドレスとカラム
アドレスとを逆にする）、或いはＲＡＭ部からＳＡＭ部
への１ロウ分のデータ転送を行う時の転送ラインアドレ
スカウンタのアドレスを逆に出力することにより容易に
行える。

【００４８】ここで、請求項２に係るタイムベースコレ
クタの実施例について図６乃至図９を参照しながら、以
下に説明する。なお、説明の便宜上、上記実施例と同一
の機能を有する部材については同一の参照番号を付記す
る。

【００４９】本実施例に係るタイムベースコレクタは、
図６に示すように、映像信号をディジタル化するＡ／Ｄ
コンバータ１と、映像信号に同期したクロックを出力す
るＡ／Ｄクロック発生回路２と、入力側のフィールド判
定信号に従って切り替わるスイッチ３と、ビデオＲＡＭ
（ＶＲＡＭ）４と、Ａ／Ｄクロック発生回路２の出力に
同期したＶＲＡＭ４への書き込みタイミング信号および
アドレス情報を発生する書き込み制御回路５と、基準ク
ロックや映像同期信号等を生成する内部同期信号発生回
路６と、基準クロックに同期したＶＲＡＭ４からの読み
出しタイミング信号およびアドレス情報を発生する読み
出し制御回路７と、出力側のフィールド判定信号に基づ
いて切り替わるスイッチ８とから主として構成されてい
る。

【００５０】Ａ／Ｄクロック発生回路２では、入力され
た映像信号に基づいてＡ／Ｄクロックが生成されてＡ／
Ｄコンバータ１に出力される。そして、Ａ／Ｄコンバー
タ１に入力された映像信号は、Ａ／Ｄクロック発生回路
２からのＡ／Ｄクロックをサンプリングクロックとし
て、Ａ／Ｄコンバータ１でディジタル化された後、書き
込み制御回路５（書き込み制御手段）で生成された書き
込みクロック信号（書き込み制御信号）に基づいてＶＲ
ＡＭ４（ビデオランダムアクセスメモリ手段）のＳＡＭ
部に書き込まれる。なお、書き込みクロック信号はＡ／
Ｄクロックに同期して出力される。

【００５１】上記ＶＲＡＭ４は、図６に示すように、奇
数フィールド用ＶＲＡＭおよび偶数フィールド用ＶＲＡ
Ｍを有するマルチポートビデオランダムアクセスメモリ
である。奇数フィールド用ＶＲＡＭは、ＲＡＭ部４ｂ及
びＳＡＭ部４ｄから構成されている。又、偶数フィール
ド用ＶＲＡＭは、ＲＡＭ部４ａ及びＳＡＭ部４ｃから構
成されている。

【００５２】この時、Ａ／Ｄコンバータ１の出力は、入
力側フィールド判定信号に基づいて、スイッチ３により
切り替えられてＶＲＡＭ４のＳＡＭ部４ｃ又はＳＡＭ部
４ｄに送られる。なお、Ａ／Ｄコンバータ１の出力は、
スイッチ３内の接点３ｃに送られる。スイッチ３内の接
点３ａは、偶数フィールド用のＶＲＡＭのＳＡＭ部４ｃ
に接続される一方、接点３ｂは、奇数フィールド用ＶＲ
ＡＭのＲＡＭ部４ｄに接続されている。

【００５３】例えば、入力側フィールド判定信号が偶数
フィールドに対応する場合、接点３ｃは接点３ａに接続
される一方、奇数フィールドに対応する場合、接点３ｃ
は接点３ｂに接続される。この結果、偶数フィールドの
データはＳＡＭ部４ｃに書き込まれる一方、奇数フィー
ルドのデータはＳＡＭ部４ｄに書き込まれるようになっ
ている。

【００５４】このようにしてＳＡＭ部４ｃ（４ｄ）に書
き込まれたデータは、以下のようにしてＲＡＭ部４ａ
（４ｂ）からそれぞれ出力される。

【００５５】すなわち、入力信号の１水平期間ごとに、
出力側の読み出しタイミングに同期してＳＡＭ部からＲ
ＡＭ部へ１ライン分のデータが転送される。転送された
データは、ＲＡＭ部から読み出されるため、任意のアド
レスから読み出しが可能になる。したがって、図１のＳ
ＡＭ部から読み出す構成では困難であった、拡大、縮小
（２度読み、間引き）等の特殊効果処理もこのメモリだ
けで行える。

【００５６】ＲＡＭ部４ａ・４ｂから読み出されたデー
タは、出力側フィールド判定信号に基づいてスイッチ８
により切り替えられて出力される。なお、ＲＡＭ部４ａ
の出力はスイッチ８内の接点８ａに送られる一方、ＲＡ
Ｍ部４ｂの出力はスイッチ８内の接点８ｂに送られる。

【００５７】例えば、読み出されるデータが偶数フィー
ルドの場合は、スイッチ８内の接点８ｃは接点８ａに接
続される一方、奇数フィールドの場合は、接点８ｃは接
点８ｂに接続される。つまり、読み出されるデータは、
偶数フィールドの時にはスイッチ８が偶数フィールド用
メモリ側に切り替えられて出力される一方、奇数フィー
ルドのデータの時にはスイッチ８が奇数フィールド用メ
モリ側に切り替えられて出力されるようになっている。

【００５８】ここで、上記構成における書き込み／読み
出しの動作の一例を図７乃至図１０に基づいて以下に説
明する。なお、垂直走査期間を示す信号とフィールドの
判定信号のタイミングは、前記実施例の図２と同じであ
るので、ここではその説明を省略する。図７乃至図９
は、入力側と出力側の同期信号とＶＲＡＭ４の制御信号
の関係を示している。

【００５９】図７は、垂直走査期間を示す信号と水平走
査期間を示す信号のタイミングを示す図であり、（ｄ）
のＨＤＳＰＡは入力側の水平走査期間を示す信号であ
り、（ｂ）のＨＤＳＰＤは出力側の水平走査期間を示す
信号である。また、図７（ｅ）のＴＲＡＮＳＡはＨＤＳ
ＰＡがローレベルの時に所定の期間だけローレベルにな
る信号であり、（ｆ）のＷＲＣＬＫ（書き込みクロック
信号）はＡ／Ｄコンバータ１によりディジタル化された
映像データをＳＡＭ部へ書き込むためのドットクロック
である。なお、図７（ａ）（ｃ）のＶＤＳＰＤおよびＶ
ＤＳＰＡは、それぞれ出力側および入力側の垂直走査期
間を示す信号である。

【００６０】図８は、ＨＤＳＰＤがハイレベルの期間、
即ち出力映像信号の表示期間のある時刻のＶＲＡＭ４の
ＲＡＭ部からのデータ読み出し、及びＳＡＭ部へ取り込
んだ水平１ライン分のデータをＲＡＭ部へ転送（複写）
するためのタイミングを示す図であり、各信号の意味は
図４と同じであるので、ここでは説明を省略する。

【００６１】ここで、ＶＲＡＭ４から出力データの読み
出しサイクルをＲ０、Ｒ１、Ｒ２…（図８参照）とする
と、この期間にＲＡＳおよびＣＡＳのタイミングにより
ＶＲＡＭ４のアドレス（Ｒ０，Ｃ０）、（Ｒ０，Ｃ
１）、（Ｒ０，Ｃ２）…から、順次、画像データＤ０、
Ｄ１、Ｄ２…が読み出される。

【００６２】Ｔ０、Ｔ１、Ｔ２…は、ＳＡＭ部からＲＡ
Ｍ部への１ロウ（Row ）分のデータ転送サイクルであ
り、通常、図８（ｇ）でＴＲＡＮＳＡがハイレベルの時
（Ｔ０、Ｔ２サイクル）何の動作も行われない。

【００６３】しかし、書き込み側でＳＡＭ部４ｃ（４
ｄ）に取り込んだ１ライン分のデータをＲＡＭ部に転送
する場合（ＴＲＡＮＳＡがローレベルになった場合）に
は、ＲＡＳの立ち下がりでＴＲＡＮＳＡをラッチして出
力側の信号に同期をとり、ＴＲＡＮＳＡＬを生成し（図
８（ｈ）参照）、この信号のローレベルの期間に含まれ
る転送サイクルでＲＡＳ、ＣＡＳ、ＡＤＲＳ、ＤＴ（何
れも読み出しタイミング信号）をＳＡＭ部からＲＡＭ部
へ１ロウ分のデータ転送タイミングとしてセットする
（Ｔ１サイクル）。

【００６４】そして、ＴＡＤＲＳ（図８（ｆ）参照）に
より、次に転送するラインのアドレスを示す転送ライン
アドレスカウンタがカウントアップ（或いはカウントダ
ウン）される。なお、ＴＲＡＮＳＡのローレベルの期間
は、１読み出しサイクルと１転送サイクルを加えた期間
に等しくなるように設定されている。

【００６５】ところで、ＶＤＳＰＤ、ＦＩＥＬＤＤ、Ｈ
ＤＳＰＤ、ＲＡＳ、ＣＡＳ、ＡＤＲＳ、ＤＴ、ＴＡＤＲ
Ｓ、ＴＲＡＮＳＡＬは出力側のクロックに同期する一
方、ＶＤＳＰＡ、ＦＩＥＬＤＡ、ＨＤＳＰＡ、ＴＲＡＮ
ＳＡは入力側の基準クロックに同期している。

【００６６】しかし、入力側と出力側のクロックは全く
独立しており、それぞれの信号間のタイミングは不定で
ある（入力信号の時間軸変動成分、入力信号の同期信号
の周波数と内部同期信号発生回路６から出力された同期
信号の周波数とのずれによって変化する）。

【００６７】このため、図９（ａ）〜（ｄ）に示すよう
に、ＲＡＳの立ち下がりでＴＲＡＮＳＡのローレベルの
期間が２度ラッチされることもある。これに伴って、Ｔ
ＲＡＮＳＡＬの期間が倍になるので、次のＴ２サイクル
でもＳＡＭ部からＲＡＭ部への１ロウ分のデータ転送タ
イミングが出力されて誤動作してしまう。

【００６８】そこで、１回の転送タイミングに伴って、
転送ラインアドレスのカウントのために必ず１パルスの
ＴＡＤＲＳが出力される（図８（ｆ）参照）ことを利用
して、本実施例では、この信号の立ち上がりでＴＲＡＮ
ＳＤＬを強制的にハイレベルにする回路を採用してい
る。これにより、上記のような誤動作が防止できる。

【００６９】こうしてＲＡＭ部４ａ（４ｂ）に転送され
たデータは、ＨＤＳＰＤがハイレベルの期間、Ｒ０、Ｒ
１、Ｒ２…のタイミングで、順次、読み出される。以
後、ＶＤＳＰＤがハイレベルの期間これが繰り返され、
ＶＤＳＰＤがローレベルになると転送ラインアドレスカ
ウンタをクリアし、次にＶＤＳＰＤが再びハイレベルに
なるまで動作が停止される。この期間、ＦＩＥＬＤＤは
反転し、スイッチ８が切り替えられて、今まで読み出し
ていたのとは別のフィールドのＶＲＡＭ４のデータが選
択される。

【００７０】以上のような動作により、入力側と出力側
の同期およびフィールド管理が完全に分離でき、相互の
タイミングには一切の干渉がないため、追い抜き、追い
越し等が生じてもラインの上下反転等の問題も起こらな
い。

【００７１】更に、入力画像の静止画表示は、ＳＡＭ部
４ｃ（４ｄ）からＲＡＭ部４ａ（４ｂ）への転送サイク
ルを禁止することにより行われる。又、上下左右反転の
特殊効果処理は、読み出し時のＲＡＭ部４ａ（４ｂ）の
ロウアドレス、カラムアドレスを逆に出力することによ
り行える。

【００７２】ここで、前記実施例（図１の構成）の場合
と異なるのは、読み出し側がＲＡＭ部４ａ（４ｂ）であ
るということである。即ち、図１ではＳＡＭ部４ｃ（４
ｄ）からデータを出力するため、ＲＤＣＬＫが入力され
るごとにメモリのアドレスの順番に１ドットずつ読み出
されるが、図６の構成の場合には、１ドット単位でラン
ダムにアドレスを指定できるので、データ間の間引きに
よる縮小表示や、２度読み等による拡大表示など、様々
な特殊効果処理を外付け回路なしに、即ち回路構成を複
雑化且つ大規模化することなく、容易に且つ確実に行え
る。

【００７３】

【発明の効果】請求項１の発明は、以上のように、出力
側の水平走査期間に対応して変化する基準同期信号を出
力する同期信号発生手段と、入力側の信号をランダムア
クセスメモリ部に書き込むための、書き込みタイミング
信号及びアドレス情報を上記の基準同期信号に基づいて
入力側の信号に同期して出力する書き込み制御手段と、
上記の基準同期信号に同期した読み出しクロック信号を
出力する読み出し制御手段と、ランダムアクセスメモリ
部とシリアルアクセスメモリ部とを備え、出力側の水平
ブランキング期間中に入力側の書き込みタイミングに同
期して、基準同期信号の１水平ライン毎に、１水平ライ
ン分のデータをランダムアクセスメモリ部からシリアル
アクセスメモリ部に転送すると共に、出力側の水平走査
期間中に上記の読み出しクロック信号に基づいて１水平
ライン分毎のデータをシリアルアクセスメモリ部から出
力する手段とを備えた構成である。

【００７４】それゆえ、ＴＢＣ機能実現と、上下左右反
転等の画像の特殊効果処理を同一メモリ上で行えるの
で、回路構成の縮小化、及びコスト低減が可能となると
いう効果を奏する。

【００７５】又、請求項２の発明は、以上のように、出
力側の水平走査期間に対応して変化する基準同期信号を
出力する同期信号発生手段と、入力側の信号をシリアル
アクセスメモリ部に書き込むための、書き込み制御信号
を上記の基準同期信号に基づいて入力側の信号に同期し
て出力する書き込み制御手段と、上記の基準同期信号に
同期した読み出しタイミング信号、及びアドレス情報を
出力する読み出し制御手段と、ランダムアクセスメモリ
部とシリアルアクセスメモリ部とを備え、入力側の水平
ブランキング期間中に、出力側の読み出しタイミングに
同期して、入力側の信号の１水平ライン毎に、１水平ラ
イン分のデータをシリアルアクセスメモリ部からランダ
ムアクセスメモリ部に転送すると共に、入力側の水平走
査期間中に上記の読み出しクロック信号及びアドレス情
報に基づいて１水平ライン分毎のデータをランダムアク
セスメモリ部から出力する手段とを備えた構成である。

【００７６】それゆえ、ＴＢＣ機能実現と、データ間の
間引きによる縮小表示や、２度読み等による拡大表示な
どの様々な特殊効果処理とが、外付け回路なしに、即ち
回路構成を複雑化且つ大規模化することなしに、同一メ
モリ上で容易に且つ確実に行える。したがって、回路構
成の縮小化、及びコスト低減が可能となるという効果を
奏する。

【図面の簡単な説明】

【図１】本発明のタイムベースコレクタの概略構成を示
すブロック図である。

【図２】図１の入力側と出力側の同期信号とＶＲＡＭの
制御信号との関係を示し、垂直走査期間を示す信号とフ
ィールド判定信号のタイミング図である。

【図３】図１の入力側と出力側の同期信号とＶＲＡＭの
制御信号との関係を示し、垂直走査期間を示す信号と水
平走査期間を示す信号のタイミング図である。

【図４】図１において入力映像信号の走査期間に、ＲＡ
Ｍ部への書き込み、および１ロウ分のデータをＲＡＭ部
からＳＡＭ部へ転送するためのタイミング図である。

【図５】図１において入力信号の時間軸変動により書き
込みサイクルと読み出しサイクルが、出力側の水平走査
期間を示す信号がローレベルの期間よりも短くなった場
合のＶＲＡＭの制御信号の状態を示す説明図である。

【図６】本発明の他のタイムベースコレクタの概略構成
を示すブロック図である。

【図７】図６の入力側と出力側の同期信号とＶＲＡＭの
制御信号との関係を示し、垂直走査期間を示す信号と水
平走査期間を示す信号のタイミング図である。

【図８】図６において入力映像信号の走査期間に、ＲＡ
Ｍ部からデータを読み出し、ＳＡＭ部へ取り込んだ水平
１ライン分のデータをＲＡＭ部へ転送するためのタイミ
ング図である。

【図９】図６において入力信号の時間軸変動により、入
力側の水平走査期間を示す信号のローレベルの期間が、
書き込みサイクルに読み出しサイクルを加えた時間より
も長くなった場合のＶＲＡＭの制御信号の状態を示す説
明図である。

【図１０】従来のＴＢＣ及び画像処理機能を実現する構
成の一例を示す回路図である。

【符号の説明】

１ Ａ／Ｄコンバータ ２ Ａ／Ｄクロック発生回路 ４ ＶＲＡＭ ５ 書き込み制御回路（書き込み制御手段） ６ 内部同期信号発生回路（同期信号発生手段） ７ 読み出し制御回路（読み出し制御手段）

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】入力側と出力側とが、それぞれ非同期に独
   立して動作するタイムベースコレクタにおいて、 出力側の水平走査期間に対応して変化する基準同期信号
   を出力する同期信号発生手段と、 入力側の信号をランダムアクセスメモリ部に書き込むた
   めの、書き込みタイミング信号及びアドレス情報を上記
   の基準同期信号に基づいて入力側の信号に同期して出力
   する書き込み制御手段と、 上記の基準同期信号に同期した読み出しクロック信号を
   出力する読み出し制御手段と、 ランダムアクセスメモリ部およびシリアルアクセスメモ
   リ部を備え、出力側の水平ブランキング期間中に入力側
   の書き込みタイミングに同期して、基準同期信号の１水
   平ライン毎に、１水平ライン分のデータをランダムアク
   セスメモリ部からシリアルアクセスメモリ部に転送する
   とともに、出力側の水平走査期間中に上記の読み出しク
   ロック信号に基づいて１水平ライン分毎のデータをシリ
   アルアクセスメモリ部から出力する手段とを備えたこと
   を特徴とするタイムベースコレクタ。
2. 【請求項２】入力側と出力側とが、それぞれ非同期に独
   立して動作するタイムベースコレクタにおいて、 出力側の水平走査期間に対応して変化する基準同期信号
   を出力する同期信号発生手段と、 入力側の信号をシリアルアクセスメモリ部に書き込むた
   めの、書き込み制御信号を上記の基準同期信号に基づい
   て入力側の信号に同期して出力する書き込み制御手段
   と、 上記の基準同期信号に同期した読み出しタイミング信号
   及びアドレス情報を出力する読み出し制御手段と、 ランダムアクセスメモリ部とシリアルアクセスメモリ部
   とを備え、入力側の水平ブランキング期間中に、出力側
   の読み出しタイミングに同期して、入力側の信号の１水
   平ライン毎に、１水平ライン分のデータをシリアルアク
   セスメモリ部からランダムアクセスメモリ部に転送する
   と共に、入力側の水平走査期間中に上記の読み出しクロ
   ック信号、及びアドレス情報に基づいて１水平ライン分
   毎のデータをランダムアクセスメモリ部から出力する手
   段とを備えたことを特徴とするタイムベースコレクタ。