JP2001285713A - 映像信号処理回路 - Google Patents
映像信号処理回路Info
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- JP2001285713A JP2001285713A JP2000090607A JP2000090607A JP2001285713A JP 2001285713 A JP2001285713 A JP 2001285713A JP 2000090607 A JP2000090607 A JP 2000090607A JP 2000090607 A JP2000090607 A JP 2000090607A JP 2001285713 A JP2001285713 A JP 2001285713A
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Abstract
(57)【要約】
【課題】 追い越し現象による画質劣化なく、ＦＩＦＯ
メモリを用いて動画のマルチ画面を実現することができ
る映像信号処理回路を提供する。 【解決手段】 フィールドメモリ（ＦＩＦＯメモリ）
２，３は、データ入力の有効／無効を制御するための端
子ＩＥと、アドレスインクリメントの有効／無効を制御
するための端子ＷＡＥとを別々に備える。書き込みエリ
ア制御回路８，９は、映像信号を部分的な領域に書き込
む。フィールド信号シフト回路１０は、フィールド信号
ＦＯＥをシフトしてフィールド信号ＦＯＥ′を生成す
る。追い越し回避フィールド生成回路１１は、読み出し
リセット信号ＲＲＳＴとフィールド信号ＦＯＥ′とによ
り、追い越し現象が発生しないフィールドを表すフィー
ルド信号ＦＯＥ″を生成する。
メモリを用いて動画のマルチ画面を実現することができ
る映像信号処理回路を提供する。 【解決手段】 フィールドメモリ（ＦＩＦＯメモリ）
２，３は、データ入力の有効／無効を制御するための端
子ＩＥと、アドレスインクリメントの有効／無効を制御
するための端子ＷＡＥとを別々に備える。書き込みエリ
ア制御回路８，９は、映像信号を部分的な領域に書き込
む。フィールド信号シフト回路１０は、フィールド信号
ＦＯＥをシフトしてフィールド信号ＦＯＥ′を生成す
る。追い越し回避フィールド生成回路１１は、読み出し
リセット信号ＲＲＳＴとフィールド信号ＦＯＥ′とによ
り、追い越し現象が発生しないフィールドを表すフィー
ルド信号ＦＯＥ″を生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、マルチ画面を表示
する場合等のように映像信号を縮小してメモリに書き込
んで読み出す映像信号処理回路に係り、特に、映像信号
をＦＩＦＯメモリの部分的な領域に書き込んで読み出す
映像信号処理回路に関する。
する場合等のように映像信号を縮小してメモリに書き込
んで読み出す映像信号処理回路に係り、特に、映像信号
をＦＩＦＯメモリの部分的な領域に書き込んで読み出す
映像信号処理回路に関する。
【０００２】
【従来の技術】近年、チャンネルの多様化や、ＮＴＳＣ
信号，ＨＤＴＶ信号，パソコン信号等の映像ソースの多
様化に伴って、１つの表示画面に複数の画面を表示する
マルチ画面機能を搭載する画像表示装置が増えている。
一般的に、２つの映像ソースを同時に１つの表示画面に
表示する場合、双方あるいはどちらか一方の映像ソース
を画像表示装置の表示フォーマットに同期させる必要が
ある。入力信号である映像ソースのフォーマット（同期
信号）が画像表示装置の表示フォーマット（同期信号）
と異なれば、フォーマット変換が必要となる。
信号，ＨＤＴＶ信号，パソコン信号等の映像ソースの多
様化に伴って、１つの表示画面に複数の画面を表示する
マルチ画面機能を搭載する画像表示装置が増えている。
一般的に、２つの映像ソースを同時に１つの表示画面に
表示する場合、双方あるいはどちらか一方の映像ソース
を画像表示装置の表示フォーマットに同期させる必要が
ある。入力信号である映像ソースのフォーマット（同期
信号）が画像表示装置の表示フォーマット（同期信号）
と異なれば、フォーマット変換が必要となる。
【０００３】ところで、マルチ画面を実現するには、複
数の映像信号それぞれを縮小してランダム・アクセス・
メモリ（ＲＡＭ）に書き込んで読み出すのが一般的であ
る。しかしながら、ＲＡＭは、高速のものであれば高価
であり、また、回路規模が大きく、使い勝手がよくな
い。そこで、特開平８−３２８７２号公報に記載のよう
に、ＦＩＦＯメモリを用い、マルチ画面を構成するそれ
ぞれの映像信号を部分的な領域に選択的に書き込んで読
み出すことにより、マルチ画面とされた映像信号を出力
するよう構成したものがある。
数の映像信号それぞれを縮小してランダム・アクセス・
メモリ（ＲＡＭ）に書き込んで読み出すのが一般的であ
る。しかしながら、ＲＡＭは、高速のものであれば高価
であり、また、回路規模が大きく、使い勝手がよくな
い。そこで、特開平８−３２８７２号公報に記載のよう
に、ＦＩＦＯメモリを用い、マルチ画面を構成するそれ
ぞれの映像信号を部分的な領域に選択的に書き込んで読
み出すことにより、マルチ画面とされた映像信号を出力
するよう構成したものがある。
【０００４】
【発明が解決しようとする課題】上記先願公報に記載の
ものでは、次のような問題点がある。ＦＩＦＯメモリを
１つしか用いていないので、動画表示（フレーム表示）
ができない。即ち、映像信号を部分的な領域に書き込む
には垂直アドレスを進めることが必要となり、それには
１フィールド以上の期間が必要となることから、入力信
号の垂直同期周波数を６０Ｈｚとすると、６０／２Ｈｚ
の準動画表示となってしまう。
ものでは、次のような問題点がある。ＦＩＦＯメモリを
１つしか用いていないので、動画表示（フレーム表示）
ができない。即ち、映像信号を部分的な領域に書き込む
には垂直アドレスを進めることが必要となり、それには
１フィールド以上の期間が必要となることから、入力信
号の垂直同期周波数を６０Ｈｚとすると、６０／２Ｈｚ
の準動画表示となってしまう。
【０００５】そこで、ＦＩＦＯメモリを２つ用い、その
２つのＦＩＦＯメモリに交互に映像信号を書き込むよう
にすれば、動画表示が可能となる。ここで問題となるの
は、ＦＩＦＯメモリにおける映像信号を書き込むアドレ
スと読み出すアドレスとが重なってしまうと、書き込み
が読み出しを追い越したり、逆に、読み出しが書き込み
を追い越す、いわゆる追い越し現象が発生して、画質劣
化となることである。ＦＩＦＯメモリの全ての領域を使
って映像信号を書き込んで読み出す場合には、従来の追
い越し現象回避の手段を講じればよい。しかしながら、
ＦＩＦＯメモリの部分的な領域に映像信号を書き込んで
読み出す場合には、従来の手段を用いても追い越し現象
を回避することができない。
２つのＦＩＦＯメモリに交互に映像信号を書き込むよう
にすれば、動画表示が可能となる。ここで問題となるの
は、ＦＩＦＯメモリにおける映像信号を書き込むアドレ
スと読み出すアドレスとが重なってしまうと、書き込み
が読み出しを追い越したり、逆に、読み出しが書き込み
を追い越す、いわゆる追い越し現象が発生して、画質劣
化となることである。ＦＩＦＯメモリの全ての領域を使
って映像信号を書き込んで読み出す場合には、従来の追
い越し現象回避の手段を講じればよい。しかしながら、
ＦＩＦＯメモリの部分的な領域に映像信号を書き込んで
読み出す場合には、従来の手段を用いても追い越し現象
を回避することができない。
【０００６】本発明はこのような問題点に鑑みなされた
ものであり、ＦＩＦＯメモリを用いてマルチ画面を実現
することができ、追い越し現象による画質劣化なく、動
画を表示することができる映像信号処理回路を提供する
ことを目的とする。
ものであり、ＦＩＦＯメモリを用いてマルチ画面を実現
することができ、追い越し現象による画質劣化なく、動
画を表示することができる映像信号処理回路を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上述した従来
の技術の課題を解決するため、入力された映像信号を第
１及び第２のフィールドメモリ（２，３）に交互に書き
込んで読み出す映像信号処理回路において、前記第１及
び第２のフィールドメモリとして、データ入力の有効／
無効を制御するための第１の端子（ＩＥ）と、データを
書き込む際のアドレスインクリメントの有効／無効を制
御するための第２の端子（ＷＡＥ）とを別々に備えたＦ
ＩＦＯメモリを用い、前記第１の端子に供給する入力イ
ネーブル信号（ＩＥ２）と前記第２の端子に供給する書
き込みアドレスインクリメントイネーブル信号（ＷＡＥ
２）とを生成し、前記第１のフィールドメモリに対し
て、前記入力された映像信号を部分的な領域に書き込む
よう制御する第１の書き込みエリア制御回路（８）と、
前記第１の端子に供給する入力イネーブル信号（ＩＥ
３）と前記第２の端子に供給する書き込みアドレスイン
クリメントイネーブル信号（ＷＡＥ３）とを生成し、前
記第２のフィールドメモリに対して、前記入力された映
像信号を部分的な領域に書き込むよう制御する第２の書
き込みエリア制御回路（９）と、フィールド毎にハイ・
ローが切り換わる第１のフィールド信号（ＦＯＥ）をシ
フトして第２のフィールド信号（ＦＯＥ′）を生成する
フィールド信号シフト回路（１０）と、前記第１及び第
２のフィールドメモリに対する読み出しリセット信号
（ＲＲＳＴ）と前記第２のフィールド信号とにより、前
記第１及び第２のフィールドメモリにおけるデータの書
き込みが読み出しを追い越すか、あるいは、データの読
み出しが書き込みを追い越す追い越し現象が発生しない
フィールドを表す第３のフィールド信号（ＦＯＥ″）を
生成する追い越し回避フィールド生成回路（１１）と、
前記第３のフィールド信号と第１の読み出しイネーブル
信号（ＲＥＮ）とにより、前記追い越し現象を発生させ
ることなく、前記第１及び第２のフィールドメモリに書
き込まれた映像信号を選択的に読み出す第２及び第３の
読み出しイネーブル信号（ＲＥＮ２，ＲＥＮ３）を発生
する読み出し制御回路（ＲＣＴＬ）とを設けて構成した
ことを特徴とする映像信号処理回路を提供するものであ
る。
の技術の課題を解決するため、入力された映像信号を第
１及び第２のフィールドメモリ（２，３）に交互に書き
込んで読み出す映像信号処理回路において、前記第１及
び第２のフィールドメモリとして、データ入力の有効／
無効を制御するための第１の端子（ＩＥ）と、データを
書き込む際のアドレスインクリメントの有効／無効を制
御するための第２の端子（ＷＡＥ）とを別々に備えたＦ
ＩＦＯメモリを用い、前記第１の端子に供給する入力イ
ネーブル信号（ＩＥ２）と前記第２の端子に供給する書
き込みアドレスインクリメントイネーブル信号（ＷＡＥ
２）とを生成し、前記第１のフィールドメモリに対し
て、前記入力された映像信号を部分的な領域に書き込む
よう制御する第１の書き込みエリア制御回路（８）と、
前記第１の端子に供給する入力イネーブル信号（ＩＥ
３）と前記第２の端子に供給する書き込みアドレスイン
クリメントイネーブル信号（ＷＡＥ３）とを生成し、前
記第２のフィールドメモリに対して、前記入力された映
像信号を部分的な領域に書き込むよう制御する第２の書
き込みエリア制御回路（９）と、フィールド毎にハイ・
ローが切り換わる第１のフィールド信号（ＦＯＥ）をシ
フトして第２のフィールド信号（ＦＯＥ′）を生成する
フィールド信号シフト回路（１０）と、前記第１及び第
２のフィールドメモリに対する読み出しリセット信号
（ＲＲＳＴ）と前記第２のフィールド信号とにより、前
記第１及び第２のフィールドメモリにおけるデータの書
き込みが読み出しを追い越すか、あるいは、データの読
み出しが書き込みを追い越す追い越し現象が発生しない
フィールドを表す第３のフィールド信号（ＦＯＥ″）を
生成する追い越し回避フィールド生成回路（１１）と、
前記第３のフィールド信号と第１の読み出しイネーブル
信号（ＲＥＮ）とにより、前記追い越し現象を発生させ
ることなく、前記第１及び第２のフィールドメモリに書
き込まれた映像信号を選択的に読み出す第２及び第３の
読み出しイネーブル信号（ＲＥＮ２，ＲＥＮ３）を発生
する読み出し制御回路（ＲＣＴＬ）とを設けて構成した
ことを特徴とする映像信号処理回路を提供するものであ
る。
【０００８】
【発明の実施の形態】以下、本発明の映像信号処理回路
について、添付図面を参照して説明する。図１は本発明
の映像信号処理回路の一実施例を示すブロック図、図２
は図１中の書き込みエリア制御回路８，９の具体的構成
例を示すブロック図、図３及び図４は本発明の映像信号
処理回路の動作を説明するための波形図、図５は本発明
の映像信号処理回路の動作を説明するための図、図６は
図１中の追い越し回避フィールド生成回路１１の具体的
構成例を示すブロック図である。
について、添付図面を参照して説明する。図１は本発明
の映像信号処理回路の一実施例を示すブロック図、図２
は図１中の書き込みエリア制御回路８，９の具体的構成
例を示すブロック図、図３及び図４は本発明の映像信号
処理回路の動作を説明するための波形図、図５は本発明
の映像信号処理回路の動作を説明するための図、図６は
図１中の追い越し回避フィールド生成回路１１の具体的
構成例を示すブロック図である。
【０００９】図１において、映像信号は水平垂直フィル
タ１に入力され、水平もしくは垂直方向の少なくとも一
方のフィルタリング処理が施されて、アスペクト変換さ
れる。本実施例では、水平垂直フィルタ１によって補間
データを生成して縮小画面を生成しているが、単なる走
査線もしくは画素の間引きであれば、水平垂直フィルタ
１を省略することも可能である。水平垂直フィルタ１の
出力はＦＩＦＯメモリであるフィールドメモリ２，３に
交互に書き込まれる。
タ１に入力され、水平もしくは垂直方向の少なくとも一
方のフィルタリング処理が施されて、アスペクト変換さ
れる。本実施例では、水平垂直フィルタ１によって補間
データを生成して縮小画面を生成しているが、単なる走
査線もしくは画素の間引きであれば、水平垂直フィルタ
１を省略することも可能である。水平垂直フィルタ１の
出力はＦＩＦＯメモリであるフィールドメモリ２，３に
交互に書き込まれる。
【００１０】フィールドメモリ２，３へのデータの書き
込みは、書き込み制御回路ＷＣＴＬによって、次のよう
になされる。書き込み制御基本信号発生回路４には、入
力される映像信号の垂直同期信号ＶＤinと水平同期信号
ＨＤinが入力される。書き込み制御基本信号発生回路４
は、図３（Ａ）に示す書き込みリセット信号ＷＲＳＴと
図３（Ｂ）に示す書き込みイネーブル信号ＷＥＮを発生
する。書き込みイネーブル信号ＷＥＮは、水平垂直フィ
ルタ１より出力されるデータをフィールドメモリ２，３
の垂直方向の部分的なアドレスに書き込むため、ハイと
ローを繰り返すような信号となっている。書き込みイネ
ーブル信号ＷＥＮは、ＡＮＤ回路６，７の一方の端子に
入力され、書き込みリセット信号ＷＲＳＴは書き込みエ
リア制御回路８，９に入力される。
込みは、書き込み制御回路ＷＣＴＬによって、次のよう
になされる。書き込み制御基本信号発生回路４には、入
力される映像信号の垂直同期信号ＶＤinと水平同期信号
ＨＤinが入力される。書き込み制御基本信号発生回路４
は、図３（Ａ）に示す書き込みリセット信号ＷＲＳＴと
図３（Ｂ）に示す書き込みイネーブル信号ＷＥＮを発生
する。書き込みイネーブル信号ＷＥＮは、水平垂直フィ
ルタ１より出力されるデータをフィールドメモリ２，３
の垂直方向の部分的なアドレスに書き込むため、ハイと
ローを繰り返すような信号となっている。書き込みイネ
ーブル信号ＷＥＮは、ＡＮＤ回路６，７の一方の端子に
入力され、書き込みリセット信号ＷＲＳＴは書き込みエ
リア制御回路８，９に入力される。
【００１１】ＡＮＤ回路６の他方の端子には、入力され
た映像信号の奇数（ＯＤＤ）フィールドと偶数（ＥＶＥ
Ｎ）フィールドとでハイ・ローが切り換わる図３（Ｃ）
に示すフィールド信号ＦＯＥが入力される。なお、ここ
では、理解を容易とするため、フィールド信号ＦＯＥの
立ち上がり・立ち下がりが１フィールド（１Ｖ）期間に
完全に一致した波形として図示しているが、回路の設計
の都合上、位相が１Ｖ期間とずれていてもよく、１Ｖ期
間毎にハイ・ローが切り換わる信号であればよい。ＡＮ
Ｄ回路６は、書き込みイネーブル信号ＷＥＮとフィール
ド信号ＦＯＥとのＡＮＤをとり、図３（Ｄ）に示す書き
込みイネーブル信号ＷＥＮ２を生成する。
た映像信号の奇数（ＯＤＤ）フィールドと偶数（ＥＶＥ
Ｎ）フィールドとでハイ・ローが切り換わる図３（Ｃ）
に示すフィールド信号ＦＯＥが入力される。なお、ここ
では、理解を容易とするため、フィールド信号ＦＯＥの
立ち上がり・立ち下がりが１フィールド（１Ｖ）期間に
完全に一致した波形として図示しているが、回路の設計
の都合上、位相が１Ｖ期間とずれていてもよく、１Ｖ期
間毎にハイ・ローが切り換わる信号であればよい。ＡＮ
Ｄ回路６は、書き込みイネーブル信号ＷＥＮとフィール
ド信号ＦＯＥとのＡＮＤをとり、図３（Ｄ）に示す書き
込みイネーブル信号ＷＥＮ２を生成する。
【００１２】また、ＡＮＤ回路７の他方の端子には、イ
ンバータ５によってフィールド信号ＦＯＥを反転した信
号が入力される。ＡＮＤ回路７は、書き込みイネーブル
信号ＷＥＮとフィールド信号ＦＯＥの反転信号とのＡＮ
Ｄをとり、図３（Ｅ）に示す書き込みイネーブル信号Ｗ
ＥＮ３を生成する。書き込みイネーブル信号ＷＥＮ２，
ＷＥＮ３は１Ｖ期間毎に交互にハイの部分が発生するの
で、水平垂直フィルタ１の出力はフィールドメモリ２，
３に交互に書き込まれることになる。
ンバータ５によってフィールド信号ＦＯＥを反転した信
号が入力される。ＡＮＤ回路７は、書き込みイネーブル
信号ＷＥＮとフィールド信号ＦＯＥの反転信号とのＡＮ
Ｄをとり、図３（Ｅ）に示す書き込みイネーブル信号Ｗ
ＥＮ３を生成する。書き込みイネーブル信号ＷＥＮ２，
ＷＥＮ３は１Ｖ期間毎に交互にハイの部分が発生するの
で、水平垂直フィルタ１の出力はフィールドメモリ２，
３に交互に書き込まれることになる。
【００１３】書き込みエリア制御回路８は、水平垂直フ
ィルタ１より出力されるデータをフィールドメモリ２の
部分的なアドレスに書き込む際の書き込みエリア（領
域）を制御するためのものであり、書き込みエリア制御
回路９は、水平垂直フィルタ１より出力されるデータを
フィールドメモリ３の部分的なアドレスに書き込む際の
書き込みエリアを制御するためのものである。本実施例
では、垂直及び水平アドレスの双方について部分的にデ
ータを書き込む場合について示すが、これに限定される
ものではなく、垂直または水平アドレスの一方のみ部分
的にデータを書き込むようにしてもよい。書き込みエリ
ア制御回路８には、フィールド信号ＦＯＥと書き込みイ
ネーブル信号ＷＥＮ２と書き込みリセット信号ＷＲＳＴ
とが入力される。書き込みエリア制御回路９には、イン
バータ５の出力であるフィールド信号ＦＯＥを反転した
信号と書き込みイネーブル信号ＷＥＮ３と書き込みリセ
ット信号ＷＲＳＴとが入力される。
ィルタ１より出力されるデータをフィールドメモリ２の
部分的なアドレスに書き込む際の書き込みエリア（領
域）を制御するためのものであり、書き込みエリア制御
回路９は、水平垂直フィルタ１より出力されるデータを
フィールドメモリ３の部分的なアドレスに書き込む際の
書き込みエリアを制御するためのものである。本実施例
では、垂直及び水平アドレスの双方について部分的にデ
ータを書き込む場合について示すが、これに限定される
ものではなく、垂直または水平アドレスの一方のみ部分
的にデータを書き込むようにしてもよい。書き込みエリ
ア制御回路８には、フィールド信号ＦＯＥと書き込みイ
ネーブル信号ＷＥＮ２と書き込みリセット信号ＷＲＳＴ
とが入力される。書き込みエリア制御回路９には、イン
バータ５の出力であるフィールド信号ＦＯＥを反転した
信号と書き込みイネーブル信号ＷＥＮ３と書き込みリセ
ット信号ＷＲＳＴとが入力される。
【００１４】フィールドメモリ２，３は、データ入力の
有効／無効を制御するための端子ＩＥと、データを書き
込む際のアドレスインクリメントの有効／無効を制御す
るための端子ＷＡＥとを別々に、データ出力の有効／無
効を制御するための端子ＯＥと、データを読み出す際の
アドレスインクリメントの有効／無効を制御するための
端子ＲＡＥとを別々に備えるＦＩＦＯメモリである。な
お、本発明を実現するには、少なくとも端子ＩＥと端子
ＷＡＥとを別々に備えることが必要であり、端子ＯＥと
端子ＲＡＥとは別々に備える必要はない。読み出し側の
制御においては、通常のＦＩＦＯメモリのように、１つ
の端子に対する入力で、データ出力の有効／無効及びデ
ータを読み出す際のアドレスインクリメントの有効／無
効を制御するものでよい。
有効／無効を制御するための端子ＩＥと、データを書き
込む際のアドレスインクリメントの有効／無効を制御す
るための端子ＷＡＥとを別々に、データ出力の有効／無
効を制御するための端子ＯＥと、データを読み出す際の
アドレスインクリメントの有効／無効を制御するための
端子ＲＡＥとを別々に備えるＦＩＦＯメモリである。な
お、本発明を実現するには、少なくとも端子ＩＥと端子
ＷＡＥとを別々に備えることが必要であり、端子ＯＥと
端子ＲＡＥとは別々に備える必要はない。読み出し側の
制御においては、通常のＦＩＦＯメモリのように、１つ
の端子に対する入力で、データ出力の有効／無効及びデ
ータを読み出す際のアドレスインクリメントの有効／無
効を制御するものでよい。
【００１５】書き込みエリア制御回路８は、図３（Ｇ）
に示す入力イネーブル信号ＩＥ２と、図３（Ｏ）に示す
書き込みアドレスインクリメントイネーブル信号ＷＡＥ
２と、図３（Ｑ）に示す書き込みリセット信号ＷＲＳＴ
２とを生成する。書き込みエリア制御回路９は、図３
（Ｈ）に示す入力イネーブル信号ＩＥ３と、図３（Ｐ）
に示す書き込みアドレスインクリメントイネーブル信号
ＷＡＥ３と、図３（Ｒ）に示す書き込みリセット信号Ｗ
ＲＳＴ３とを生成する。
に示す入力イネーブル信号ＩＥ２と、図３（Ｏ）に示す
書き込みアドレスインクリメントイネーブル信号ＷＡＥ
２と、図３（Ｑ）に示す書き込みリセット信号ＷＲＳＴ
２とを生成する。書き込みエリア制御回路９は、図３
（Ｈ）に示す入力イネーブル信号ＩＥ３と、図３（Ｐ）
に示す書き込みアドレスインクリメントイネーブル信号
ＷＡＥ３と、図３（Ｒ）に示す書き込みリセット信号Ｗ
ＲＳＴ３とを生成する。
【００１６】ここで、書き込みエリア制御回路８，９の
具体的構成例及びその動作について説明する。書き込み
エリア制御回路８，９は同一構成であるが、上記のよう
に、入力される信号が互いに異なるため、出力する信号
が異なる。書き込みエリア制御回路８，９は、それぞ
れ、マスク信号発生回路８１，９１と、ＡＮＤ回路８
２，９２と、水平アドレスインクリメントイネーブル発
生回路８３，９３と、水平位相シフト回路８４，９４
と、垂直位相シフト回路８５，９５と、ＯＲ回路８６，
９６と、インバータ８７，９７と、ＡＮＤ回路８８，９
８とを備える。
具体的構成例及びその動作について説明する。書き込み
エリア制御回路８，９は同一構成であるが、上記のよう
に、入力される信号が互いに異なるため、出力する信号
が異なる。書き込みエリア制御回路８，９は、それぞ
れ、マスク信号発生回路８１，９１と、ＡＮＤ回路８
２，９２と、水平アドレスインクリメントイネーブル発
生回路８３，９３と、水平位相シフト回路８４，９４
と、垂直位相シフト回路８５，９５と、ＯＲ回路８６，
９６と、インバータ８７，９７と、ＡＮＤ回路８８，９
８とを備える。
【００１７】書き込みエリア制御回路８において、マス
ク信号発生回路８１には、書き込みイネーブル信号ＷＥ
Ｎ２と書き込みリセット信号ＷＲＳＴとが入力され、図
３（Ｆ）に示すマスク信号ＭＳＫを発生する。ＡＮＤ回
路８２は、書き込みイネーブル信号ＷＥＮ２とマスク信
号ＭＳＫとのＡＮＤをとり、入力イネーブル信号ＩＥ２
を生成する。マスク信号ＭＳＫによって書き込みイネー
ブル信号ＷＥＮ２における１Ｖ期間先頭のハイの部分を
削除するのは、データをフィールドメモリ２に書き込む
際に所定の水平アドレスだけ進めて書き込むためであ
る。なお、書き込み前の１Ｖ期間で、垂直と水平のアド
レスをインクリメントすれば、マスク信号ＭＳＫによる
マスクは不要となる。水平アドレスインクリメントイネ
ーブル発生回路８３は、入力イネーブル信号ＩＥ２を基
にして、図３（Ｍ）に示す水平アドレスインクリメント
イネーブル信号ＨＡＥ２を発生する。水平アドレスイン
クリメントイネーブル信号ＨＡＥ２は、データをフィー
ルドメモリ２に書き込む際に水平アドレスを順次進めて
いくための信号である。
ク信号発生回路８１には、書き込みイネーブル信号ＷＥ
Ｎ２と書き込みリセット信号ＷＲＳＴとが入力され、図
３（Ｆ）に示すマスク信号ＭＳＫを発生する。ＡＮＤ回
路８２は、書き込みイネーブル信号ＷＥＮ２とマスク信
号ＭＳＫとのＡＮＤをとり、入力イネーブル信号ＩＥ２
を生成する。マスク信号ＭＳＫによって書き込みイネー
ブル信号ＷＥＮ２における１Ｖ期間先頭のハイの部分を
削除するのは、データをフィールドメモリ２に書き込む
際に所定の水平アドレスだけ進めて書き込むためであ
る。なお、書き込み前の１Ｖ期間で、垂直と水平のアド
レスをインクリメントすれば、マスク信号ＭＳＫによる
マスクは不要となる。水平アドレスインクリメントイネ
ーブル発生回路８３は、入力イネーブル信号ＩＥ２を基
にして、図３（Ｍ）に示す水平アドレスインクリメント
イネーブル信号ＨＡＥ２を発生する。水平アドレスイン
クリメントイネーブル信号ＨＡＥ２は、データをフィー
ルドメモリ２に書き込む際に水平アドレスを順次進めて
いくための信号である。
【００１８】水平位相シフト回路８４には、書き込みリ
セット信号ＷＲＳＴとフィールド信号ＦＯＥとが入力さ
れ、図３（Ｉ）に示す水平位相シフト信号ＨＳ２を生成
する。水平位相シフト信号ＨＳ２は、データをフィール
ドメモリ２に書き込む際の水平アドレスの先頭位置をシ
フトするための信号である。垂直位相シフト回路８５に
も、書き込みリセット信号ＷＲＳＴとフィールド信号Ｆ
ＯＥとが入力され、図３（Ｋ）に示す垂直位相シフト信
号ＶＳ２を生成する。垂直位相シフト信号ＶＳ２は、デ
ータをフィールドメモリ２に書き込む際の垂直アドレス
の先頭位置をシフトするための信号である。
セット信号ＷＲＳＴとフィールド信号ＦＯＥとが入力さ
れ、図３（Ｉ）に示す水平位相シフト信号ＨＳ２を生成
する。水平位相シフト信号ＨＳ２は、データをフィール
ドメモリ２に書き込む際の水平アドレスの先頭位置をシ
フトするための信号である。垂直位相シフト回路８５に
も、書き込みリセット信号ＷＲＳＴとフィールド信号Ｆ
ＯＥとが入力され、図３（Ｋ）に示す垂直位相シフト信
号ＶＳ２を生成する。垂直位相シフト信号ＶＳ２は、デ
ータをフィールドメモリ２に書き込む際の垂直アドレス
の先頭位置をシフトするための信号である。
【００１９】入力イネーブル信号ＩＥ２と、水平アドレ
スインクリメントイネーブル信号ＨＡＥ２と、水平位相
シフト信号ＨＳ２と、垂直位相シフト信号ＶＳ２は、Ｏ
Ｒ回路８６に入力される。ＯＲ回路８６はこれらの信号
のＯＲをとることにより、図３（Ｏ）に示す書き込みア
ドレスインクリメントイネーブル信号ＷＡＥ２を生成す
る。書き込みアドレスインクリメントイネーブル信号Ｗ
ＡＥ２は、フィールドメモリ２の部分的な領域のみにデ
ータを書き込んでいくための信号である。インバータ８
７は、フィールド信号ＦＯＥを反転し、ＡＮＤ回路８８
は、インバータ８７の出力と書き込みリセット信号ＷＲ
ＳＴとのＡＮＤをとることにより、図３（Ｑ）に示す書
き込みリセット信号ＷＲＳＴ２を生成する。
スインクリメントイネーブル信号ＨＡＥ２と、水平位相
シフト信号ＨＳ２と、垂直位相シフト信号ＶＳ２は、Ｏ
Ｒ回路８６に入力される。ＯＲ回路８６はこれらの信号
のＯＲをとることにより、図３（Ｏ）に示す書き込みア
ドレスインクリメントイネーブル信号ＷＡＥ２を生成す
る。書き込みアドレスインクリメントイネーブル信号Ｗ
ＡＥ２は、フィールドメモリ２の部分的な領域のみにデ
ータを書き込んでいくための信号である。インバータ８
７は、フィールド信号ＦＯＥを反転し、ＡＮＤ回路８８
は、インバータ８７の出力と書き込みリセット信号ＷＲ
ＳＴとのＡＮＤをとることにより、図３（Ｑ）に示す書
き込みリセット信号ＷＲＳＴ２を生成する。
【００２０】入力イネーブル信号ＩＥ２，書き込みアド
レスインクリメントイネーブル信号ＷＡＥ２，書き込み
リセット信号ＷＲＳＴ２はそれぞれフィールドメモリ２
の端子ＩＥ，ＷＡＥ，ＷＲＳＴに入力される。これによ
り、フィールドメモリ２に入力されたデータは、水平及
び垂直の部分的な領域に書き込まれることとなる。
レスインクリメントイネーブル信号ＷＡＥ２，書き込み
リセット信号ＷＲＳＴ２はそれぞれフィールドメモリ２
の端子ＩＥ，ＷＡＥ，ＷＲＳＴに入力される。これによ
り、フィールドメモリ２に入力されたデータは、水平及
び垂直の部分的な領域に書き込まれることとなる。
【００２１】書き込みエリア制御回路９においては、書
き込みイネーブル信号ＷＥＮ２の代わりに書き込みイネ
ーブル信号ＷＥＮ３が、フィールド信号ＦＯＥの代わり
にフィールド信号ＦＯＥを反転した信号が入力され、書
き込みエリア制御回路８と同様に動作する。そして、水
平アドレスインクリメントイネーブル発生回路９３は、
図３（Ｎ）に示す水平アドレスインクリメントイネーブ
ル信号ＨＡＥ３を生成する。水平位相シフト回路９４
は、図３（Ｊ）に示す水平位相シフト信号ＨＳ３を生成
する。垂直位相シフト回路９５は、図３（Ｌ）に示す垂
直位相シフト信号ＶＳ３を生成する。
き込みイネーブル信号ＷＥＮ２の代わりに書き込みイネ
ーブル信号ＷＥＮ３が、フィールド信号ＦＯＥの代わり
にフィールド信号ＦＯＥを反転した信号が入力され、書
き込みエリア制御回路８と同様に動作する。そして、水
平アドレスインクリメントイネーブル発生回路９３は、
図３（Ｎ）に示す水平アドレスインクリメントイネーブ
ル信号ＨＡＥ３を生成する。水平位相シフト回路９４
は、図３（Ｊ）に示す水平位相シフト信号ＨＳ３を生成
する。垂直位相シフト回路９５は、図３（Ｌ）に示す垂
直位相シフト信号ＶＳ３を生成する。
【００２２】これにより、書き込みエリア制御回路９
は、図３（Ｈ）に示す入力イネーブル信号ＩＥ３と、図
３（Ｐ）に示す書き込みアドレスインクリメントイネー
ブル信号ＷＡＥ３と、図３（Ｒ）に示す書き込みリセッ
ト信号ＷＲＳＴ３とを生成する。入力イネーブル信号Ｉ
Ｅ３，書き込みアドレスインクリメントイネーブル信号
ＷＡＥ３，書き込みリセット信号ＷＲＳＴ３はそれぞれ
フィールドメモリ３の端子ＩＥ，ＷＡＥ，ＷＲＳＴに入
力される。これにより、フィールドメモリ３に入力され
たデータは、水平及び垂直の部分的な領域に書き込まれ
ることとなる。
は、図３（Ｈ）に示す入力イネーブル信号ＩＥ３と、図
３（Ｐ）に示す書き込みアドレスインクリメントイネー
ブル信号ＷＡＥ３と、図３（Ｒ）に示す書き込みリセッ
ト信号ＷＲＳＴ３とを生成する。入力イネーブル信号Ｉ
Ｅ３，書き込みアドレスインクリメントイネーブル信号
ＷＡＥ３，書き込みリセット信号ＷＲＳＴ３はそれぞれ
フィールドメモリ３の端子ＩＥ，ＷＡＥ，ＷＲＳＴに入
力される。これにより、フィールドメモリ３に入力され
たデータは、水平及び垂直の部分的な領域に書き込まれ
ることとなる。
【００２３】以上のようにしてフィールドメモリ２，３
に交互に書き込まれたデータは、読み出し制御回路ＲＣ
ＴＬによって発生する読み出しリセット信号ＲＲＳＴと
読み出しイネーブル信号ＲＥ２，ＲＥ３によって読み出
される。読み出し制御基本信号発生回路１２には、フィ
ールドメモリ２，３より読み出した映像信号を表示する
画像表示装置に同期した垂直同期信号ＶＤoutと水平同
期信号ＨＤoutが入力され、読み出しリセット信号ＲＲ
ＳＴと読み出しイネーブル信号ＲＥＮを発生する。イン
バータ１３とＡＮＤ回路１４，１５は、後述するフィー
ルド信号ＦＯＥ″と読み出しイネーブル信号ＲＥＮとに
よって読み出しイネーブル信号ＲＥ２，ＲＥ３を生成す
る。このとき、読み出しイネーブル信号ＲＥ２，ＲＥ３
を的確に発生しないと前述の追い越し現象が発生してし
まうこととなる。
に交互に書き込まれたデータは、読み出し制御回路ＲＣ
ＴＬによって発生する読み出しリセット信号ＲＲＳＴと
読み出しイネーブル信号ＲＥ２，ＲＥ３によって読み出
される。読み出し制御基本信号発生回路１２には、フィ
ールドメモリ２，３より読み出した映像信号を表示する
画像表示装置に同期した垂直同期信号ＶＤoutと水平同
期信号ＨＤoutが入力され、読み出しリセット信号ＲＲ
ＳＴと読み出しイネーブル信号ＲＥＮを発生する。イン
バータ１３とＡＮＤ回路１４，１５は、後述するフィー
ルド信号ＦＯＥ″と読み出しイネーブル信号ＲＥＮとに
よって読み出しイネーブル信号ＲＥ２，ＲＥ３を生成す
る。このとき、読み出しイネーブル信号ＲＥ２，ＲＥ３
を的確に発生しないと前述の追い越し現象が発生してし
まうこととなる。
【００２４】図５を用いて追い越し現象が起きる理由及
びその解決策の原理について説明する。図５において
は、垂直方向のアドレスを破線で示すように３分割し、
その中央の領域にデータを書き込んで読み出す場合につ
いて示している。図５（Ａ）における横軸は読み出しに
おける１Ｖ期間、縦軸は垂直アドレスである。ここで
は、一例として、書き込みのレート（垂直同期周波数）
が読み出しのレートより高い場合について説明する。ま
ず、フィールドメモリ２，３に対し、部分的な領域にデ
ータを書き込むのではなく、通常のように、全ての領域
にデータを書き込んで読み出す場合について考える。
びその解決策の原理について説明する。図５において
は、垂直方向のアドレスを破線で示すように３分割し、
その中央の領域にデータを書き込んで読み出す場合につ
いて示している。図５（Ａ）における横軸は読み出しに
おける１Ｖ期間、縦軸は垂直アドレスである。ここで
は、一例として、書き込みのレート（垂直同期周波数）
が読み出しのレートより高い場合について説明する。ま
ず、フィールドメモリ２，３に対し、部分的な領域にデ
ータを書き込むのではなく、通常のように、全ての領域
にデータを書き込んで読み出す場合について考える。
【００２５】図５（Ａ）において、実線で示すは、図
５（Ｂ）に示す書き込みイネーブル信号ＷＥＮによっ
て、フィールドメモリ２，３の全ての領域にデータを書
き込んだ状態を示している。また、実線で示すは、図
５（Ｃ）に示す読み出しリセット信号ＲＲＳＴによって
リセットをかけ、図５（Ｄ）に示す読み出しイネーブル
信号ＲＥＮによって、書き込んだデータを読み出した状
態を示している。書き込みと読み出しの互いの関係が
，の状態では追い越し現象は発生しない。例えば
の書き込みのタイミングが図中右側にずれると、追い越
し現象が発生する。追い越し現象を回避するには、デー
タを書き込んでいるフィールドメモリからはデータを読
み出さないようにすればよい。換言すれば、データを書
き込んでいないフィールドメモリあるいはメモリエリア
（領域）からデータを読み出すようにすればよい。
５（Ｂ）に示す書き込みイネーブル信号ＷＥＮによっ
て、フィールドメモリ２，３の全ての領域にデータを書
き込んだ状態を示している。また、実線で示すは、図
５（Ｃ）に示す読み出しリセット信号ＲＲＳＴによって
リセットをかけ、図５（Ｄ）に示す読み出しイネーブル
信号ＲＥＮによって、書き込んだデータを読み出した状
態を示している。書き込みと読み出しの互いの関係が
，の状態では追い越し現象は発生しない。例えば
の書き込みのタイミングが図中右側にずれると、追い越
し現象が発生する。追い越し現象を回避するには、デー
タを書き込んでいるフィールドメモリからはデータを読
み出さないようにすればよい。換言すれば、データを書
き込んでいないフィールドメモリあるいはメモリエリア
（領域）からデータを読み出すようにすればよい。
【００２６】フィールドメモリ２，３のいずれにデータ
を書き込んでいるかは、フィールド信号ＦＯＥのハイ・
ローを確認すれば判別できるので、読み出し側におい
て、フィールドメモリ２，３からの読み出しをそれとは
逆方向に切り換えればよい。図１中の追い越し回避フィ
ールド生成回路１１は、追い越し現象が発生しない読み
出しフィールドを判別するためのものである。フィール
ドメモリ２，３の全ての領域にデータを書き込んで読み
出す通常の状態であれば、フィールド信号ＦＯＥをその
まま追い越し回避フィールド生成回路１１に入力し、追
い越し回避フィールド生成回路１１は、読み出しリセッ
ト信号ＲＲＳＴとフィールド信号ＦＯＥとによって読み
出しフィールドを決定すればよい。しかしながら、それ
では、追い越し現象が発生してしまう。
を書き込んでいるかは、フィールド信号ＦＯＥのハイ・
ローを確認すれば判別できるので、読み出し側におい
て、フィールドメモリ２，３からの読み出しをそれとは
逆方向に切り換えればよい。図１中の追い越し回避フィ
ールド生成回路１１は、追い越し現象が発生しない読み
出しフィールドを判別するためのものである。フィール
ドメモリ２，３の全ての領域にデータを書き込んで読み
出す通常の状態であれば、フィールド信号ＦＯＥをその
まま追い越し回避フィールド生成回路１１に入力し、追
い越し回避フィールド生成回路１１は、読み出しリセッ
ト信号ＲＲＳＴとフィールド信号ＦＯＥとによって読み
出しフィールドを決定すればよい。しかしながら、それ
では、追い越し現象が発生してしまう。
【００２７】図５において、フィールドメモリ２，３に
実際にデータを書き込むのは、図５（Ａ）における中央
の領域であるので、例えば、一点鎖線で示すの状態と
なる。書き込みのタイミングもとはずれた状態とな
る。図５（Ｅ）は一点鎖線で示すのように書き込むた
めの書き込みイネーブル信号ＷＥＮであり、図５（Ｆ）
はそのときのフィールド信号ＦＯＥを示している。この
とき、縮小したデータを部分的な領域に書き込むことに
なるので、水平アドレスをインクリメントする速度は当
然ながら遅くなり、一点鎖線で示すのように傾斜が小
さくなる。フィールドメモリ２，３からデータを読み出
す場合には、フィールドメモリ２，３にどのようにデー
タを書き込んだのかは一切関係なく、実線で示すのよ
うにアドレス０から最終アドレスまで単純に読み出して
いくことになる。
実際にデータを書き込むのは、図５（Ａ）における中央
の領域であるので、例えば、一点鎖線で示すの状態と
なる。書き込みのタイミングもとはずれた状態とな
る。図５（Ｅ）は一点鎖線で示すのように書き込むた
めの書き込みイネーブル信号ＷＥＮであり、図５（Ｆ）
はそのときのフィールド信号ＦＯＥを示している。この
とき、縮小したデータを部分的な領域に書き込むことに
なるので、水平アドレスをインクリメントする速度は当
然ながら遅くなり、一点鎖線で示すのように傾斜が小
さくなる。フィールドメモリ２，３からデータを読み出
す場合には、フィールドメモリ２，３にどのようにデー
タを書き込んだのかは一切関係なく、実線で示すのよ
うにアドレス０から最終アドレスまで単純に読み出して
いくことになる。
【００２８】即ち、図５（Ｅ）に示す書き込みイネーブ
ル信号ＷＥＮによってフィールドメモリ２，３の部分的
な領域にデータを書き込んだ場合には、追い越し回避フ
ィールド生成回路１１が、図５（Ｆ）に示すフィールド
信号ＦＯＥをそのまま用いて追い越し現象が発生しない
読み出しフィールドを判別したのでは、実際には追い越
し現象が発生してしまうこととなる。これは、追い越し
回避フィールド生成回路１１が、実際には追い越し現象
が発生するタイミングに至っていた場合であっても、ま
だ、追い越し現象が発生するタイミングには至っていな
いと判断してしまうからである。
ル信号ＷＥＮによってフィールドメモリ２，３の部分的
な領域にデータを書き込んだ場合には、追い越し回避フ
ィールド生成回路１１が、図５（Ｆ）に示すフィールド
信号ＦＯＥをそのまま用いて追い越し現象が発生しない
読み出しフィールドを判別したのでは、実際には追い越
し現象が発生してしまうこととなる。これは、追い越し
回避フィールド生成回路１１が、実際には追い越し現象
が発生するタイミングに至っていた場合であっても、ま
だ、追い越し現象が発生するタイミングには至っていな
いと判断してしまうからである。
【００２９】そこで、フィールド信号ＦＯＥの位相を図
５（Ｇ）のように所定量位相シフトしたフィールド信号
ＦＯＥ′を用いて追い越し現象が発生しない読み出しフ
ィールドを判別すれば、追い越し回避フィールド生成回
路１１は、実際に追い越し現象が発生するタイミングを
的確に判別することが可能となる。図５（Ｇ）に示すフ
ィールド信号ＦＯＥ′を用いるということは、一点鎖線
で示すのタイミングを二点鎖線で示すのタイミング
へと見掛け上ずらすことを意味する。フィールド信号Ｆ
ＯＥをシフトしてフィールド信号ＦＯＥ′を生成するの
が、図１中のフィールド信号シフト回路１０である。
５（Ｇ）のように所定量位相シフトしたフィールド信号
ＦＯＥ′を用いて追い越し現象が発生しない読み出しフ
ィールドを判別すれば、追い越し回避フィールド生成回
路１１は、実際に追い越し現象が発生するタイミングを
的確に判別することが可能となる。図５（Ｇ）に示すフ
ィールド信号ＦＯＥ′を用いるということは、一点鎖線
で示すのタイミングを二点鎖線で示すのタイミング
へと見掛け上ずらすことを意味する。フィールド信号Ｆ
ＯＥをシフトしてフィールド信号ＦＯＥ′を生成するの
が、図１中のフィールド信号シフト回路１０である。
【００３０】ここで、再び図１に戻り、フィールド信号
シフト回路１０は、入力された位相シフト値に応じてフ
ィールド信号ＦＯＥを位相シフトし、フィールド信号Ｆ
ＯＥ′を生成する。フィールド信号ＦＯＥ′を図４
（Ａ）に示す。位相シフト値は、フィールドメモリ２，
３のどの領域にデータを書き込むか、また、データの書
き込みや読み出しのレート等の条件によって異なる。こ
れらの条件に応じて追い越し現象が発生しない位相シフ
ト値を決定して、フィールド信号シフト回路１０に入力
する。図４（Ｂ）は読み出し制御基本信号発生回路１２
が発生する読み出しリセット信号ＲＲＳＴである。図４
（Ｂ）を部分的に示したのが、図３（Ｔ）である。図４
（Ｃ）は追い越し回避フィールド生成回路１１より出力
されるフィールド信号ＦＯＥ″である。図４（Ｃ）を部
分的に示したのが、図３（Ｓ）である。
シフト回路１０は、入力された位相シフト値に応じてフ
ィールド信号ＦＯＥを位相シフトし、フィールド信号Ｆ
ＯＥ′を生成する。フィールド信号ＦＯＥ′を図４
（Ａ）に示す。位相シフト値は、フィールドメモリ２，
３のどの領域にデータを書き込むか、また、データの書
き込みや読み出しのレート等の条件によって異なる。こ
れらの条件に応じて追い越し現象が発生しない位相シフ
ト値を決定して、フィールド信号シフト回路１０に入力
する。図４（Ｂ）は読み出し制御基本信号発生回路１２
が発生する読み出しリセット信号ＲＲＳＴである。図４
（Ｂ）を部分的に示したのが、図３（Ｔ）である。図４
（Ｃ）は追い越し回避フィールド生成回路１１より出力
されるフィールド信号ＦＯＥ″である。図４（Ｃ）を部
分的に示したのが、図３（Ｓ）である。
【００３１】追い越し回避フィールド生成回路１１は、
一例として、図６に示すように、Ｄフリップフリップに
よって構成することができる。追い越し回避フィールド
生成回路１１は、読み出しリセット信号ＲＲＳＴが発生
したタイミングで、フィールド信号ＦＯＥ′がハイであ
ればハイ、ローであればローとなるようなフィールド信
号ＦＯＥ″を発生する。なお、図４（Ａ），（Ｃ）にお
ける，，…はフィールド番号を示している。
一例として、図６に示すように、Ｄフリップフリップに
よって構成することができる。追い越し回避フィールド
生成回路１１は、読み出しリセット信号ＲＲＳＴが発生
したタイミングで、フィールド信号ＦＯＥ′がハイであ
ればハイ、ローであればローとなるようなフィールド信
号ＦＯＥ″を発生する。なお、図４（Ａ），（Ｃ）にお
ける，，…はフィールド番号を示している。
【００３２】読み出し制御基本信号発生回路１２より出
力された読み出しイネーブル信号ＲＥＮ（図５（Ｄ）参
照）は、ＡＮＤ回路１４，１５の一方の端子に入力され
る。ＡＮＤ回路１４の他方の端子には、インバータ１３
によってフィールド信号ＦＯＥ″を反転した信号が入力
される。ＡＮＤ回路１４は、読み出しイネーブル信号Ｒ
ＥＮとフィールド信号ＦＯＥ″の反転信号とのＡＮＤを
とり、図３（Ｕ）に示す読み出しイネーブル信号ＲＥＮ
２を生成する。また、ＡＮＤ回路１５の他方の端子に
は、フィールド信号ＦＯＥ″が入力される。ＡＮＤ回路
１５は、読み出しイネーブル信号ＲＥＮとフィールド信
号ＦＯＥ″とのＡＮＤをとり、図３（Ｖ）に示す読み出
しイネーブル信号ＲＥＮ３を生成する。
力された読み出しイネーブル信号ＲＥＮ（図５（Ｄ）参
照）は、ＡＮＤ回路１４，１５の一方の端子に入力され
る。ＡＮＤ回路１４の他方の端子には、インバータ１３
によってフィールド信号ＦＯＥ″を反転した信号が入力
される。ＡＮＤ回路１４は、読み出しイネーブル信号Ｒ
ＥＮとフィールド信号ＦＯＥ″の反転信号とのＡＮＤを
とり、図３（Ｕ）に示す読み出しイネーブル信号ＲＥＮ
２を生成する。また、ＡＮＤ回路１５の他方の端子に
は、フィールド信号ＦＯＥ″が入力される。ＡＮＤ回路
１５は、読み出しイネーブル信号ＲＥＮとフィールド信
号ＦＯＥ″とのＡＮＤをとり、図３（Ｖ）に示す読み出
しイネーブル信号ＲＥＮ３を生成する。
【００３３】読み出しイネーブル信号ＲＥＮ２は、フィ
ールドメモリ２の端子ＯＥと端子ＲＡＥとに入力され、
読み出しイネーブル信号ＲＥＮ３は、フィールドメモリ
３の端子ＯＥと端子ＲＡＥとに入力される。これによ
り、フィールドメモリ２，３に書き込まれた映像信号
は、追い越し現象が発生することなく、読み出されて出
力される。
ールドメモリ２の端子ＯＥと端子ＲＡＥとに入力され、
読み出しイネーブル信号ＲＥＮ３は、フィールドメモリ
３の端子ＯＥと端子ＲＡＥとに入力される。これによ
り、フィールドメモリ２，３に書き込まれた映像信号
は、追い越し現象が発生することなく、読み出されて出
力される。
【００３４】以上においては、入力された１つの映像信
号（画面）を、フィールドメモリ２，３の部分的な領域
に書き込んで読み出す場合について説明した。マルチ画
面を表示する場合には、図１に示す映像信号処理回路
に、マルチ画面それぞれの映像信号を、領域を異ならせ
ながら順次書き込んでいく。これにより、マルチ画面と
された映像信号が出力されることとなる。本発明によれ
ば、追い越し現象が回避されるから、画質劣化のないマ
ルチ画面を表示することが可能となる。
号（画面）を、フィールドメモリ２，３の部分的な領域
に書き込んで読み出す場合について説明した。マルチ画
面を表示する場合には、図１に示す映像信号処理回路
に、マルチ画面それぞれの映像信号を、領域を異ならせ
ながら順次書き込んでいく。これにより、マルチ画面と
された映像信号が出力されることとなる。本発明によれ
ば、追い越し現象が回避されるから、画質劣化のないマ
ルチ画面を表示することが可能となる。
【００３５】
【発明の効果】以上詳細に説明したように、本発明の映
像信号処理回路は、入力された映像信号を交互に書き込
んで読み出す第１及び第２のフィールドメモリとして、
データ入力の有効／無効を制御するための第１の端子
と、データを書き込む際のアドレスインクリメントの有
効／無効を制御するための第２の端子とを別々に備えた
ＦＩＦＯメモリを用い、第１の端子に供給する入力イネ
ーブル信号と第２の端子に供給する書き込みアドレスイ
ンクリメントイネーブル信号とを生成し、第１のフィー
ルドメモリに対して、入力された映像信号を部分的な領
域に書き込むよう制御する第１の書き込みエリア制御回
路と、第１の端子に供給する入力イネーブル信号と第２
の端子に供給する書き込みアドレスインクリメントイネ
ーブル信号とを生成し、第２のフィールドメモリに対し
て、入力された映像信号を部分的な領域に書き込むよう
制御する第２の書き込みエリア制御回路と、フィールド
毎にハイ・ローが切り換わる第１のフィールド信号をシ
フトして第２のフィールド信号を生成するフィールド信
号シフト回路と、第１及び第２のフィールドメモリに対
する読み出しリセット信号と前記第２のフィールド信号
とにより、第１及び第２のフィールドメモリにおけるデ
ータの書き込みが読み出しを追い越すか、あるいは、デ
ータの読み出しが書き込みを追い越す追い越し現象が発
生しないフィールドを表す第３のフィールド信号を生成
する追い越し回避フィールド生成回路と、第３のフィー
ルド信号と第１の読み出しイネーブル信号とにより、追
い越し現象を発生させることなく、第１及び第２のフィ
ールドメモリに書き込まれた映像信号を選択的に読み出
す第２及び第３の読み出しイネーブル信号を発生する読
み出し制御回路とを設けて構成したので、ＦＩＦＯメモ
リを用いた簡単な構成でマルチ画面を実現することがで
き、追い越し現象による画質劣化なく、動画を表示する
ことができる。
像信号処理回路は、入力された映像信号を交互に書き込
んで読み出す第１及び第２のフィールドメモリとして、
データ入力の有効／無効を制御するための第１の端子
と、データを書き込む際のアドレスインクリメントの有
効／無効を制御するための第２の端子とを別々に備えた
ＦＩＦＯメモリを用い、第１の端子に供給する入力イネ
ーブル信号と第２の端子に供給する書き込みアドレスイ
ンクリメントイネーブル信号とを生成し、第１のフィー
ルドメモリに対して、入力された映像信号を部分的な領
域に書き込むよう制御する第１の書き込みエリア制御回
路と、第１の端子に供給する入力イネーブル信号と第２
の端子に供給する書き込みアドレスインクリメントイネ
ーブル信号とを生成し、第２のフィールドメモリに対し
て、入力された映像信号を部分的な領域に書き込むよう
制御する第２の書き込みエリア制御回路と、フィールド
毎にハイ・ローが切り換わる第１のフィールド信号をシ
フトして第２のフィールド信号を生成するフィールド信
号シフト回路と、第１及び第２のフィールドメモリに対
する読み出しリセット信号と前記第２のフィールド信号
とにより、第１及び第２のフィールドメモリにおけるデ
ータの書き込みが読み出しを追い越すか、あるいは、デ
ータの読み出しが書き込みを追い越す追い越し現象が発
生しないフィールドを表す第３のフィールド信号を生成
する追い越し回避フィールド生成回路と、第３のフィー
ルド信号と第１の読み出しイネーブル信号とにより、追
い越し現象を発生させることなく、第１及び第２のフィ
ールドメモリに書き込まれた映像信号を選択的に読み出
す第２及び第３の読み出しイネーブル信号を発生する読
み出し制御回路とを設けて構成したので、ＦＩＦＯメモ
リを用いた簡単な構成でマルチ画面を実現することがで
き、追い越し現象による画質劣化なく、動画を表示する
ことができる。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１中の書き込みエリア制御回路８，９の具体
的構成例を示すブロック図である。
的構成例を示すブロック図である。
【図３】本発明の動作を説明するための波形図である。
【図４】本発明の動作を説明するための波形図である。
【図５】本発明の動作を説明するための図である。
【図６】図１中の追い越し回避フィールド生成回路１１
の具体的構成例を示すブロック図である。
の具体的構成例を示すブロック図である。
１ 水平垂直フィルタ ２，３ フィールドメモリ ４ 書き込み制御基本信号発生回路 ５，１３ インバータ ６，７，１４，１５ ＡＮＤ回路 ８，９ 書き込みエリア制御回路 １０ フィールド信号シフト回路 １１ 追い越し回避フィールド生成回路 １２ 読み出し制御基本信号発生回路 ＲＣＴＬ 読み出し制御回路 ＷＣＴＬ 書き込み制御回路
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 5/45 Ｈ０４Ｎ 5/45 5/66 5/66 Ｄ Ｆターム(参考） 5C020 AA14 AA35 CA13 CA20 5C023 AA02 AA14 AA38 BA01 BA11 CA03 DA03 5C025 AA28 BA27 BA28 BA30 CA06 5C058 BA21 BB13 BB15 BB19 BB25 5C082 AA01 AA02 BA27 BA41 BB03 BB15 BB26 CA21 CA62 DA53 MM10
Claims (1)
- 【請求項１】入力された映像信号を第１及び第２のフィ
ールドメモリに交互に書き込んで読み出す映像信号処理
回路において、 前記第１及び第２のフィールドメモリとして、データ入
力の有効／無効を制御するための第１の端子と、データ
を書き込む際のアドレスインクリメントの有効／無効を
制御するための第２の端子とを別々に備えたＦＩＦＯメ
モリを用い、 前記第１の端子に供給する入力イネーブル信号と前記第
２の端子に供給する書き込みアドレスインクリメントイ
ネーブル信号とを生成し、前記第１のフィールドメモリ
に対して、前記入力された映像信号を部分的な領域に書
き込むよう制御する第１の書き込みエリア制御回路と、 前記第１の端子に供給する入力イネーブル信号と前記第
２の端子に供給する書き込みアドレスインクリメントイ
ネーブル信号とを生成し、前記第２のフィールドメモリ
に対して、前記入力された映像信号を部分的な領域に書
き込むよう制御する第２の書き込みエリア制御回路と、 フィールド毎にハイ・ローが切り換わる第１のフィール
ド信号をシフトして第２のフィールド信号を生成するフ
ィールド信号シフト回路と、 前記第１及び第２のフィールドメモリに対する読み出し
リセット信号と前記第２のフィールド信号とにより、前
記第１及び第２のフィールドメモリにおけるデータの書
き込みが読み出しを追い越すか、あるいは、データの読
み出しが書き込みを追い越す追い越し現象が発生しない
フィールドを表す第３のフィールド信号を生成する追い
越し回避フィールド生成回路と、 前記第３のフィールド信号と第１の読み出しイネーブル
信号とにより、前記追い越し現象を発生させることな
く、前記第１及び第２のフィールドメモリに書き込まれ
た映像信号を選択的に読み出す第２及び第３の読み出し
イネーブル信号を発生する読み出し制御回路とを設けて
構成したことを特徴とする映像信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000090607A JP2001285713A (ja) | 2000-03-29 | 2000-03-29 | 映像信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000090607A JP2001285713A (ja) | 2000-03-29 | 2000-03-29 | 映像信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001285713A true JP2001285713A (ja) | 2001-10-12 |
Family
ID=18606195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000090607A Pending JP2001285713A (ja) | 2000-03-29 | 2000-03-29 | 映像信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001285713A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7944509B2 (en) | 2005-08-25 | 2011-05-17 | Kabushiki Kaisha Toshiba | Video processing apparatus, video processing method and program for asynchronous input and output video images |
-
2000
- 2000-03-29 JP JP2000090607A patent/JP2001285713A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7944509B2 (en) | 2005-08-25 | 2011-05-17 | Kabushiki Kaisha Toshiba | Video processing apparatus, video processing method and program for asynchronous input and output video images |
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