JPH1165542A - 画像信号処理装置 - Google Patents
画像信号処理装置Info
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- JPH1165542A JPH1165542A JP9246140A JP24614097A JPH1165542A JP H1165542 A JPH1165542 A JP H1165542A JP 9246140 A JP9246140 A JP 9246140A JP 24614097 A JP24614097 A JP 24614097A JP H1165542 A JPH1165542 A JP H1165542A
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- Liquid Crystal Display Device Control (AREA)
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Abstract
(57)【要約】
【課題】入力画像信号の同期信号の周期よりも出力画像
信号の同期信号の周期が短い場合に発生するアドレスの
追い越しを防止する。 【解決手段】 出力画像信号の基準垂直同期信号Ｒ−Ｖ
Ｓ２の周期が入力画像信号の垂直同期信号ＶＳＹＮＣ１
の周期とほぼ等しいか、または短いときには、垂直同期
信号ＶＳＹＮＣ１と同じ周期を有し、かつ、出力画像信
号の基準水平同期信号Ｒ−ＨＳ２に同期した同期化垂直
同期信号ＬＫ−ＶＳ２を生成し、この同期化垂直同期信
号ＬＫ−ＶＳ２に基づいて生成された読出制御信号によ
って画像メモリから出力画像信号を読み出す。また、垂
直同期信号ＶＳＹＮＣ１の周期よりも基準垂直同期信号
Ｒ−ＶＳ２の周期の方が長いときには、基準垂直同期信
号Ｒ−ＶＳ２に基づいて読出制御信号を生成する。
信号の同期信号の周期が短い場合に発生するアドレスの
追い越しを防止する。 【解決手段】 出力画像信号の基準垂直同期信号Ｒ−Ｖ
Ｓ２の周期が入力画像信号の垂直同期信号ＶＳＹＮＣ１
の周期とほぼ等しいか、または短いときには、垂直同期
信号ＶＳＹＮＣ１と同じ周期を有し、かつ、出力画像信
号の基準水平同期信号Ｒ−ＨＳ２に同期した同期化垂直
同期信号ＬＫ−ＶＳ２を生成し、この同期化垂直同期信
号ＬＫ−ＶＳ２に基づいて生成された読出制御信号によ
って画像メモリから出力画像信号を読み出す。また、垂
直同期信号ＶＳＹＮＣ１の周期よりも基準垂直同期信号
Ｒ−ＶＳ２の周期の方が長いときには、基準垂直同期信
号Ｒ−ＶＳ２に基づいて読出制御信号を生成する。
Description
【０００１】
【発明の属する技術分野】この発明は、入力画像信号の
同期信号とは異なった同期信号を有する出力画像信号を
出力する画像信号処理装置に関する。
同期信号とは異なった同期信号を有する出力画像信号を
出力する画像信号処理装置に関する。
【０００２】
【従来の技術】液晶表示装置に代表される平面表示装置
やパソコン用モニタ等に通常のビデオ信号（画像信号）
を表示する場合には、一般に、画像信号の同期信号に同
期した書込クロックに従って画像信号を画像メモリに書
き込み、表示する装置の仕様に対応した同期信号に同期
した読出クロックに従って画像メモリに書き込まれた画
像信号を読み出して、表示用の画像信号としいる。
やパソコン用モニタ等に通常のビデオ信号（画像信号）
を表示する場合には、一般に、画像信号の同期信号に同
期した書込クロックに従って画像信号を画像メモリに書
き込み、表示する装置の仕様に対応した同期信号に同期
した読出クロックに従って画像メモリに書き込まれた画
像信号を読み出して、表示用の画像信号としいる。
【０００３】
【発明が解決しようとする課題】図５は、従来の画像信
号処理装置における問題点を示す説明図である。画像の
書き込み時には、図５（ａ）に示す入力画像信号の垂直
同期信号の周期で、図５（ｃ）の実線で示すように画像
メモリの書込アドレスが制御され、この結果、図５
（ｄ）に示すように１垂直同期信号周期に対応した画像
データが画像メモリに書き込まれる。一方、画像の読み
出し時には、図５（ｂ）に示す出力画像信号の垂直同期
信号の周期で、図５（ｃ）の破線で示すように画像メモ
リの読出アドレスが制御され、この結果、図５（ｅ）に
示すように１垂直同期信号周期に対応した画像データが
画像メモリから読み出される。
号処理装置における問題点を示す説明図である。画像の
書き込み時には、図５（ａ）に示す入力画像信号の垂直
同期信号の周期で、図５（ｃ）の実線で示すように画像
メモリの書込アドレスが制御され、この結果、図５
（ｄ）に示すように１垂直同期信号周期に対応した画像
データが画像メモリに書き込まれる。一方、画像の読み
出し時には、図５（ｂ）に示す出力画像信号の垂直同期
信号の周期で、図５（ｃ）の破線で示すように画像メモ
リの読出アドレスが制御され、この結果、図５（ｅ）に
示すように１垂直同期信号周期に対応した画像データが
画像メモリから読み出される。
【０００４】ここで、図５（ａ）に示すように、入力画
像信号の垂直同期信号の周期ＴＩよりも出力画像信号の
垂直同期信号の周期ＴＯが短い場合には、図５（ｃ）に
示されているように、書込アドレスの制御周期よりも読
出アドレスの制御周期のほうが短い。このため、図５
（ｃ）のタイミングＴＪ１以降、および、ＴＪ２以降に
おいて、アドレスの追い越し状態が発生する。ここで、
「アドレスの追い越し状態」とは、１画面分の画像信号
の出力の途中で、読出アドレスの値が書き込みアドレス
の値を追い越してしまう状態を言う。図５（ｃ）のタイ
ミングＴＪ１，ＴＪ２は、読出アドレスの値が書込アド
レスの値を追い越す時点をそれぞれ示している。このよ
うなアドレスの追い越し状態が発生すると、１画面分の
出力の途中で、１つ手前の画像信号に入れ替わってしま
うように見える。具体的には、図５（ｅ）に示すよう
に、タイミングＴＪ１、ＴＪ２において、現在表示すべ
き画像データ（４Ｄ、６Ｄ）から既に表示された旧画像
データ（３Ｄ、５Ｄ）切り替わり、画像には、現在表示
すべき画像と旧画像との境が横線として見えてしまうよ
うな画像の乱れが発生してしまう。
像信号の垂直同期信号の周期ＴＩよりも出力画像信号の
垂直同期信号の周期ＴＯが短い場合には、図５（ｃ）に
示されているように、書込アドレスの制御周期よりも読
出アドレスの制御周期のほうが短い。このため、図５
（ｃ）のタイミングＴＪ１以降、および、ＴＪ２以降に
おいて、アドレスの追い越し状態が発生する。ここで、
「アドレスの追い越し状態」とは、１画面分の画像信号
の出力の途中で、読出アドレスの値が書き込みアドレス
の値を追い越してしまう状態を言う。図５（ｃ）のタイ
ミングＴＪ１，ＴＪ２は、読出アドレスの値が書込アド
レスの値を追い越す時点をそれぞれ示している。このよ
うなアドレスの追い越し状態が発生すると、１画面分の
出力の途中で、１つ手前の画像信号に入れ替わってしま
うように見える。具体的には、図５（ｅ）に示すよう
に、タイミングＴＪ１、ＴＪ２において、現在表示すべ
き画像データ（４Ｄ、６Ｄ）から既に表示された旧画像
データ（３Ｄ、５Ｄ）切り替わり、画像には、現在表示
すべき画像と旧画像との境が横線として見えてしまうよ
うな画像の乱れが発生してしまう。
【０００５】この発明は、従来技術における上述の課題
を解決するためになされたものであり、入力画像信号の
同期信号の周期よりも出力画像信号の同期信号の周期が
短い場合に発生するアドレスの追い越しを防止する技術
を提供することを目的とする。
を解決するためになされたものであり、入力画像信号の
同期信号の周期よりも出力画像信号の同期信号の周期が
短い場合に発生するアドレスの追い越しを防止する技術
を提供することを目的とする。
【０００６】
【課題を解決するための手段およびその作用・効果】上
述の課題を解決するため、本発明の画像信号処理装置
は、入力された画像信号の同期信号に基づいて生成され
た書込制御信号によって該入力画像信号を画像メモリに
書き込み、書き込まれた画像信号を前記入力画像信号の
同期信号とは異なる同期信号に基づいて生成された読出
制御信号によって前記画像メモリから読み出して表示用
の画像信号を出力する画像信号処理装置において、前記
入力画像信号の垂直同期信号の第１の周期よりも前記出
力画像信号の固有の垂直同期信号の第２の周期の方が短
いときに、前記第１の周期とほぼ等しい周期を有し、か
つ、前記出力画像信号の水平同期信号に同期した同期化
垂直同期信号を生成する同期化垂直同期信号生成手段
と、前記同期化垂直同期信号に基づいて読出制御信号を
生成するとともに、前記読出制御信号を前記画像メモリ
に供給して前記出力画像信号を読み出す読出制御手段
と、を備えることを特徴とする。
述の課題を解決するため、本発明の画像信号処理装置
は、入力された画像信号の同期信号に基づいて生成され
た書込制御信号によって該入力画像信号を画像メモリに
書き込み、書き込まれた画像信号を前記入力画像信号の
同期信号とは異なる同期信号に基づいて生成された読出
制御信号によって前記画像メモリから読み出して表示用
の画像信号を出力する画像信号処理装置において、前記
入力画像信号の垂直同期信号の第１の周期よりも前記出
力画像信号の固有の垂直同期信号の第２の周期の方が短
いときに、前記第１の周期とほぼ等しい周期を有し、か
つ、前記出力画像信号の水平同期信号に同期した同期化
垂直同期信号を生成する同期化垂直同期信号生成手段
と、前記同期化垂直同期信号に基づいて読出制御信号を
生成するとともに、前記読出制御信号を前記画像メモリ
に供給して前記出力画像信号を読み出す読出制御手段
と、を備えることを特徴とする。
【０００７】上記構成によれば、１垂直同期信号周期分
（１画面分）の画像信号は、入力画像信号の垂直同期信
号周期にほぼ等しい周期で、画像メモリから読み出され
るので、アドレスの追い越しが発生することはない。し
たがって、入力画像信号の同期信号の周期よりも出力画
像信号の同期信号の周期が短い場合に、簡単にアドレス
の追い越しを防止することができる。
（１画面分）の画像信号は、入力画像信号の垂直同期信
号周期にほぼ等しい周期で、画像メモリから読み出され
るので、アドレスの追い越しが発生することはない。し
たがって、入力画像信号の同期信号の周期よりも出力画
像信号の同期信号の周期が短い場合に、簡単にアドレス
の追い越しを防止することができる。
【０００８】上記画像信号処理装置において、さらに、
前記第１の周期よりも前記第２の周期の方が短いときに
は前記同期化垂直同期信号を選択し、前記第１の周期よ
りも前記第２の周期の方が長いときには前記出力画像信
号の固有の垂直同期信号を選択する選択手段を備えるこ
とが好ましい。
前記第１の周期よりも前記第２の周期の方が短いときに
は前記同期化垂直同期信号を選択し、前記第１の周期よ
りも前記第２の周期の方が長いときには前記出力画像信
号の固有の垂直同期信号を選択する選択手段を備えるこ
とが好ましい。
【０００９】このようにすれば、選択された信号に基づ
いて生成された読出制御信号に対応して画像メモリから
画像信号を読み出すことができるので、アドレスの追い
越しが発生することはない。したがって、入力画像信号
の同期信号と出力画像信号の同期信号との関係にかかわ
らず、簡単にアドレスの追い越しを防止することができ
る。
いて生成された読出制御信号に対応して画像メモリから
画像信号を読み出すことができるので、アドレスの追い
越しが発生することはない。したがって、入力画像信号
の同期信号と出力画像信号の同期信号との関係にかかわ
らず、簡単にアドレスの追い越しを防止することができ
る。
【００１０】
Ａ．画像信号処理装置の全体構成：次に、本発明の実施
の形態を実施例に基づき説明する。図１は、この発明の
実施例としての画像信号処理装置の全体構成を示すブロ
ック図である。この画像信号処理装置は、同期分離回路
２０と、Ａ−Ｄ変換器２２と、画像メモリ２４と、書込
クロック生成回路２６と、書込制御回路２８と、基準同
期信号生成回路３０と、読出同期信号制御回路３２と、
読出制御回路３４と、表示調整回路３６と、液晶ディス
プレイ駆動回路３８と、液晶ディスプレイパネル４０
と、処理条件設定レジスタ４２と、ＣＰＵ４４とを備え
るコンピュータシステムである。
の形態を実施例に基づき説明する。図１は、この発明の
実施例としての画像信号処理装置の全体構成を示すブロ
ック図である。この画像信号処理装置は、同期分離回路
２０と、Ａ−Ｄ変換器２２と、画像メモリ２４と、書込
クロック生成回路２６と、書込制御回路２８と、基準同
期信号生成回路３０と、読出同期信号制御回路３２と、
読出制御回路３４と、表示調整回路３６と、液晶ディス
プレイ駆動回路３８と、液晶ディスプレイパネル４０
と、処理条件設定レジスタ４２と、ＣＰＵ４４とを備え
るコンピュータシステムである。
【００１１】この画像信号処理装置の全体は、液晶プロ
ジェクタ内に設けられており、液晶ディスプレイパネル
４０に表示する画像を処理するための装置である。液晶
ディスプレイパネル４０に表示された画像は、図示しな
い光学系を用いて投写スクリーン上に投写される。
ジェクタ内に設けられており、液晶ディスプレイパネル
４０に表示する画像を処理するための装置である。液晶
ディスプレイパネル４０に表示された画像は、図示しな
い光学系を用いて投写スクリーン上に投写される。
【００１２】処理条件設定レジスタ４２は、本画像信号
処理装置における処理の条件を記憶するレジスタであ
る。これらの条件は、バスを介してＣＰＵ４４によって
設定される。図１において、「＊」が付されているブロ
ックは、処理条件設定レジスタ４２にそれぞれ接続され
ており、処理条件設定レジスタ４２に設定された条件に
従って、それぞれの処理を実行する。
処理装置における処理の条件を記憶するレジスタであ
る。これらの条件は、バスを介してＣＰＵ４４によって
設定される。図１において、「＊」が付されているブロ
ックは、処理条件設定レジスタ４２にそれぞれ接続され
ており、処理条件設定レジスタ４２に設定された条件に
従って、それぞれの処理を実行する。
【００１３】同期分離回路２０は、入力されたアナログ
画像信号ＡＶ１から垂直同期信号ＶＳＹＮＣ１と水平同
期信号ＨＳＹＮＣ１を分離し、また、コンポーネント画
像信号（同期信号を含まない画像信号）を出力する。ア
ナログ画像信号ＡＶ１としては、例えばパーソナルコン
ピュータから出力されたコンピュータ画面を表す画像信
号や、ビデオレコーダやテレビから出力された動画画像
信号等が供給される。なお、予め同期信号が分離された
画像信号が入力されるような場合には、同期分離回路２
０は省略可能である。また、同期分離回路２０の全段に
複数の画像信号から１つの画像信号を選択するビデオセ
レクタを備えるようにしても良い。
画像信号ＡＶ１から垂直同期信号ＶＳＹＮＣ１と水平同
期信号ＨＳＹＮＣ１を分離し、また、コンポーネント画
像信号（同期信号を含まない画像信号）を出力する。ア
ナログ画像信号ＡＶ１としては、例えばパーソナルコン
ピュータから出力されたコンピュータ画面を表す画像信
号や、ビデオレコーダやテレビから出力された動画画像
信号等が供給される。なお、予め同期信号が分離された
画像信号が入力されるような場合には、同期分離回路２
０は省略可能である。また、同期分離回路２０の全段に
複数の画像信号から１つの画像信号を選択するビデオセ
レクタを備えるようにしても良い。
【００１４】同期分離回路２０から出力されたコンポー
ネント画像信号は、Ａ−Ｄ変換器２２によってデジタル
画像信号に変換される。Ａ−Ｄ変換器２２は、画像信号
の周波数を有するサンプリングクロックＤＣＬＫ１に従
ってアナログ信号をデジタル信号に変換する。
ネント画像信号は、Ａ−Ｄ変換器２２によってデジタル
画像信号に変換される。Ａ−Ｄ変換器２２は、画像信号
の周波数を有するサンプリングクロックＤＣＬＫ１に従
ってアナログ信号をデジタル信号に変換する。
【００１５】書込クロック生成回路２６は、同期分離回
路２０から供給される水平同期信号ＨＳＹＮＣ１に従っ
てドットクロック信号ＤＣＬＫ１を生成する。書込クロ
ック生成回路２６は、図示しないＰＬＬ回路を有してい
る。このＰＬＬ回路における分周比は、処理条件設定レ
ジスタ４２から与えられる。
路２０から供給される水平同期信号ＨＳＹＮＣ１に従っ
てドットクロック信号ＤＣＬＫ１を生成する。書込クロ
ック生成回路２６は、図示しないＰＬＬ回路を有してい
る。このＰＬＬ回路における分周比は、処理条件設定レ
ジスタ４２から与えられる。
【００１６】書込制御回路２８は、処理条件設定レジス
タ４２から与えられる書込制御条件に基づいて、ドット
クロック信号ＤＣＬＫ１と、同期信号ＶＳＹＮＣ１，Ｈ
ＳＹＮＣ１とに同期して、Ａ−Ｄ変換器２２から出力さ
れたデジタル画像信号を画像メモリ２４に書き込むため
のメモリアドレスや書込制御信号を生成する。Ａ−Ｄ変
換器２２によって変換されたデジタル画像信号は、書込
制御回路２８から出力された制御信号に従って画像メモ
リ２４に記憶される。
タ４２から与えられる書込制御条件に基づいて、ドット
クロック信号ＤＣＬＫ１と、同期信号ＶＳＹＮＣ１，Ｈ
ＳＹＮＣ１とに同期して、Ａ−Ｄ変換器２２から出力さ
れたデジタル画像信号を画像メモリ２４に書き込むため
のメモリアドレスや書込制御信号を生成する。Ａ−Ｄ変
換器２２によって変換されたデジタル画像信号は、書込
制御回路２８から出力された制御信号に従って画像メモ
リ２４に記憶される。
【００１７】基準同期信号生成回路３０は、液晶ディス
プレイパネル４０の表示制御に適した周波数を有する基
準垂直同期信号Ｒ−ＶＳ２、基準水平同期信号Ｒ−ＨＳ
２および基準クロック信号Ｒ−ＣＬＫを生成する。な
お、これらの信号は、同期信号ＶＳＹＮＣ１，ＨＳＹＮ
Ｃ１およびドットクロック信号ＤＣＬＫ１とは非同期で
ある。読出同期信号制御回路３２は、基準同期信号生成
回路３０から出力された基準同期信号Ｒ−ＶＳ２，Ｒ−
ＨＳ２および基準クロック信号Ｒ−ＣＬＫ２から、画像
の表示制御に実際に用いられる同期信号ＶＳＹＮＣ２，
ＨＳＹＮＣ２およびドットクロック信号ＤＣＬＫ２を生
成する。読出同期信号制御回路３２の詳細は後述する。
プレイパネル４０の表示制御に適した周波数を有する基
準垂直同期信号Ｒ−ＶＳ２、基準水平同期信号Ｒ−ＨＳ
２および基準クロック信号Ｒ−ＣＬＫを生成する。な
お、これらの信号は、同期信号ＶＳＹＮＣ１，ＨＳＹＮ
Ｃ１およびドットクロック信号ＤＣＬＫ１とは非同期で
ある。読出同期信号制御回路３２は、基準同期信号生成
回路３０から出力された基準同期信号Ｒ−ＶＳ２，Ｒ−
ＨＳ２および基準クロック信号Ｒ−ＣＬＫ２から、画像
の表示制御に実際に用いられる同期信号ＶＳＹＮＣ２，
ＨＳＹＮＣ２およびドットクロック信号ＤＣＬＫ２を生
成する。読出同期信号制御回路３２の詳細は後述する。
【００１８】読出制御回路３４は、処理条件設定レジス
タ４２から与えられる読出制御条件に基づいて、同期信
号ＶＳＹＮＣ２，ＨＳＹＮＣ２およびドットクロック信
号ＤＣＬＫ２に同期して、画像メモリに記憶されたデジ
タル画像信号を読み出すためのメモリアドレスや読出制
御信号を生成する。画像メモリ２４に記憶されたデジタ
ル画像信号は、読出制御回路３４から出力された制御信
号に従って読み出され、表示調整回路３６に入力され
る。
タ４２から与えられる読出制御条件に基づいて、同期信
号ＶＳＹＮＣ２，ＨＳＹＮＣ２およびドットクロック信
号ＤＣＬＫ２に同期して、画像メモリに記憶されたデジ
タル画像信号を読み出すためのメモリアドレスや読出制
御信号を生成する。画像メモリ２４に記憶されたデジタ
ル画像信号は、読出制御回路３４から出力された制御信
号に従って読み出され、表示調整回路３６に入力され
る。
【００１９】表示調整回路３６は、画像メモリ２４から
読み出されたデジタル画像信号に拡大／縮小等の処理を
施したり表示サイズを調整したり、表示画面中の表示位
置を調整したりして、調整後のデジタル画像信号を出力
する。
読み出されたデジタル画像信号に拡大／縮小等の処理を
施したり表示サイズを調整したり、表示画面中の表示位
置を調整したりして、調整後のデジタル画像信号を出力
する。
【００２０】表示調整回路３６から出力されたデジタル
画像信号は、液晶ディスプレイ駆動回路３８に供給され
る。液晶ディスプレイ駆動回路３８は、このデジタル画
像信号を、表示用の同期信号ＶＳＹＮＣ２，ＨＳＹＮＣ
２およびドットクロック信号ＤＣＬＫ２に応じて、液晶
ディスプレイパネル４０に画像を表示する。
画像信号は、液晶ディスプレイ駆動回路３８に供給され
る。液晶ディスプレイ駆動回路３８は、このデジタル画
像信号を、表示用の同期信号ＶＳＹＮＣ２，ＨＳＹＮＣ
２およびドットクロック信号ＤＣＬＫ２に応じて、液晶
ディスプレイパネル４０に画像を表示する。
【００２１】Ｂ．読出同期信号制御回路の構成と動作：
図２は、読出同期信号制御回路３２の構成の一例を示す
概略ブロック図である。読出同期信号制御回路３２は、
フリップフロップ回路（ＦＦ回路）５０と、ｎ段のシフ
トレジスタ回路（ＳＦ回路）５２と、ＮＯＴ回路５４
と、ＮＡＮＤ回路５６と、セレクタ回路５８とを備えて
いる。
図２は、読出同期信号制御回路３２の構成の一例を示す
概略ブロック図である。読出同期信号制御回路３２は、
フリップフロップ回路（ＦＦ回路）５０と、ｎ段のシフ
トレジスタ回路（ＳＦ回路）５２と、ＮＯＴ回路５４
と、ＮＡＮＤ回路５６と、セレクタ回路５８とを備えて
いる。
【００２２】図３は、読出同期信号制御回路３２の動作
を示すタイミングチャートである。読出同期信号制御回
路３２は、入力画像信号の垂直同期信号ＶＳＹＮＣ１の
周期ＴＩ（図３（ａ））よりも出力画像信号の固有の垂
直同期信号（基準垂直同期信号）Ｒ−ＶＳ２の周期ＴＯ
（図３（ｂ））の方が短いときに、垂直同期信号ＶＳＹ
ＮＣ１と同じ周期ＴＩを有する同期化垂直同期信号ＬＫ
−ＶＳ２（図３（ｃ））を生成する機能を有している。
なお、図３（ｄ）〜（ｊ）は、図３（ａ）〜（ｃ）の左
端付近にある破線の区間の動作を拡大して詳細に説明し
たものである。
を示すタイミングチャートである。読出同期信号制御回
路３２は、入力画像信号の垂直同期信号ＶＳＹＮＣ１の
周期ＴＩ（図３（ａ））よりも出力画像信号の固有の垂
直同期信号（基準垂直同期信号）Ｒ−ＶＳ２の周期ＴＯ
（図３（ｂ））の方が短いときに、垂直同期信号ＶＳＹ
ＮＣ１と同じ周期ＴＩを有する同期化垂直同期信号ＬＫ
−ＶＳ２（図３（ｃ））を生成する機能を有している。
なお、図３（ｄ）〜（ｊ）は、図３（ａ）〜（ｃ）の左
端付近にある破線の区間の動作を拡大して詳細に説明し
たものである。
【００２３】図２に示すように、ＦＦ回路５０のデータ
入力端子（Ｄ）には、入力画像信号ＡＶ１から同期分離
回路２０（図１）によって分離された垂直同期信号ＶＳ
ＹＮＣ１が入力され、クロック端子（ＣＫ）には、液晶
ディスプレイパネル４０（図１）の表示周波数に対応し
た基準水平同期信号Ｒ−ＨＳ２が入力されている。ＦＦ
回路５０は、図３（ｆ）に示した垂直同期信号ＶＳＹＮ
Ｃ１を図３（ｅ）に示した基準水平同期信号Ｒ−ＨＳ２
の立ち下がりエッジでラッチして、図３（ｇ）に示すよ
うに基準水平同期信号Ｒ−ＨＳ２に同期したラッチ信号
Ｓ−ＶＳ１を出力端子（Ｑ）から出力する。
入力端子（Ｄ）には、入力画像信号ＡＶ１から同期分離
回路２０（図１）によって分離された垂直同期信号ＶＳ
ＹＮＣ１が入力され、クロック端子（ＣＫ）には、液晶
ディスプレイパネル４０（図１）の表示周波数に対応し
た基準水平同期信号Ｒ−ＨＳ２が入力されている。ＦＦ
回路５０は、図３（ｆ）に示した垂直同期信号ＶＳＹＮ
Ｃ１を図３（ｅ）に示した基準水平同期信号Ｒ−ＨＳ２
の立ち下がりエッジでラッチして、図３（ｇ）に示すよ
うに基準水平同期信号Ｒ−ＨＳ２に同期したラッチ信号
Ｓ−ＶＳ１を出力端子（Ｑ）から出力する。
【００２４】ＳＦ回路５２には、ラッチ信号Ｓ−ＶＳ１
がデータ入力端子（ＤＩ）に、基準水平同期信号Ｒ−Ｈ
Ｓ２がクロック端子（ＣＫ）に、シフト量設定データＳ
ＦＤが設定入力端子（ＳＥＴＤ）に入力されている。な
お、シフト量設定データＳＦＤは、処理条件設定レジス
タ４２（図１）から供給される。このシフト量は、垂直
同期信号ＶＳＹＮＣ２（ＬＫ−ＶＳ２）のブランキング
期間を設定するためのパラメータであり、垂直同期信号
ＶＳＹＮＣ２のブランキング期間が垂直同期信号ＶＳＹ
ＮＣ１のブランキング期間終了のタイミングよりも遅く
終了することのないように決定されるものである。本実
施例では、シフト量として３が設定されていることとす
る。ＳＦ回路５２は、図３（ｇ）に示したラッチ信号Ｓ
−ＶＳ１を、基準水平同期信号Ｒ−ＨＳ２の３周期分遅
延させたシフト信号Ｓ−ＶＳ１Ｎ（図３（ｉ））を生成
して、出力端子（ＤＯ）から出力する。
がデータ入力端子（ＤＩ）に、基準水平同期信号Ｒ−Ｈ
Ｓ２がクロック端子（ＣＫ）に、シフト量設定データＳ
ＦＤが設定入力端子（ＳＥＴＤ）に入力されている。な
お、シフト量設定データＳＦＤは、処理条件設定レジス
タ４２（図１）から供給される。このシフト量は、垂直
同期信号ＶＳＹＮＣ２（ＬＫ−ＶＳ２）のブランキング
期間を設定するためのパラメータであり、垂直同期信号
ＶＳＹＮＣ２のブランキング期間が垂直同期信号ＶＳＹ
ＮＣ１のブランキング期間終了のタイミングよりも遅く
終了することのないように決定されるものである。本実
施例では、シフト量として３が設定されていることとす
る。ＳＦ回路５２は、図３（ｇ）に示したラッチ信号Ｓ
−ＶＳ１を、基準水平同期信号Ｒ−ＨＳ２の３周期分遅
延させたシフト信号Ｓ−ＶＳ１Ｎ（図３（ｉ））を生成
して、出力端子（ＤＯ）から出力する。
【００２５】ＮＡＮＤ回路５６には、ラッチ信号Ｓ−Ｖ
Ｓ１をＮＯＴ回路５４で反転させたラッチ信号Ｓ−ＶＳ
１＃と、シフト信号Ｓ−ＶＳ１Ｎとが入力されている。
ＮＡＮＤ回路５６は、図３（ｊ）に示す同期化垂直同期
信号ＬＫ−ＶＳ２を生成する。この同期化垂直同期信号
ＬＫ−ＶＳ２は、ラッチ信号Ｓ−ＶＳ１＃の立ち上がり
エッジで立ち下がり、シフト信号Ｓ−ＶＳ１Ｎの立ち下
がりエッジで立ち上がる信号である。この同期化垂直同
期信号ＬＫ−ＶＳ２は、次のような特徴を有している。
第１に、基準水平同期信号Ｒ−ＨＳ２（図３（ｅ））に
同期したエッジを有している。第２に、入力画像信号の
垂直同期信号ＶＳＹＮＣ１（図３（ｆ））とほぼ同じ周
期を有している（図３（ｃ））。換言すれば、同期化垂
直同期信号ＬＫ−ＶＳ２は、入力画像信号の垂直同期信
号ＶＳＹＮＣ１の周期とほぼ等しい周期を有し、かつ、
出力画像信号の固有の水平同期信号Ｒ−ＨＳ２に同期し
た信号である。
Ｓ１をＮＯＴ回路５４で反転させたラッチ信号Ｓ−ＶＳ
１＃と、シフト信号Ｓ−ＶＳ１Ｎとが入力されている。
ＮＡＮＤ回路５６は、図３（ｊ）に示す同期化垂直同期
信号ＬＫ−ＶＳ２を生成する。この同期化垂直同期信号
ＬＫ−ＶＳ２は、ラッチ信号Ｓ−ＶＳ１＃の立ち上がり
エッジで立ち下がり、シフト信号Ｓ−ＶＳ１Ｎの立ち下
がりエッジで立ち上がる信号である。この同期化垂直同
期信号ＬＫ−ＶＳ２は、次のような特徴を有している。
第１に、基準水平同期信号Ｒ−ＨＳ２（図３（ｅ））に
同期したエッジを有している。第２に、入力画像信号の
垂直同期信号ＶＳＹＮＣ１（図３（ｆ））とほぼ同じ周
期を有している（図３（ｃ））。換言すれば、同期化垂
直同期信号ＬＫ−ＶＳ２は、入力画像信号の垂直同期信
号ＶＳＹＮＣ１の周期とほぼ等しい周期を有し、かつ、
出力画像信号の固有の水平同期信号Ｒ−ＨＳ２に同期し
た信号である。
【００２６】セレクタ回路５８には、基準垂直同期信号
Ｒ−ＶＳ２と、同期化垂直同期信号ＬＫ−ＶＳ２とが入
力されている。セレクタ回路５８は、図３（ｂ）に示し
た基準垂直同期信号Ｒ−ＶＳ２の周期ＴＯが図３（ａ）
に示した入力画像信号ＡＶ１の垂直同期信号ＶＳＹＮＣ
１の周期ＴＩに等しいか、または短い場合には、選択信
号ＶＳＥＬに応じて同期化垂直同期信号ＬＫ−ＶＳ２が
選択され、垂直同期信号ＶＳＹＮＣ２として出力する。
一方、基準垂直同期信号Ｒ−ＶＳ２の周期ＴＯが垂直同
期信号ＶＳＹＮＣ１の周期ＴＩよりも長い場合には、基
準垂直同期信号Ｒ−ＶＳ２が選択されて垂直同期信号Ｖ
ＳＹＮＣ２として出力される。なお、選択信号ＶＳＥＬ
は、処理条件設定レジスタ４２（図１）から供給され
る。基準水平同期信号Ｒ−ＨＳ２や基準クロック信号Ｒ
−ＣＬＫは、そのまま水平同期信号ＨＳＹＮＣ２やドッ
トクロック信号ＤＣＬＫ２として出力される。
Ｒ−ＶＳ２と、同期化垂直同期信号ＬＫ−ＶＳ２とが入
力されている。セレクタ回路５８は、図３（ｂ）に示し
た基準垂直同期信号Ｒ−ＶＳ２の周期ＴＯが図３（ａ）
に示した入力画像信号ＡＶ１の垂直同期信号ＶＳＹＮＣ
１の周期ＴＩに等しいか、または短い場合には、選択信
号ＶＳＥＬに応じて同期化垂直同期信号ＬＫ−ＶＳ２が
選択され、垂直同期信号ＶＳＹＮＣ２として出力する。
一方、基準垂直同期信号Ｒ−ＶＳ２の周期ＴＯが垂直同
期信号ＶＳＹＮＣ１の周期ＴＩよりも長い場合には、基
準垂直同期信号Ｒ−ＶＳ２が選択されて垂直同期信号Ｖ
ＳＹＮＣ２として出力される。なお、選択信号ＶＳＥＬ
は、処理条件設定レジスタ４２（図１）から供給され
る。基準水平同期信号Ｒ−ＨＳ２や基準クロック信号Ｒ
−ＣＬＫは、そのまま水平同期信号ＨＳＹＮＣ２やドッ
トクロック信号ＤＣＬＫ２として出力される。
【００２７】垂直同期信号ＶＳＹＮＣ２、水平同期信号
画像ＨＳＹＮＣ２およびドットクロック信号ＤＣＬＫ２
は、読出制御回路３４や液晶ディスプレイ駆動回路３８
（図１）に供給されて、メモリ２４（図１）からの読出
や液晶ディスプレイ４０への表示を制御するために用い
られる。
画像ＨＳＹＮＣ２およびドットクロック信号ＤＣＬＫ２
は、読出制御回路３４や液晶ディスプレイ駆動回路３８
（図１）に供給されて、メモリ２４（図１）からの読出
や液晶ディスプレイ４０への表示を制御するために用い
られる。
【００２８】上述の読出同期信号制御回路３２を用いる
ことによって、以下に説明するような効果が得られる。
図４は、画像メモリ２４に書き込まれる画像信号（書込
データ）と、画像メモリ２４から読み出される画像信号
（読出データ）との関係を示す説明図である。上述した
ように、図４（ａ）に示した基準垂直同期信号Ｒ−ＶＳ
２の周期ＴＯが、図４（ｂ）に示した垂直同期信号ＶＳ
ＹＮＣ１の周期ＴＩよりも短い場合には、図４（ｃ）に
示したＶＳＹＮＣ２として同期化垂直同期信号ＬＫ−Ｖ
Ｓ２が用いられる。図４（ｄ）に実線で示すように、垂
直同期信号ＶＳＹＮＣ１の１周期分の区間ＴＷ１，ＴＷ
２，ＴＷ３…毎に書込アドレスが順に出力される。この
書込アドレスは、各周期毎に繰り返し出力される。そし
て、図４（ｅ）に示すように、１画面分の画像信号１
Ｄ，２Ｄ，３Ｄ…が垂直同期信号ＶＳＹＮＣ１の１周期
分の区間ＴＷ１，ＴＷ２，ＴＷ３，…毎に画像メモリ２
４（図１）に書き込まれる。また、図４（ｄ）に破線で
示すように、垂直同期信号ＶＳＹＮＣ２の１周期分の区
間ＴＲ１，ＴＲ２，ＴＲ３，…毎に読出アドレスが順に
出力される。この読出アドレスも、各周期毎に繰り返し
出力される。そして、図４（ｆ）に示すように、１画面
分の画像信号１Ｄ，２Ｄ，３Ｄ…が垂直同期信号ＶＳＹ
ＮＣ２の１周期分の区間ＴＲ１，ＴＲ２，ＴＲ３，…毎
に画像メモリ２４（図１）から読み出される。なお、書
込周期ＴＷ１と読出周期ＴＲ１とは、ほぼ同位相で変化
し、読出周期ＴＲ１で読み出される読出データは、一つ
前の書込周期ＴＷ０で書き込まれた書込データである。
ことによって、以下に説明するような効果が得られる。
図４は、画像メモリ２４に書き込まれる画像信号（書込
データ）と、画像メモリ２４から読み出される画像信号
（読出データ）との関係を示す説明図である。上述した
ように、図４（ａ）に示した基準垂直同期信号Ｒ−ＶＳ
２の周期ＴＯが、図４（ｂ）に示した垂直同期信号ＶＳ
ＹＮＣ１の周期ＴＩよりも短い場合には、図４（ｃ）に
示したＶＳＹＮＣ２として同期化垂直同期信号ＬＫ−Ｖ
Ｓ２が用いられる。図４（ｄ）に実線で示すように、垂
直同期信号ＶＳＹＮＣ１の１周期分の区間ＴＷ１，ＴＷ
２，ＴＷ３…毎に書込アドレスが順に出力される。この
書込アドレスは、各周期毎に繰り返し出力される。そし
て、図４（ｅ）に示すように、１画面分の画像信号１
Ｄ，２Ｄ，３Ｄ…が垂直同期信号ＶＳＹＮＣ１の１周期
分の区間ＴＷ１，ＴＷ２，ＴＷ３，…毎に画像メモリ２
４（図１）に書き込まれる。また、図４（ｄ）に破線で
示すように、垂直同期信号ＶＳＹＮＣ２の１周期分の区
間ＴＲ１，ＴＲ２，ＴＲ３，…毎に読出アドレスが順に
出力される。この読出アドレスも、各周期毎に繰り返し
出力される。そして、図４（ｆ）に示すように、１画面
分の画像信号１Ｄ，２Ｄ，３Ｄ…が垂直同期信号ＶＳＹ
ＮＣ２の１周期分の区間ＴＲ１，ＴＲ２，ＴＲ３，…毎
に画像メモリ２４（図１）から読み出される。なお、書
込周期ＴＷ１と読出周期ＴＲ１とは、ほぼ同位相で変化
し、読出周期ＴＲ１で読み出される読出データは、一つ
前の書込周期ＴＷ０で書き込まれた書込データである。
【００２９】このとき、画像メモリ２４（図１）から読
出データを読み出すためのドットクロック信号ＤＣＬＫ
２は、上述したように基準クロック信号Ｒ−ＣＬＫのま
まであるため（図２）、読出アドレスの変化の期間は、
図４（ｄ）に示すように、基準垂直同期信号Ｒ−ＶＳ２
の周期に等しく、読出データは図４（ｅ）に示すように
基準垂直同期信号Ｒ−ＶＳ２の周期に等しい期間中に読
み出される。しかし、読出周期ＴＲ１の間に基準垂直同
期信号Ｒ−ＶＳ２の周期に等しい期間で読出データ１Ｄ
が読み出されても、次の読出周期ＴＲ２が開始するまで
は、読出アドレスは変化せず、読出制御回路３４（図
１）から出力される制御信号も発生しないため、次の読
出データ２Ｄが読み出されることはない。したがって、
読出データの読出周期は書込データの書込周期にほぼ等
しく、また、読み出しは書き込みよりもほぼ１周期遅れ
て実行されるので、発明が解決しようとする課題で説明
したようなアドレスの追い越しによる画像の乱れを防止
することができる。なお、読出データ１Ｄが読み出され
た後から次の読出データ２Ｄの読み出しが開始されるま
での期間は、液晶ディスプレイパネル４０に何ら画像信
号が供給されない状態となるが、通常この期間は、液晶
ディスプレイパネル４０に供給されるマスク信号によっ
てマスクされるので、この期間は何ら画像に影響を及ぼ
すものではない。
出データを読み出すためのドットクロック信号ＤＣＬＫ
２は、上述したように基準クロック信号Ｒ−ＣＬＫのま
まであるため（図２）、読出アドレスの変化の期間は、
図４（ｄ）に示すように、基準垂直同期信号Ｒ−ＶＳ２
の周期に等しく、読出データは図４（ｅ）に示すように
基準垂直同期信号Ｒ−ＶＳ２の周期に等しい期間中に読
み出される。しかし、読出周期ＴＲ１の間に基準垂直同
期信号Ｒ−ＶＳ２の周期に等しい期間で読出データ１Ｄ
が読み出されても、次の読出周期ＴＲ２が開始するまで
は、読出アドレスは変化せず、読出制御回路３４（図
１）から出力される制御信号も発生しないため、次の読
出データ２Ｄが読み出されることはない。したがって、
読出データの読出周期は書込データの書込周期にほぼ等
しく、また、読み出しは書き込みよりもほぼ１周期遅れ
て実行されるので、発明が解決しようとする課題で説明
したようなアドレスの追い越しによる画像の乱れを防止
することができる。なお、読出データ１Ｄが読み出され
た後から次の読出データ２Ｄの読み出しが開始されるま
での期間は、液晶ディスプレイパネル４０に何ら画像信
号が供給されない状態となるが、通常この期間は、液晶
ディスプレイパネル４０に供給されるマスク信号によっ
てマスクされるので、この期間は何ら画像に影響を及ぼ
すものではない。
【００３０】なお、この発明は上記の実施例や実施形態
に限られるものではなく、その要旨を逸脱しない範囲に
おいて種々の態様において実施することが可能であり、
例えば次のような変形も可能である。
に限られるものではなく、その要旨を逸脱しない範囲に
おいて種々の態様において実施することが可能であり、
例えば次のような変形も可能である。
【００３１】（１）上記実施例において、図２に示した
読出制御回路は一例であり、要するに、入力画像信号の
垂直同期信号ＶＳＹＮＣ１とほぼ同じ周期を有し、か
つ、表示装置の表示周波数に対応した水平同期信号ＨＳ
ＹＮＣ２（Ｒ−ＨＳ２）で同期化した垂直同期信号を生
成するような種々の回路構成を採用することができる。
こうすれば、簡単に入力画像信号の同期信号の周期より
も出力画像信号の固有の同期信号の周期の方が短い場合
に、簡単にアドレスの追い越しを防止することができ
る。
読出制御回路は一例であり、要するに、入力画像信号の
垂直同期信号ＶＳＹＮＣ１とほぼ同じ周期を有し、か
つ、表示装置の表示周波数に対応した水平同期信号ＨＳ
ＹＮＣ２（Ｒ−ＨＳ２）で同期化した垂直同期信号を生
成するような種々の回路構成を採用することができる。
こうすれば、簡単に入力画像信号の同期信号の周期より
も出力画像信号の固有の同期信号の周期の方が短い場合
に、簡単にアドレスの追い越しを防止することができ
る。
【００３２】（２）上記実施例では、画像メモリの書込
／読出制御信号として書込／読出アドレスや書込／読出
制御信号を出力するようなランダムアクセス型のメモリ
を使用する場合を例に説明しているが、シリアルアクセ
ス型のメモリを使用するようにしてもよい。この場合に
は、書込／読出制御回路からは書込／読出アドレスを出
力する必要はない。
／読出制御信号として書込／読出アドレスや書込／読出
制御信号を出力するようなランダムアクセス型のメモリ
を使用する場合を例に説明しているが、シリアルアクセ
ス型のメモリを使用するようにしてもよい。この場合に
は、書込／読出制御回路からは書込／読出アドレスを出
力する必要はない。
【００３３】（３）上記実施例では、液晶ディスプレイ
パネルを用いた画像信号処理装置を例に説明している
が、本発明は、要するに、入力された画像信号の同期信
号に基づいて生成された書込制御信号によって入力画像
信号を画像メモリに書き込み、書き込まれた画像信号を
入力画像信号の同期信号とは異なる同期信号に基づいて
生成された読出制御信号によって前記画像メモリから読
み出して表示用の画像信号を出力するような任意の画像
信号処理装置に適用可能である。
パネルを用いた画像信号処理装置を例に説明している
が、本発明は、要するに、入力された画像信号の同期信
号に基づいて生成された書込制御信号によって入力画像
信号を画像メモリに書き込み、書き込まれた画像信号を
入力画像信号の同期信号とは異なる同期信号に基づいて
生成された読出制御信号によって前記画像メモリから読
み出して表示用の画像信号を出力するような任意の画像
信号処理装置に適用可能である。
【図１】この発明の実施例としての画像信号処理装置の
全体構成を示すブロック図。
全体構成を示すブロック図。
【図２】読出同期信号制御回路３２の構成の一例を示す
概略ブロック図。
概略ブロック図。
【図３】読出同期信号制御回路３２の動作を示すタイミ
ングチャート。
ングチャート。
【図４】画像メモリ２４に書き込まれる画像信号（書込
データ）と、画像メモリ２４から読み出される画像信号
（読出データ）との関係を示す説明図。
データ）と、画像メモリ２４から読み出される画像信号
（読出データ）との関係を示す説明図。
【図５】従来の画像信号処理装置における問題点を示す
説明図。
説明図。
２０…同期分離回路 ２２…Ａ−Ｄ変換器 ２４…画像メモリ ２６…書込クロック生成回路 ２８…書込制御回路 ３０…基準同期信号生成回路 ３２…読出同期信号制御回路 ３４…読出制御回路 ３６…表示調整回路 ３８…液晶ディスプレイ駆動回路 ４０…液晶ディスプレイパネル ４２…処理条件設定レジスタ ４４…ＣＰＵ ５０…ＦＦ回路 ５２…ＳＦ回路 ５４…ＮＯＴ回路 ５６…ＮＡＮＤ回路 ５８…セレクタ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｎ 5/05 Ｈ０４Ｎ 5/05 5/66 １０２ 5/66 １０２Ｂ 7/01 7/01 Ｃ
Claims (2)
- 【請求項１】 入力された画像信号の同期信号に基づい
て生成された書込制御信号によって該入力画像信号を画
像メモリに書き込み、書き込まれた画像信号を前記入力
画像信号の同期信号とは異なる同期信号に基づいて生成
された読出制御信号によって前記画像メモリから読み出
して表示用の画像信号を出力する画像信号処理装置にお
いて、 前記入力画像信号の垂直同期信号の第１の周期よりも前
記出力画像信号の固有の垂直同期信号の第２の周期の方
が短いときに、前記第１の周期とほぼ等しい周期を有
し、かつ、前記出力画像信号の水平同期信号に同期した
同期化垂直同期信号を生成する同期化垂直同期信号生成
手段と、 前記同期化垂直同期信号に基づいて読出制御信号を生成
するとともに、前記読出制御信号を前記画像メモリに供
給して前記出力画像信号を読み出す読出制御手段と、を
備えることを特徴とする画像信号処理装置。 - 【請求項２】 請求項１記載の画像信号処理装置であっ
て、さらに、 前記第１の周期よりも前記第２の周期の方が短いときに
は前記同期化垂直同期信号を選択し、前記第１の周期よ
りも前記第２の周期の方が長いときには前記出力画像信
号の固有の垂直同期信号を選択する選択手段を備える画
像信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24614097A JP3674258B2 (ja) | 1997-08-26 | 1997-08-26 | 画像信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24614097A JP3674258B2 (ja) | 1997-08-26 | 1997-08-26 | 画像信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1165542A true JPH1165542A (ja) | 1999-03-09 |
| JP3674258B2 JP3674258B2 (ja) | 2005-07-20 |
Family
ID=17144085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24614097A Expired - Fee Related JP3674258B2 (ja) | 1997-08-26 | 1997-08-26 | 画像信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3674258B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001350455A (ja) * | 2000-04-07 | 2001-12-21 | Sony Corp | 画像処理装置およびその方法、並びにその画像処理装置を用いた表示装置 |
| WO2003056541A1 (fr) * | 2001-12-27 | 2003-07-10 | Renesas Technology Corp. | Systeme de commande de circuit d'attaque d'affichage |
| JP2005275242A (ja) * | 2004-03-26 | 2005-10-06 | Alpine Electronics Inc | 映像キャプチャ回路及び映像キャプチャ方法 |
| JP2006330754A (ja) * | 2001-12-27 | 2006-12-07 | Renesas Technology Corp | 表示システムおよびこの表示システムを用いた携帯電話装置 |
| JP2007293360A (ja) * | 2007-06-25 | 2007-11-08 | Hitachi Ltd | 表示装置および表示方法 |
| CN100362540C (zh) * | 2001-12-27 | 2008-01-16 | 株式会社日立制作所 | 显示驱动控制电路 |
-
1997
- 1997-08-26 JP JP24614097A patent/JP3674258B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001350455A (ja) * | 2000-04-07 | 2001-12-21 | Sony Corp | 画像処理装置およびその方法、並びにその画像処理装置を用いた表示装置 |
| WO2003056541A1 (fr) * | 2001-12-27 | 2003-07-10 | Renesas Technology Corp. | Systeme de commande de circuit d'attaque d'affichage |
| JPWO2003056541A1 (ja) * | 2001-12-27 | 2005-05-12 | 株式会社ルネサステクノロジ | 表示駆動制御システム |
| JP2006330754A (ja) * | 2001-12-27 | 2006-12-07 | Renesas Technology Corp | 表示システムおよびこの表示システムを用いた携帯電話装置 |
| CN100362540C (zh) * | 2001-12-27 | 2008-01-16 | 株式会社日立制作所 | 显示驱动控制电路 |
| JP2005275242A (ja) * | 2004-03-26 | 2005-10-06 | Alpine Electronics Inc | 映像キャプチャ回路及び映像キャプチャ方法 |
| JP2007293360A (ja) * | 2007-06-25 | 2007-11-08 | Hitachi Ltd | 表示装置および表示方法 |
| JP4535090B2 (ja) * | 2007-06-25 | 2010-09-01 | 株式会社日立製作所 | 表示装置および表示方法 |
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|---|---|
| JP3674258B2 (ja) | 2005-07-20 |
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