JPH10260652A - 映像処理回路 - Google Patents
映像処理回路Info
- Publication number
- JPH10260652A JPH10260652A JP9067087A JP6708797A JPH10260652A JP H10260652 A JPH10260652 A JP H10260652A JP 9067087 A JP9067087 A JP 9067087A JP 6708797 A JP6708797 A JP 6708797A JP H10260652 A JPH10260652 A JP H10260652A
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- JP
- Japan
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- signal
- timing signal
- vertical
- clock
- horizontal
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- Pending
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- Television Signal Processing For Recording (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【課題】 メモリに書込んだ映像データを入力同期信号
のタイミングで読出しを行い、安定度の高い映像データ
を得る。 【解決手段】 ＰＬＬ回路２で入力HDと位相の一致した
書込クロックWCK と、WCK を分周して書込タイミング信
号AHD とを生成し、書込制御部３を介しメモリ１を制御
し、映像データを書込み、読出タイミング信号発生部４
よりの信号で読出制御部５を介しメモリ１を制御し、映
像データの読出しを行う。読出タイミング信号発生部４
は、水晶発振子等を用いて読出クロックRCK を発振し、
RCK を分周して水平読出タイミング信号FHD を生成し、
RCK を計数し、入力VDでカウンタをリセットし、垂直読
出タイミング信号FVD を発生する。カウンタは垂直同期
信号の周期＋αの計数にてリセットされるように設定
し、入力VDがない場合はこの設定値にてFVD を発生する
ようにする。
のタイミングで読出しを行い、安定度の高い映像データ
を得る。 【解決手段】 ＰＬＬ回路２で入力HDと位相の一致した
書込クロックWCK と、WCK を分周して書込タイミング信
号AHD とを生成し、書込制御部３を介しメモリ１を制御
し、映像データを書込み、読出タイミング信号発生部４
よりの信号で読出制御部５を介しメモリ１を制御し、映
像データの読出しを行う。読出タイミング信号発生部４
は、水晶発振子等を用いて読出クロックRCK を発振し、
RCK を分周して水平読出タイミング信号FHD を生成し、
RCK を計数し、入力VDでカウンタをリセットし、垂直読
出タイミング信号FVD を発生する。カウンタは垂直同期
信号の周期＋αの計数にてリセットされるように設定
し、入力VDがない場合はこの設定値にてFVD を発生する
ようにする。
Description
【０００１】
【発明の属する技術分野】本発明は映像処理回路に係
り、メモリの映像データ読出しのタイミングを入力同期
信号に同期させ、安定度の高い映像データを得るものに
関する。
り、メモリの映像データ読出しのタイミングを入力同期
信号に同期させ、安定度の高い映像データを得るものに
関する。
【０００２】
【従来の技術】プラズマディスプレイパネルあるいは液
晶パネル等のようにマトリクス駆動形の映像表示装置で
は、入力映像の有効画素と、同期信号から有効画素まで
の期間の情報とが得られれば映像を表示できるため、映
像データを一旦メモリに書込み、映像表示に必要なタイ
ミングで映像データの読出しを行う。このため、例え
ば、図４に示すように、入力水平同期信号（HD）に同期
してＰＬＬ（位相同期ループ）回路２で生成される書込
クロック（WCK ）、WCK を基に再生される水平書込タイ
ミング信号（AHD ）、および入力垂直同期信号（VD）に
より書込制御部３を介してメモリ１を制御し、入力映像
データをメモリ１に書込み、VDに同期してＰＬＬ回路21
で生成される読出クロック（RCK ）、RCK を基に再生さ
れる水平読出タイミング信号（AHD ）および垂直読出タ
イミング信号（AVD ）により読出制御部５を介してメモ
リ１の映像データを読出し、出力するように構成された
ものがある。このように、メモリ１の映像データの読出
しを、ＰＬＬ回路21でVDに同期して生成されるRCK 、AH
D およびAVD の各読出タイミング信号により制御するも
のでは、位相がずれた場合、エラーの検出はVD単位とな
るため、図５に示すように一度位相ずれが発生するとフ
ライホイール効果のため位相差がゼロに収斂するのに時
間がかかり、その間、映像の同期が乱れ、また、VDとAV
D との位相ずれによりメモリ１の映像データの読出しが
書込みより先になる、いわゆる追越しを生じる場合があ
り、映像の品位が損なわれるという問題がある。
晶パネル等のようにマトリクス駆動形の映像表示装置で
は、入力映像の有効画素と、同期信号から有効画素まで
の期間の情報とが得られれば映像を表示できるため、映
像データを一旦メモリに書込み、映像表示に必要なタイ
ミングで映像データの読出しを行う。このため、例え
ば、図４に示すように、入力水平同期信号（HD）に同期
してＰＬＬ（位相同期ループ）回路２で生成される書込
クロック（WCK ）、WCK を基に再生される水平書込タイ
ミング信号（AHD ）、および入力垂直同期信号（VD）に
より書込制御部３を介してメモリ１を制御し、入力映像
データをメモリ１に書込み、VDに同期してＰＬＬ回路21
で生成される読出クロック（RCK ）、RCK を基に再生さ
れる水平読出タイミング信号（AHD ）および垂直読出タ
イミング信号（AVD ）により読出制御部５を介してメモ
リ１の映像データを読出し、出力するように構成された
ものがある。このように、メモリ１の映像データの読出
しを、ＰＬＬ回路21でVDに同期して生成されるRCK 、AH
D およびAVD の各読出タイミング信号により制御するも
のでは、位相がずれた場合、エラーの検出はVD単位とな
るため、図５に示すように一度位相ずれが発生するとフ
ライホイール効果のため位相差がゼロに収斂するのに時
間がかかり、その間、映像の同期が乱れ、また、VDとAV
D との位相ずれによりメモリ１の映像データの読出しが
書込みより先になる、いわゆる追越しを生じる場合があ
り、映像の品位が損なわれるという問題がある。
【０００３】
【発明が解決しようとする課題】本発明はこのような点
に鑑み、VD（入力垂直同期信号）との位相関係を保ちな
がらメモリ１の映像データの垂直読出タイミング信号を
発生させることにより、VDとの位相ずれの発生、あるい
は映像データの読出しが書込みを追い越す等の障害を解
消することにある。
に鑑み、VD（入力垂直同期信号）との位相関係を保ちな
がらメモリ１の映像データの垂直読出タイミング信号を
発生させることにより、VDとの位相ずれの発生、あるい
は映像データの読出しが書込みを追い越す等の障害を解
消することにある。
【０００４】
【課題を解決するための手段】本発明は上述の課題を解
決するため、映像データの書込み・読出しを行うメモリ
と、入力される水平同期信号に同期した第１のクロック
を生成すると共に第１のクロックを用いて水平同期信号
を生成するＰＬＬ回路と、ＰＬＬ回路よりの信号に基づ
き前記メモリの書込みを制御する書込制御部と、第２の
クロックを発振する発振器と、第２のクロックを用いて
入力される垂直同期信号に同期した前記メモリの読出タ
イミング信号を発生する読出タイミング信号発生部と、
読出タイミング信号発生部よりの信号に基づき前記メモ
リの読出しを制御する読出制御部とからなる映像処理回
路を提供するものである。
決するため、映像データの書込み・読出しを行うメモリ
と、入力される水平同期信号に同期した第１のクロック
を生成すると共に第１のクロックを用いて水平同期信号
を生成するＰＬＬ回路と、ＰＬＬ回路よりの信号に基づ
き前記メモリの書込みを制御する書込制御部と、第２の
クロックを発振する発振器と、第２のクロックを用いて
入力される垂直同期信号に同期した前記メモリの読出タ
イミング信号を発生する読出タイミング信号発生部と、
読出タイミング信号発生部よりの信号に基づき前記メモ
リの読出しを制御する読出制御部とからなる映像処理回
路を提供するものである。
【０００５】
【発明の実施の形態】本発明による映像処理回路では、
入力される水平同期信号に同期した第１のクロックをＰ
ＬＬ回路で生成すると共に第１のクロックを用いて水平
同期信号を生成し、ＰＬＬ回路よりの信号に基づいて書
込制御部によりメモリに映像データを書込み、第２のク
ロックを発振する発振器を設け、発振器よりの第２のク
ロックを用いて水平周期信号発生回路で水平周期の読出
タイミング信号を発生し、前記第２のクロックおよび水
平周期信号発生回路よりの信号を用いて垂直周期信号発
生回路で垂直周期の読出タイミング信号を発生し、読出
制御部を介しメモリの映像データの読出しを行う。
入力される水平同期信号に同期した第１のクロックをＰ
ＬＬ回路で生成すると共に第１のクロックを用いて水平
同期信号を生成し、ＰＬＬ回路よりの信号に基づいて書
込制御部によりメモリに映像データを書込み、第２のク
ロックを発振する発振器を設け、発振器よりの第２のク
ロックを用いて水平周期信号発生回路で水平周期の読出
タイミング信号を発生し、前記第２のクロックおよび水
平周期信号発生回路よりの信号を用いて垂直周期信号発
生回路で垂直周期の読出タイミング信号を発生し、読出
制御部を介しメモリの映像データの読出しを行う。
【０００６】
【実施例】以下、図面に基づいて本発明による映像処理
回路の実施例を詳細に説明する。図１は本発明による映
像処理回路の一実施例の要部ブロック図である。図にお
いて、１はメモリで、映像データの書込み・読出しを行
う。２はＰＬＬ回路で、入力水平同期信号（HD）に同期
した書込クロック（WCK ＝第１のクロック）を発生し、
書込クロックを分周して水平周期の書込タイミング信号
（AHD ）を生成する。３は書込制御部で、入力垂直同期
信号（VD）と、ＰＬＬ回路２よりのWCK およびAHD に基
づく書込水平同期信号（WHD ）および書込垂直同期信号
（WVD ）とにより入力映像データのメモリ１への書込み
を制御する。４は読出タイミング信号発生部で、読出ク
ロック（RCK ＝第２のクロック）、水平周期の読出タイ
ミング信号（FHD ）および垂直周期の読出タイミング信
号（FVD ）を発生する。５は読出制御部で、読出タイミ
ング信号発生部４よりのRCK と、FHD およびFVD に基づ
く読出水平同期信号（RHD ）および読出垂直同期信号
（RVD ）とによりメモリ１の映像データの読出しを制御
する。
回路の実施例を詳細に説明する。図１は本発明による映
像処理回路の一実施例の要部ブロック図である。図にお
いて、１はメモリで、映像データの書込み・読出しを行
う。２はＰＬＬ回路で、入力水平同期信号（HD）に同期
した書込クロック（WCK ＝第１のクロック）を発生し、
書込クロックを分周して水平周期の書込タイミング信号
（AHD ）を生成する。３は書込制御部で、入力垂直同期
信号（VD）と、ＰＬＬ回路２よりのWCK およびAHD に基
づく書込水平同期信号（WHD ）および書込垂直同期信号
（WVD ）とにより入力映像データのメモリ１への書込み
を制御する。４は読出タイミング信号発生部で、読出ク
ロック（RCK ＝第２のクロック）、水平周期の読出タイ
ミング信号（FHD ）および垂直周期の読出タイミング信
号（FVD ）を発生する。５は読出制御部で、読出タイミ
ング信号発生部４よりのRCK と、FHD およびFVD に基づ
く読出水平同期信号（RHD ）および読出垂直同期信号
（RVD ）とによりメモリ１の映像データの読出しを制御
する。
【０００７】図２は前記読出タイミング信号発生部４の
一例の要部ブロック図である。図の11は発振器で、水晶
振動子等を用いて構成し、周波数安定度の高い読出クロ
ック（RCK ）を発振する。12は水平周期信号発生回路
で、発振器11よりのRCK を分周し、水平読出タイミング
信号（FHD ）を生成する。13は垂直周期信号発生回路
で、自己リセット型のカウンタを用いて構成し、発振器
11よりのRCK および水平周期信号発生回路12よりのFHD
により入力垂直同期信号（VD）の周期より若干長い周期
の垂直読出タイミング信号（FVD ）を生成し、VDが入力
される場合はVDでカウンタをリセットし、VDに対応する
周期のFVD を出力する。14はマスク回路で、垂直周期信
号発生回路13が予め設定された周期より短い周期の読出
タイミング信号を出力しないようにカウンタのリセット
をマスクする。
一例の要部ブロック図である。図の11は発振器で、水晶
振動子等を用いて構成し、周波数安定度の高い読出クロ
ック（RCK ）を発振する。12は水平周期信号発生回路
で、発振器11よりのRCK を分周し、水平読出タイミング
信号（FHD ）を生成する。13は垂直周期信号発生回路
で、自己リセット型のカウンタを用いて構成し、発振器
11よりのRCK および水平周期信号発生回路12よりのFHD
により入力垂直同期信号（VD）の周期より若干長い周期
の垂直読出タイミング信号（FVD ）を生成し、VDが入力
される場合はVDでカウンタをリセットし、VDに対応する
周期のFVD を出力する。14はマスク回路で、垂直周期信
号発生回路13が予め設定された周期より短い周期の読出
タイミング信号を出力しないようにカウンタのリセット
をマスクする。
【０００８】次に、本発明による映像処理回路の動作を
説明する。入力映像データは書込制御部３よりのWCK 、
WHD およびWVD によりメモリ１に書込まれる。WCK はＰ
ＬＬ回路２で生成されるHDと位相の一致したクロックで
あり、WHD はWCK を分周して生成される信号であるか
ら、映像データの書込みは入力同期信号と位相関係の保
持されたタイミングで行われる。
説明する。入力映像データは書込制御部３よりのWCK 、
WHD およびWVD によりメモリ１に書込まれる。WCK はＰ
ＬＬ回路２で生成されるHDと位相の一致したクロックで
あり、WHD はWCK を分周して生成される信号であるか
ら、映像データの書込みは入力同期信号と位相関係の保
持されたタイミングで行われる。
【０００９】メモリ１の映像データの読出しは読出制御
部５よりのRCK 、RHD およびRVD にて行われ、これらの
制御信号は読出タイミング信号発生部４で生成されるRC
K 、FHD およびFVD に基づいている。読出タイミング信
号発生部４は、水晶振動子等で構成した発振器11により
周波数安定度の高いRCK を発振する。このRCK を自己リ
セット型のカウンタを用いて構成される水平周期信号発
生回路12に入力し、読出系で必要な水平周期のFHD を発
生する。このFHD を自己リセット型のカウンタを用いて
構成した垂直周期信号発生回路13に入力し、FHD にてカ
ウントイネーブルとし、発振器11よりのRCK をカウント
する。垂直周期信号発生回路13はVD入力にてそのタイミ
ングでリセットされ、FVD を出力する。これにより、図
３に示す如く、FVD の位相は常にVD（入力垂直同期信
号）と同じ位相関係に保たれ、従来のように位相ずれは
生じず、高品位の映像データが出力される。なお、カウ
ンタは垂直同期信号の周期＋αの計数にてリセットされ
るように設定し、VDが入力されない場合はこの設定値に
てFVD を出力するようにする。そして、垂直周期信号発
生回路13にマスク回路14を付設し、FVD が設定された周
期より短い周期で発生しないようにカウンタのリセット
をマスクする。
部５よりのRCK 、RHD およびRVD にて行われ、これらの
制御信号は読出タイミング信号発生部４で生成されるRC
K 、FHD およびFVD に基づいている。読出タイミング信
号発生部４は、水晶振動子等で構成した発振器11により
周波数安定度の高いRCK を発振する。このRCK を自己リ
セット型のカウンタを用いて構成される水平周期信号発
生回路12に入力し、読出系で必要な水平周期のFHD を発
生する。このFHD を自己リセット型のカウンタを用いて
構成した垂直周期信号発生回路13に入力し、FHD にてカ
ウントイネーブルとし、発振器11よりのRCK をカウント
する。垂直周期信号発生回路13はVD入力にてそのタイミ
ングでリセットされ、FVD を出力する。これにより、図
３に示す如く、FVD の位相は常にVD（入力垂直同期信
号）と同じ位相関係に保たれ、従来のように位相ずれは
生じず、高品位の映像データが出力される。なお、カウ
ンタは垂直同期信号の周期＋αの計数にてリセットされ
るように設定し、VDが入力されない場合はこの設定値に
てFVD を出力するようにする。そして、垂直周期信号発
生回路13にマスク回路14を付設し、FVD が設定された周
期より短い周期で発生しないようにカウンタのリセット
をマスクする。
【００１０】
【発明の効果】以上に説明したように、本発明による映
像処理回路によれば、メモリの映像データの垂直読出タ
イミング信号は、VD（入力垂直同期信号）との位相関係
が保たれているので、VDとの位相ずれが生じることがな
く、映像データの読出しが書込みを追い越す等の障害が
解消され、映像信号のディジタル処理の性能を向上する
ことができる。
像処理回路によれば、メモリの映像データの垂直読出タ
イミング信号は、VD（入力垂直同期信号）との位相関係
が保たれているので、VDとの位相ずれが生じることがな
く、映像データの読出しが書込みを追い越す等の障害が
解消され、映像信号のディジタル処理の性能を向上する
ことができる。
【図１】本発明による映像処理回路の一実施例の要部ブ
ロック図である。
ロック図である。
【図２】読出タイミング信号発生部の一例の要部ブロッ
ク図である。
ク図である。
【図３】垂直読出タイミング信号（ＦＶＤ）の説明図で
ある。
ある。
【図４】従来の映像処理回路の一例の要部ブロック図で
ある。
ある。
【図５】従来の垂直読出タイミング信号（ＡＶＤ）の説
明図である。
明図である。
１ メモリ ２、21 ＰＬＬ回路 ３ 書込制御部 ４ 読出タイミング信号発生部 ５ 読出制御部 11 発振器 12 水平周期信号発生回路 13 垂直周期信号発生回路 14 マスク回路
Claims (5)
- 【請求項１】 映像データの書込み・読出しを行うメモ
リと、入力される水平同期信号に同期した第１のクロッ
クを生成すると共に第１のクロックを用いて水平同期信
号を生成するＰＬＬ回路と、ＰＬＬ回路よりの信号に基
づき前記メモリの書込みを制御する書込制御部と、第２
のクロックを発振する発振器と、第２のクロックを用い
て入力される垂直同期信号に同期した前記メモリの読出
タイミング信号を発生する読出タイミング信号発生部
と、読出タイミング信号発生部よりの信号に基づき前記
メモリの読出しを制御する読出制御部とからなる映像処
理回路。 - 【請求項２】 前記読出タイミング信号発生部は、前記
発振器よりの第２のクロックを用いて水平周期の読出タ
イミング信号を発生する水平周期信号発生回路と、前記
第２のクロックおよび水平周期信号発生回路よりの信号
を用いて垂直周期の読出タイミング信号を発生する垂直
周期信号発生回路とからなる請求項１記載の映像処理回
路。 - 【請求項３】 前記水平周期信号発生回路に前記発振器
よりのクロックを計数するカウンタを設け、水平周期に
対応するクロック数にて水平周期の読出タイミング信号
を出力するようにした請求項２記載の映像処理回路。 - 【請求項４】 前記垂直周期信号発生回路に前記水平周
期信号発生回路よりの信号を計数するカウンタを設け、
垂直同期信号の周期より長い周期に対応する計数値にて
リセットし、読出タイミング信号を出力するように設定
し、垂直同期信号が入力された場合は同垂直同期信号の
タイミングでリセットし、読出タイミング信号を出力す
るようにした請求項２または請求項３記載の映像処理回
路。 - 【請求項５】 前記垂直周期信号発生回路にマスク回路
を付設し、予め設定された周期より短い周期で読出タイ
ミング信号を出力しないようにカウンタのリセットをマ
スクするようにした請求項４記載の映像処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9067087A JPH10260652A (ja) | 1997-03-19 | 1997-03-19 | 映像処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9067087A JPH10260652A (ja) | 1997-03-19 | 1997-03-19 | 映像処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10260652A true JPH10260652A (ja) | 1998-09-29 |
Family
ID=13334759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9067087A Pending JPH10260652A (ja) | 1997-03-19 | 1997-03-19 | 映像処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10260652A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001350455A (ja) * | 2000-04-07 | 2001-12-21 | Sony Corp | 画像処理装置およびその方法、並びにその画像処理装置を用いた表示装置 |
| JP2007213096A (ja) * | 2001-12-27 | 2007-08-23 | Renesas Technology Corp | 表示駆動制御回路 |
| US7768492B2 (en) | 2001-12-27 | 2010-08-03 | Renesas Technology Corp. | Display drive control circuit |
-
1997
- 1997-03-19 JP JP9067087A patent/JPH10260652A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001350455A (ja) * | 2000-04-07 | 2001-12-21 | Sony Corp | 画像処理装置およびその方法、並びにその画像処理装置を用いた表示装置 |
| JP2007213096A (ja) * | 2001-12-27 | 2007-08-23 | Renesas Technology Corp | 表示駆動制御回路 |
| US7768492B2 (en) | 2001-12-27 | 2010-08-03 | Renesas Technology Corp. | Display drive control circuit |
| US8552952B2 (en) | 2001-12-27 | 2013-10-08 | Renesas Electronics Corporation | Display drive control circuit |
| US8907962B2 (en) | 2001-12-27 | 2014-12-09 | Renesas Sp Drivers Inc. | Display system with display panel and display controller and driver having moving picture interface |
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