JP3674258B2 - 画像信号処理装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、入力画像信号の同期信号とは異なった同期信号を有する出力画像信号を出力する画像信号処理装置に関する。
【0002】
【従来の技術】
液晶表示装置に代表される平面表示装置やパソコン用モニタ等に通常のビデオ信号(画像信号)を表示する場合には、一般に、画像信号の同期信号に同期した書込クロックに従って画像信号を画像メモリに書き込み、表示する装置の仕様に対応した同期信号に同期した読出クロックに従って画像メモリに書き込まれた画像信号を読み出して、表示用の画像信号としいる。
【0003】
【発明が解決しようとする課題】
図5は、従来の画像信号処理装置における問題点を示す説明図である。画像の書き込み時には、図5(a)に示す入力画像信号の垂直同期信号の周期で、図5(c)の実線で示すように画像メモリの書込アドレスが制御され、この結果、図5(d)に示すように1垂直同期信号周期に対応した画像データが画像メモリに書き込まれる。一方、画像の読み出し時には、図5(b)に示す出力画像信号の垂直同期信号の周期で、図5(c)の破線で示すように画像メモリの読出アドレスが制御され、この結果、図5(e)に示すように1垂直同期信号周期に対応した画像データが画像メモリから読み出される。
【0004】
ここで、図5(a)に示すように、入力画像信号の垂直同期信号の周期TIよりも出力画像信号の垂直同期信号の周期TOが短い場合には、図5(c)に示されているように、書込アドレスの制御周期よりも読出アドレスの制御周期のほうが短い。このため、図5(c)のタイミングTJ1以降、および、TJ2以降において、アドレスの追い越し状態が発生する。ここで、「アドレスの追い越し状態」とは、1画面分の画像信号の出力の途中で、読出アドレスの値が書き込みアドレスの値を追い越してしまう状態を言う。図5(c)のタイミングTJ1,TJ2は、読出アドレスの値が書込アドレスの値を追い越す時点をそれぞれ示している。このようなアドレスの追い越し状態が発生すると、1画面分の出力の途中で、1つ手前の画像信号に入れ替わってしまうように見える。具体的には、図5(e)に示すように、タイミングTJ1、TJ2において、現在表示すべき画像データ(4D、6D)から既に表示された旧画像データ(3D、5D)切り替わり、画像には、現在表示すべき画像と旧画像との境が横線として見えてしまうような画像の乱れが発生してしまう。
【0005】
この発明は、従来技術における上述の課題を解決するためになされたものであり、入力画像信号の同期信号の周期よりも出力画像信号の同期信号の周期が短い場合に発生するアドレスの追い越しを防止する技術を提供することを目的とする。
【0006】
【課題を解決するための手段およびその作用・効果】
上述の課題を解決するため、本発明の画像信号処理装置は、
入力された画像信号の同期信号に基づいて生成された書込制御信号によって該入力画像信号を画像メモリに書き込み、書き込まれた画像信号を前記入力画像信号の同期信号とは異なる同期信号に基づいて生成された読出制御信号によって前記画像メモリから読み出して表示用の画像信号を出力する画像信号処理装置において、
前記読出同期信号に基づいて前記読出制御信号を生成するとともに、生成した前記読出制御信号を前記画像メモリに供給して前記表示用の画像信号を読出す読出制御手段と、
前記表示用の画像信号を出力するための基準同期信号に基づいて、前記読出同期信号を生成し、前記読出制御手段に供給する読出同期信号制御手段と、を備え、
前記読出同期信号制御手段は、
前記入力画像信号の同期信号に含まれる垂直同期信号の第1の周期よりも前記基準同期信号に含まれる基準垂直同期信号の第2の周期の方が短いときに、前記第1の周期とほぼ等しい周期を有し、かつ、前記基準同期信号に含まれる基準水平同期信号に同期した同期化垂直同期信号を生成し、前記同期化垂直同期信号および前記基準水平同期信号を前記読出同期信号として出力する、
ことを特徴とする。
【0007】
上記構成によれば、1垂直同期信号周期分(1画面分)の画像信号は、入力画像信号の垂直同期信号周期にほぼ等しい周期で、画像メモリから読み出されるので、アドレスの追い越しが発生することはない。したがって、入力画像信号の同期信号の周期よりも表示用の画像信号の同期信号である基準同期信号の周期が短い場合に、簡単にアドレスの追い越しを防止することができる。
【0008】
上記画像信号処理装置において、
前記読出同期信号制御手段は、
前記第1の周期よりも前記第2の周期の方が短いときには前記読出同期信号に含まれる垂直同期信号として前記同期化垂直同期信号を選択し、前記第1の周期よりも前記第2の周期の方が長いときには前記読出同期信号に含まれる垂直同期信号として前記基準垂直同期信号を選択する選択手段を備えることが好ましい。
【0009】
このようにすれば、選択された信号に基づいて生成された読出制御信号に対応して画像メモリから画像信号を読み出すことができるので、アドレスの追い越しが発生することはない。したがって、入力画像信号の同期信号と表示用の画像信号の同期信号である基準同期信号との関係にかかわらず、簡単にアドレスの追い越しを防止することができる。
【0010】
【発明の実施の形態】
A.画像信号処理装置の全体構成:
次に、本発明の実施の形態を実施例に基づき説明する。図1は、この発明の実施例としての画像信号処理装置の全体構成を示すブロック図である。この画像信号処理装置は、同期分離回路20と、A−D変換器22と、画像メモリ24と、書込クロック生成回路26と、書込制御回路28と、基準同期信号生成回路30と、読出同期信号制御回路32と、読出制御回路34と、表示調整回路36と、液晶ディスプレイ駆動回路38と、液晶ディスプレイパネル40と、処理条件設定レジスタ42と、CPU44とを備えるコンピュータシステムである。
【0011】
この画像信号処理装置の全体は、液晶プロジェクタ内に設けられており、液晶ディスプレイパネル40に表示する画像を処理するための装置である。液晶ディスプレイパネル40に表示された画像は、図示しない光学系を用いて投写スクリーン上に投写される。
【0012】
処理条件設定レジスタ42は、本画像信号処理装置における処理の条件を記憶するレジスタである。これらの条件は、バスを介してCPU44によって設定される。図1において、「*」が付されているブロックは、処理条件設定レジスタ42にそれぞれ接続されており、処理条件設定レジスタ42に設定された条件に従って、それぞれの処理を実行する。
【0013】
同期分離回路20は、入力されたアナログ画像信号AV1から垂直同期信号VSYNC1と水平同期信号HSYNC1を分離し、また、コンポーネント画像信号(同期信号を含まない画像信号)を出力する。アナログ画像信号AV1としては、例えばパーソナルコンピュータから出力されたコンピュータ画面を表す画像信号や、ビデオレコーダやテレビから出力された動画画像信号等が供給される。なお、予め同期信号が分離された画像信号が入力されるような場合には、同期分離回路20は省略可能である。また、同期分離回路20の全段に複数の画像信号から1つの画像信号を選択するビデオセレクタを備えるようにしても良い。
【0014】
同期分離回路20から出力されたコンポーネント画像信号は、A−D変換器22によってデジタル画像信号に変換される。A−D変換器22は、画像信号の周波数を有するサンプリングクロックDCLK1に従ってアナログ信号をデジタル信号に変換する。
【0015】
書込クロック生成回路26は、同期分離回路20から供給される水平同期信号HSYNC1に従ってドットクロック信号DCLK1を生成する。書込クロック生成回路26は、図示しないPLL回路を有している。このPLL回路における分周比は、処理条件設定レジスタ42から与えられる。
【0016】
書込制御回路28は、処理条件設定レジスタ42から与えられる書込制御条件に基づいて、ドットクロック信号DCLK1と、同期信号VSYNC1,HSYNC1とに同期して、A−D変換器22から出力されたデジタル画像信号を画像メモリ24に書き込むためのメモリアドレスや書込制御信号を生成する。A−D変換器22によって変換されたデジタル画像信号は、書込制御回路28から出力された制御信号に従って画像メモリ24に記憶される。
【0017】
基準同期信号生成回路30は、液晶ディスプレイパネル40の表示制御に適した周波数を有する基準垂直同期信号R−VS2、基準水平同期信号R−HS2および基準クロック信号R−CLKを生成する。なお、これらの信号は、同期信号VSYNC1,HSYNC1およびドットクロック信号DCLK1とは非同期である。読出同期信号制御回路32は、基準同期信号生成回路30から出力された基準同期信号R−VS2,R−HS2および基準クロック信号R−CLK2から、画像の表示制御に実際に用いられる同期信号VSYNC2,HSYNC2およびドットクロック信号DCLK2を生成する。読出同期信号制御回路32の詳細は後述する。
【0018】
読出制御回路34は、処理条件設定レジスタ42から与えられる読出制御条件に基づいて、同期信号VSYNC2,HSYNC2およびドットクロック信号DCLK2に同期して、画像メモリに記憶されたデジタル画像信号を読み出すためのメモリアドレスや読出制御信号を生成する。画像メモリ24に記憶されたデジタル画像信号は、読出制御回路34から出力された制御信号に従って読み出され、表示調整回路36に入力される。
【0019】
表示調整回路36は、画像メモリ24から読み出されたデジタル画像信号に拡大/縮小等の処理を施したり表示サイズを調整したり、表示画面中の表示位置を調整したりして、調整後のデジタル画像信号を出力する。
【0020】
表示調整回路36から出力されたデジタル画像信号は、液晶ディスプレイ駆動回路38に供給される。液晶ディスプレイ駆動回路38は、このデジタル画像信号を、表示用の同期信号VSYNC2,HSYNC2およびドットクロック信号DCLK2に応じて、液晶ディスプレイパネル40に画像を表示する。
【0021】
B.読出同期信号制御回路の構成と動作:
図2は、読出同期信号制御回路32の構成の一例を示す概略ブロック図である。読出同期信号制御回路32は、フリップフロップ回路(FF回路)50と、n段のシフトレジスタ回路(SF回路)52と、NOT回路54と、NAND回路56と、セレクタ回路58とを備えている。
【0022】
図3は、読出同期信号制御回路32の動作を示すタイミングチャートである。読出同期信号制御回路32は、入力画像信号の垂直同期信号VSYNC1の周期TI(図3(a))よりも出力画像信号の固有の垂直同期信号(基準垂直同期信号)R−VS2の周期TO(図3(b))の方が短いときに、垂直同期信号VSYNC1と同じ周期TIを有する同期化垂直同期信号LK−VS2(図3(c))を生成する機能を有している。なお、図3(d)〜(j)は、図3(a)〜(c)の左端付近にある破線の区間の動作を拡大して詳細に説明したものである。
【0023】
図2に示すように、FF回路50のデータ入力端子(D)には、入力画像信号AV1から同期分離回路20(図1)によって分離された垂直同期信号VSYNC1が入力され、クロック端子(CK)には、液晶ディスプレイパネル40(図1)の表示周波数に対応した基準水平同期信号R−HS2が入力されている。FF回路50は、図3(f)に示した垂直同期信号VSYNC1を図3(e)に示した基準水平同期信号R−HS2の立ち下がりエッジでラッチして、図3(g)に示すように基準水平同期信号R−HS2に同期したラッチ信号S−VS1を出力端子(Q)から出力する。
【0024】
SF回路52には、ラッチ信号S−VS1がデータ入力端子(DI)に、基準水平同期信号R−HS2がクロック端子(CK)に、シフト量設定データSFDが設定入力端子(SETD)に入力されている。なお、シフト量設定データSFDは、処理条件設定レジスタ42(図1)から供給される。このシフト量は、垂直同期信号VSYNC2(LK−VS2)のブランキング期間を設定するためのパラメータであり、垂直同期信号VSYNC2のブランキング期間が垂直同期信号VSYNC1のブランキング期間終了のタイミングよりも遅く終了することのないように決定されるものである。本実施例では、シフト量として3が設定されていることとする。SF回路52は、図3(g)に示したラッチ信号S−VS1を、基準水平同期信号R−HS2の3周期分遅延させたシフト信号S−VS1N(図3(i))を生成して、出力端子(DO)から出力する。
【0025】
NAND回路56には、ラッチ信号S−VS1をNOT回路54で反転させたラッチ信号S−VS1#と、シフト信号S−VS1Nとが入力されている。NAND回路56は、図3(j)に示す同期化垂直同期信号LK−VS2を生成する。この同期化垂直同期信号LK−VS2は、ラッチ信号S−VS1#の立ち上がりエッジで立ち下がり、シフト信号S−VS1Nの立ち下がりエッジで立ち上がる信号である。この同期化垂直同期信号LK−VS2は、次のような特徴を有している。第1に、基準水平同期信号R−HS2(図3(e))に同期したエッジを有している。第2に、入力画像信号の垂直同期信号VSYNC1(図3(f))とほぼ同じ周期を有している(図3(c))。換言すれば、同期化垂直同期信号LK−VS2は、入力画像信号の垂直同期信号VSYNC1の周期とほぼ等しい周期を有し、かつ、出力画像信号の固有の水平同期信号R−HS2に同期した信号である。
【0026】
セレクタ回路58には、基準垂直同期信号R−VS2と、同期化垂直同期信号LK−VS2とが入力されている。セレクタ回路58は、図3(b)に示した基準垂直同期信号R−VS2の周期TOが図3(a)に示した入力画像信号AV1の垂直同期信号VSYNC1の周期TIに等しいか、または短い場合には、選択信号VSELに応じて同期化垂直同期信号LK−VS2が選択され、垂直同期信号VSYNC2として出力する。一方、基準垂直同期信号R−VS2の周期TOが垂直同期信号VSYNC1の周期TIよりも長い場合には、基準垂直同期信号R−VS2が選択されて垂直同期信号VSYNC2として出力される。なお、選択信号VSELは、処理条件設定レジスタ42(図1)から供給される。基準水平同期信号R−HS2や基準クロック信号R−CLKは、そのまま水平同期信号HSYNC2やドットクロック信号DCLK2として出力される。
【0027】
垂直同期信号VSYNC2、水平同期信号画像HSYNC2およびドットクロック信号DCLK2は、読出制御回路34や液晶ディスプレイ駆動回路38(図1)に供給されて、メモリ24(図1)からの読出や液晶ディスプレイ40への表示を制御するために用いられる。
【0028】
上述の読出同期信号制御回路32を用いることによって、以下に説明するような効果が得られる。図4は、画像メモリ24に書き込まれる画像信号(書込データ)と、画像メモリ24から読み出される画像信号(読出データ)との関係を示す説明図である。上述したように、図4(a)に示した基準垂直同期信号R−VS2の周期TOが、図4(b)に示した垂直同期信号VSYNC1の周期TIよりも短い場合には、図4(c)に示したVSYNC2として同期化垂直同期信号LK−VS2が用いられる。図4(d)に実線で示すように、垂直同期信号VSYNC1の1周期分の区間TW1,TW2,TW3…毎に書込アドレスが順に出力される。この書込アドレスは、各周期毎に繰り返し出力される。そして、図4(e)に示すように、1画面分の画像信号1D,2D,3D…が垂直同期信号VSYNC1の1周期分の区間TW1,TW2,TW3,…毎に画像メモリ24(図1)に書き込まれる。また、図4(d)に破線で示すように、垂直同期信号VSYNC2の1周期分の区間TR1,TR2,TR3,…毎に読出アドレスが順に出力される。この読出アドレスも、各周期毎に繰り返し出力される。そして、図4(f)に示すように、1画面分の画像信号1D,2D,3D…が垂直同期信号VSYNC2の1周期分の区間TR1,TR2,TR3,…毎に画像メモリ24(図1)から読み出される。なお、書込周期TW1と読出周期TR1とは、ほぼ同位相で変化し、読出周期TR1で読み出される読出データは、一つ前の書込周期TW0で書き込まれた書込データである。
【0029】
このとき、画像メモリ24(図1)から読出データを読み出すためのドットクロック信号DCLK2は、上述したように基準クロック信号R−CLKのままであるため(図2)、読出アドレスの変化の期間は、図4(d)に示すように、基準垂直同期信号R−VS2の周期に等しく、読出データは図4(e)に示すように基準垂直同期信号R−VS2の周期に等しい期間中に読み出される。しかし、読出周期TR1の間に基準垂直同期信号R−VS2の周期に等しい期間で読出データ1Dが読み出されても、次の読出周期TR2が開始するまでは、読出アドレスは変化せず、読出制御回路34(図1)から出力される制御信号も発生しないため、次の読出データ2Dが読み出されることはない。したがって、読出データの読出周期は書込データの書込周期にほぼ等しく、また、読み出しは書き込みよりもほぼ1周期遅れて実行されるので、発明が解決しようとする課題で説明したようなアドレスの追い越しによる画像の乱れを防止することができる。なお、読出データ1Dが読み出された後から次の読出データ2Dの読み出しが開始されるまでの期間は、液晶ディスプレイパネル40に何ら画像信号が供給されない状態となるが、通常この期間は、液晶ディスプレイパネル40に供給されるマスク信号によってマスクされるので、この期間は何ら画像に影響を及ぼすものではない。
【0030】
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【0031】
(1)上記実施例において、図2に示した読出制御回路は一例であり、要するに、入力画像信号の垂直同期信号VSYNC1とほぼ同じ周期を有し、かつ、表示装置の表示周波数に対応した水平同期信号HSYNC2(R−HS2)で同期化した垂直同期信号を生成するような種々の回路構成を採用することができる。こうすれば、簡単に入力画像信号の同期信号の周期よりも出力画像信号の固有の同期信号の周期の方が短い場合に、簡単にアドレスの追い越しを防止することができる。
【0032】
(2)上記実施例では、画像メモリの書込/読出制御信号として書込/読出アドレスや書込/読出制御信号を出力するようなランダムアクセス型のメモリを使用する場合を例に説明しているが、シリアルアクセス型のメモリを使用するようにしてもよい。この場合には、書込/読出制御回路からは書込/読出アドレスを出力する必要はない。
【0033】
(3)上記実施例では、液晶ディスプレイパネルを用いた画像信号処理装置を例に説明しているが、本発明は、要するに、入力された画像信号の同期信号に基づいて生成された書込制御信号によって入力画像信号を画像メモリに書き込み、書き込まれた画像信号を入力画像信号の同期信号とは異なる同期信号に基づいて生成された読出制御信号によって前記画像メモリから読み出して表示用の画像信号を出力するような任意の画像信号処理装置に適用可能である。
【図面の簡単な説明】
【図1】この発明の実施例としての画像信号処理装置の全体構成を示すブロック図。
【図2】読出同期信号制御回路32の構成の一例を示す概略ブロック図。
【図3】読出同期信号制御回路32の動作を示すタイミングチャート。
【図4】画像メモリ24に書き込まれる画像信号(書込データ)と、画像メモリ24から読み出される画像信号(読出データ)との関係を示す説明図。
【図5】従来の画像信号処理装置における問題点を示す説明図。
【符号の説明】
20…同期分離回路
22…A−D変換器
24…画像メモリ
26…書込クロック生成回路
28…書込制御回路
30…基準同期信号生成回路
32…読出同期信号制御回路
34…読出制御回路
36…表示調整回路
38…液晶ディスプレイ駆動回路
40…液晶ディスプレイパネル
42…処理条件設定レジスタ
44…CPU
50…FF回路
52…SF回路
54…NOT回路
56…NAND回路
58…セレクタ回路
Claims (2)
- 入力された画像信号の同期信号に基づいて生成された書込制御信号によって該入力画像信号を画像メモリに書き込み、書き込まれた画像信号を前記入力画像信号の同期信号とは異なる読出同期信号に基づいて生成された読出制御信号によって前記画像メモリから読み出して表示用の画像信号を出力する画像信号処理装置において、
前記読出同期信号に基づいて前記読出制御信号を生成するとともに、生成した前記読出制御信号を前記画像メモリに供給して前記表示用の画像信号を読出す読出制御手段と、
前記表示用の画像信号を出力するための基準同期信号に基づいて、前記読出同期信号を生成し、前記読出制御手段に供給する読出同期信号制御手段と、を備え、
前記読出同期信号制御手段は、
前記入力画像信号の同期信号に含まれる垂直同期信号の第1の周期よりも前記基準同期信号に含まれる基準垂直同期信号の第2の周期の方が短いときに、前記第1の周期とほぼ等しい周期を有し、かつ、前記基準同期信号に含まれる基準水平同期信号に同期した同期化垂直同期信号を生成し、前記同期化垂直同期信号および前記基準水平同期信号を前記読出同期信号として出力する、
ことを特徴とする画像信号処理装置。 - 請求項1記載の画像信号処理装置であって、
前記読出同期信号制御手段は、
前記第1の周期よりも前記第2の周期の方が短いときには前記読出同期信号に含まれる垂直同期信号として前記同期化垂直同期信号を選択し、前記第1の周期よりも前記第2の周期の方が長いときには前記読出同期信号に含まれる垂直同期信号として前記基準垂直同期信号を選択する選択手段を備える画像信号処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24614097A JP3674258B2 (ja) | 1997-08-26 | 1997-08-26 | 画像信号処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24614097A JP3674258B2 (ja) | 1997-08-26 | 1997-08-26 | 画像信号処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1165542A JPH1165542A (ja) | 1999-03-09 |
JP3674258B2 true JP3674258B2 (ja) | 2005-07-20 |
Family
ID=17144085
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24614097A Expired - Fee Related JP3674258B2 (ja) | 1997-08-26 | 1997-08-26 | 画像信号処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3674258B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001350455A (ja) * | 2000-04-07 | 2001-12-21 | Sony Corp | 画像処理装置およびその方法、並びにその画像処理装置を用いた表示装置 |
US7176870B2 (en) * | 2001-12-27 | 2007-02-13 | Renesas Technology Corp. | Display drive control circuit |
WO2003056541A1 (fr) * | 2001-12-27 | 2003-07-10 | Renesas Technology Corp. | Systeme de commande de circuit d'attaque d'affichage |
JP2006330754A (ja) * | 2001-12-27 | 2006-12-07 | Renesas Technology Corp | 表示システムおよびこの表示システムを用いた携帯電話装置 |
JP2005275242A (ja) * | 2004-03-26 | 2005-10-06 | Alpine Electronics Inc | 映像キャプチャ回路及び映像キャプチャ方法 |
JP4535090B2 (ja) * | 2007-06-25 | 2010-09-01 | 株式会社日立製作所 | 表示装置および表示方法 |
-
1997
- 1997-08-26 JP JP24614097A patent/JP3674258B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH1165542A (ja) | 1999-03-09 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040202 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040831 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041018 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050405 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050418 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090513 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100513 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110513 Year of fee payment: 6 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120513 Year of fee payment: 7 |
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