JP2004347739A - デイジーチェイン回路、ディスプレイ装置、及びマルチディスプレイシステム - Google Patents
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Abstract
【課題】デイジーチェイン接続されるディスプレイ装置の段数の制限を無くすることができるデイジーチェイン回路、このデイジーチェイン回路を備えたディスプレイ装置、及びマルチディスプレイシステムを提供する。
【解決手段】マルチディスプレイシステムを構成する各ディスプレイ装置は、信号入力回路、画素変換回路、ディスプレイ部、デイジーチェイン回路、及びディジタル信号出力回路を持つ。デイジーチェイン回路は、メモリ３１と、入力画像データを入力クロックＷＣＬＫに同期してメモリ３１に書き込むライトアドレス生成回路２９と、出力固定クロック発振回路３２と、入力された水平同期信号及び垂直同期信号を出力クロックＲＣＬＫによりラッチして出力する同期信号生成回路２５と、出力クロックＲＣＬＫに同期してメモリ３１から画像データを読み出すリードアドレス生成回路３０と、制御回路２８とを有する。
【選択図】 図３
【解決手段】マルチディスプレイシステムを構成する各ディスプレイ装置は、信号入力回路、画素変換回路、ディスプレイ部、デイジーチェイン回路、及びディジタル信号出力回路を持つ。デイジーチェイン回路は、メモリ３１と、入力画像データを入力クロックＷＣＬＫに同期してメモリ３１に書き込むライトアドレス生成回路２９と、出力固定クロック発振回路３２と、入力された水平同期信号及び垂直同期信号を出力クロックＲＣＬＫによりラッチして出力する同期信号生成回路２５と、出力クロックＲＣＬＫに同期してメモリ３１から画像データを読み出すリードアドレス生成回路３０と、制御回路２８とを有する。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、複数台のディスプレイ装置をデイジーチェイン接続するために用いられるデイジーチェイン回路、デイジーチェイン回路を備えたディスプレイ装置、及び複数台のディスプレイ装置をデイジーチェイン接続することによって構成されたマルチディスプレイシステムに関するものである。
【０００２】
【従来の技術】
複数台のディスプレイ装置をデイジーチェイン接続することによって、映像信号及び同期信号等を後段のディスプレイ装置に順次伝送するマルチディスプレイシステムの提案がある（例えば、特許文献１及び特許文献２参照）。
【０００３】
【特許文献１】
特開２０００−１１２４５２号公報（第７−９頁、図２）
【特許文献２】
特開２００１−８６４２８号公報（第４−７頁、図１）
【０００４】
【発明が解決しようとする課題】
しかしながら、上記した従来のマルチディスプレイシステムにおいては、初段のディスプレイ装置に入力されたディジタル信号、又は、入力されたアナログ信号をＡＤ変換することによって生成されたディジタル信号に対して再サンプリングを行わずに、ディジタル信号を後段のディスプレイ装置に出力している。このため、後段のディスプレイ装置になるほど、入力されるディジタル信号のノイズ（例えば、ＰＬＬを用いた差動ドライバを使ったディジタル出力回路及びディジタル入力回路によりデイジーチェイン接続をする場合には、ＰＬＬのジッタノイズ等）が増加し、表示画像にノイズ等が発生するので、デイジーチェイン接続することができるディスプレイ装置の段数に制限があるという問題があった。
【０００５】
そこで、本発明は、上記したような従来技術の課題を解決するためになされたものであり、その目的は、デイジーチェイン接続されるディスプレイ装置の段数の制限を無くすることができるデイジーチェイン回路、これを備えたディスプレイ装置、及びこのようなディスプレイ装置を複数台デイジーチェイン接続することによって構成されたマルチディスプレイシステムを提供することである。
【０００６】
【課題を解決するための手段】
本発明に係るデイジーチェイン回路は、垂直同期信号、水平同期信号、入力クロック、及び画像データが入力される回路であって、記憶手段と、入力された画像データを前記入力クロックに同期して前記記憶手段に記憶させる書き込み手段と、出力クロックを生成するクロック生成手段と、入力された水平同期信号及び垂直同期信号から前記出力クロックを使って出力用の水平同期信号及び垂直同期信号を生成する同期信号生成手段と、前記出力クロックに同期して前記記憶手段から画像データを読み出す読み出し手段と、前記書き込み手段及び前記読み出し手段の動作を制御する制御手段とを有し、前記同期信号生成手段で生成された垂直同期信号及び水平同期信号、前記出力クロック、及び前記記憶手段から読み出された画像データを出力するものである。
【０００７】
また、本発明に係るディスプレイ装置は、垂直同期信号、水平同期信号、入力クロック、及び画像データを含む入力信号が入力され、前記入力信号に基づく画像を表示するディスプレイ部と、前記入力信号が入力され、垂直同期信号、水平同期信号、出力クロック、及び画像データを後段のディスプレイ装置の入力信号として出力する上記したデイジーチェイン回路とを有するものである。
【０００８】
さらに、本発明に係るマルチディスプレイシステムは、直列に接続された第１段から第ｐ（ｐは２以上の整数）段までのディスプレイ装置を有し、第１段から第ｐ段までのディスプレイ装置のそれぞれが、垂直同期信号、水平同期信号、入力クロック、及び画像データを含む入力信号が入力され、前記入力信号に基づく画像を表示するディスプレイ部と、前記入力信号が入力され、垂直同期信号、水平同期信号、出力クロック、及び画像データを後段のディスプレイ装置用の入力信号として出力する上記したデイジーチェイン回路とを有するものである。
【０００９】
【発明の実施の形態】
実施の形態１．
〔マルチディスプレイシステム及びディスプレイ装置の説明〕
図１は、本発明の実施の形態１に係るマルチディスプレイシステムの構成（及びディスプレイ装置の構成）を概略的に示すブロック図である。図１に示されるように、実施の形態１のマルチディスプレイシステムは、第１段から第ｐ（ｐは２以上の整数であり、例えば、４，９，１６，２５等である。）段までのディスプレイ装置１００−１，１００−２，…，１００−ｐと、各ディスプレイ装置１００−１，１００−２，…，１００−ｐをデイジーチェイン接続する信号線を主要な構成としている。第１段のディスプレイ装置１００−１は、例えば、パーソナルコンピュータ（ＰＣ）等から、垂直同期信号、水平同期信号、入力クロック（ドットクロック）、画像データ（アナログ又はディジタルの映像信号）、及び画像データの有効期間を示すデータイネーブル信号（ＤＥＮ信号）を受け取り、自身のディスプレイ部６に画像を表示すると共に、自身のデイジーチェイン回路７及びディジタル出力回路８を経由して後段のディスプレイ装置１００−２に垂直同期信号、水平同期信号、出力クロック（ドットクロック）、画像データ（ディジタルの映像信号）、及びＤＥＮ信号を送出する。第２段のディスプレイ装置１００−２以降のディスプレイ装置も第１段のディスプレイ装置１００−１と同様に、垂直同期信号、水平同期信号、入力クロック（すなわち、前段のディスプレイ装置から出力された出力クロック）、画像データ（ディジタルの映像信号）、及びＤＥＮ信号を受け取り、自身のディスプレイ部６に画像を表示すると共に、自身のデイジーチェイン回路７及びディジタル出力回路８を経由して後段のディスプレイ装置のディジタル入力回路２に垂直同期信号、水平同期信号、出力クロック、画像データ、及びＤＥＮ信号を送出する。
【００１０】
図１に示されるように、各ディスプレイ装置１００−１，１００−２，…，１００−ｐは、入力される画像データがディジタル信号として入力される場合に、入力されるディジタル信号を受信するディジタル入力回路２と、入力される画像データがアナログ信号として入力される場合に、入力されるアナログ信号を受信してディジタル信号に変換するアナログ／ディジタル変換回路（ＡＤ入力回路）３と、ディジタル入力回路２の出力又はＡＤ入力回路３の出力のいずれかを選択して出力するセレクタ回路４とを有する。
【００１１】
また、各ディスプレイ装置１００−１，１００−２，…，１００−ｐは、入力された画像データの解像度を変換する（又は、入力された画像データの一部分を切り出し、切り出された画像データの解像度を変換する）画素変換回路５と、垂直同期信号、水平同期信号、入力クロック、画像データ、及びＤＥＮ信号が入力され、これらの信号に基づく画像を表示するディスプレイ部６とを有する。さらに、各ディスプレイ装置１００−１，１００−２，…，１００−ｐは、垂直同期信号、水平同期信号、入力クロック、画像データ、及びＤＥＮ信号が入力され、垂直同期信号、水平同期信号、出力クロック、画像データ、及びＤＥＮ信号（画素変換回路５に入力されるＤＥＮ信号と異なる場合もある）を出力するデイジーチェイン回路７と、デイジーチェイン回路７からの出力を後段のディスプレイ装置のディジタル入力回路２に送出するディジタル出力回路８とを有する。
【００１２】
図１において、第１段のディスプレイ装置１００−１には、ＰＣ等（図示せず）から出力されるディジタル信号及び／又はアナログ信号がそれぞれディジタル入力回路２及び／又はＡＤ入力回路３に入力され、ディジタル入力回路２の出力及びＡＤ入力回路３の出力はセレクタ回路４に入力される。セレクタ回路４は、ディジタル入力回路２の出力又はＡＤ入力回路３の出力のいずれかを選択して画素変換回路５及びデイジーチェイン回路７に出力する。ただし、入力信号の数は２系統に限らず、３系統以上であってもよい。例えば、アナログ信号入力が２系統、デジタル信号入力が１系統であり、セレクタ回路４がこれらの入力のうちのいずれか１系統を選択するような構成であってもよい。
【００１３】
画素変換回路５は、入力された画像データを拡大・縮小処理し、ディスプレイ部６によって表示可能な信号フォーマットに変換し、ディスプレイ部６に出力する。例えば、ディスプレイ部６のモニタ解像度が、ＸＧＡ（１０２４×７６８画素）であり、入力信号にＶＧＡ（６４０×４８０画素）の信号が入力される場合には、画素変換回路５において入力信号を１０２４×７６８画素のサイズに変更してディスプレイ部６に出力する。また、画素変換回路５において入力される画像データの一部分をディスプレイ部６のモニタ解像度に拡大して表示させることもできる。
【００１４】
デイジーチェイン回路７（図３に構成を示す）は、入力画像データを入力クロック（書き込みクロック）ＷＣＬＫを使って一旦メモリに書き込み、出力クロック（読み出しクロック）ＲＣＬＫを使ってメモリから読み出すことにより再サンプリングを行う。この場合、デイジーチェイン回路７から出力される映像信号の有効期間（ＤＥＮ信号がハイレベルである期間）は、入力画像データに含まれる有効画像エリア全体に対応する期間であり、画素変換回路５で部分拡大される映像エリアに対応する期間と必ずしも同じではない。
【００１５】
第１段のディスプレイ装置１００−１のディジタル出力回路８から出力されるディジタル信号は、第２段のディスプレイ装置１００−２のディジタル入力回路２に入力される。第２段のディスプレイ装置１００−２のセレクタ回路４はディジタル入力回路２を選択しており、第１段のディスプレイ装置１００−１と同様に、ディスプレイ部６に画像を表示させると共に、デイジーチェイン回路７において入力ディジタル信号を出力クロックＲＣＬＫで再サンプリングし、ディジタル出力回路８を介して後段のディスプレイ装置にディジタル信号を送出する。第３段以降のディスプレイ装置１００−３，…，１００−ｐも同様に動作する。
【００１６】
図２は、実施の形態１に係るマルチディスプレイシステムが３行３列に並ぶ９台のディスプレイ装置により構成されている場合の表示画面を示す図である。図２においては、９台のディスプレイ装置１００−１，…，１００−９のディスプレイ部６を３行３列に並べて大画面表示を行うようにマルチディスプレイシステムを構成している。図２に示されるように、第１段〜第９段のディスプレイ装置１００−１，…，１００−９の順に、各ディスプレイ装置のディジタル出力回路とディジタル入力回路を接続し、入力画像を第１段のディスプレイ装置１００−１に入力すれば、第２段〜第９段のディスプレイ装置１００−２，…，１００−９には第１段のディスプレイ装置１００−１に入力された信号が順次伝送される。実施の形態１においては、第１段のディスプレイ装置１００−１に入力された画像データのうちの有効画像エリア全体のデータ（有効画像データ）が順次伝送されている。また、各ディスプレイ装置の画素変換回路においては、有効画像エリアの内の必要なエリアを切り出し、切り出されたエリアの拡大処理が行われる。この結果、図２に示されるように、マルチディスプレイシステムを構成する複数毎の画面によって構成される１つのスクリーン全体に、入力画像データに基づく映像を拡大表示することができる。
【００１７】
例えば、図１において、第１段のディスプレイ装置１００−１に入力されるアナログ信号を、ＡＤ入力回路３によってＲ，Ｇ，Ｂ各８ビットにディジタル化し、ディジタル信号のまま後段のディスプレイ装置１００−２に入力する。このため、後段の各ディスプレイ装置１００−２，…，１００−ｐのＡＤ入力回路３内のＡＤコンバータの量子化誤差に起因するノイズが画像データに発生することはなく、マルチディスプレイシステムを構成する各ディスプレイ装置１００−１，…，１００−ｐの画面間における画質を均一に保つことができる。ここで、あるディスプレイ装置のディジタル出力回路８及びその後段のディスプレイ装置のディジタル入力回路２においては、例えば、ＴＭＤＳ（Ｔｒａｎｓｉｔｉｏｎ Ｍｉｎｉｍｉｚｅｄ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）方式のドライバ及びレシーバを用いる。ディジタル出力回路８においては、ＴＭＤＳ方式の信号伝送を行うため、内部にＰＬＬ回路を持ち各８ビットでパラレル入力されるＲ，Ｇ，Ｂ信号を差分シリアル信号に変換して出力する。一方、ディジタル入力回路２においては、伝送されてくる差分シリアル信号をＲ，Ｇ，Ｂそれぞれ８ビットのパラレル信号に変換している。
【００１８】
各ディスプレイ装置１００−１，…，１００−ｐ内のデイジーチェイン回路７は、例えば、ＶＧＡ（６４０×４８０画素）６０Ｈｚ（垂直周波数６０Ｈｚ）からＵＸＧＡ（１６００×１２００画素）６０Ｈｚ（垂直周波数６０Ｈｚ）までの映像信号が入力されると、入力された入力クロックに同期してメモリにデータを書き込み、出力クロックに同期してメモリからデータを読み出すように制御される。この場合、デイジーチェイン回路７で用いる出力クロックは、入力されることが有り得る信号の最高周波数としている。すなわち、入力信号がＶＧＡ６０Ｈｚ（クロック２５．１７ＭＨｚ）からＵＸＧＡ６０Ｈｚ（クロック１６２ＭＨｚ）の信号までをサポートする場合は、出力クロックを入力信号の最高周波数である１６２ＭＨｚとする。
【００１９】
仮に、各ディスプレイ装置１００−１，…，１００−ｐ間のデータ伝送にＰＬＬ回路を持つドライバ及びレシーバを用いており、ディジタル出力回路８に入力される画像データにＡＤ変換時のＰＬＬノイズ等が存在した場合には、後段のディジタル出力回路８及びディジタル入力回路２においてＰＬＬノイズが増幅されて、後段のディスプレイ装置に伝播してしまう。これに対し、実施の形態１のマルチディスプレイシステムにおいては、常にデイジーチェイン回路７において入力信号を安定した出力クロック（固定クロック）にて再サンプリングするため、信号入力時に発生するＰＬＬジッタが後段のディスプレイ装置に伝播することがない。したがって、図１に示すようにデイジーチェインにより何台のディスプレイ装置を接続しても、デイジーチェインの後段にあたるディスプレイ装置においてＰＬＬジッタ等のノイズによる画像エラーが発生することがない。
【００２０】
なお、上記説明においては、セレクタ回路４は、ディジタル入力回路２の出力及びＡＤ入力回路３の出力のいずれか一方を画素変換回路５及びデイジーチェイン回路７に出力する回路である場合を例示したが、セレクタ回路４を、ディジタル入力回路２の出力及びＡＤ入力回路３の出力のいずれかを画素変換回路５に出力すると共に、ディジタル入力回路２の出力及びＡＤ入力回路３の出力のいずれかをデイジーチェイン回路７に出力するマトリクススイッチ回路としてもよい。この場合には、例えば、画素変換回路５にＡＤ入力回路３の出力を入力し、デイジーチェイン回路７にディジタル入力回路２の出力を入力することができる。
【００２１】
また、上記説明においては、各ディスプレイ装置１００−１，１００−２，…，１００−ｐが同じ構成である場合を説明したが、各ディスプレイ装置１００−１，１００−２，…，１００−ｐからＡＤ入力回路３及びセレクタ回路４を除き、各ディスプレイ装置１００−１，１００−２，…，１００−ｐにおいてディジタル入力回路２の出力を画素変換回路５及びデイジーチェイン回路７に直接入力する構成としてもよい。
【００２２】
さらに、第１段のディスプレイ装置１００−１からディジタル入力回路２及びセレクタ回路４を除き、第１段のディスプレイ装置１００−１においてＡＤ入力回路３の出力を画素変換回路５及びデイジーチェイン回路７に直接入力する構成とし、第２段〜第ｐ段のディスプレイ装置１００−２，…，１００−ｐからＡＤ入力回路３及びセレクタ回路４を除き、第２段〜第ｐ段のディスプレイ装置１００−２，…，１００−ｐにおいてディジタル入力回路２の出力を画素変換回路５及びデイジーチェイン回路７に直接入力する構成としてもよい。
【００２３】
さらにまた、最終段である第ｐ段のディスプレイ装置１００−ｐから、デイジーチェイン回路７及びディジタル出力回路８を除いた構成としてもよい。
【００２４】
〔デイジーチェイン回路の説明〕
図３は、本発明の実施の形態１に係るデイジーチェイン回路７の構成を概略的に示すブロック図である。また、図４は、図３のデイジーチェイン回路７の動作を示すタイミングチャートである。
【００２５】
図３に示されるように、デイジーチェイン回路７は、垂直同期信号ＶＳＹＮＣの入力端子（Ｖ信号入力端子）２１と、水平同期信号ＨＳＹＮＣの入力端子（Ｈ信号入力端子）２２と、入力クロックＷＣＬＫの入力端子２３と、ＲＧＢ各８ビットの画像データ（Ｒ［７：０］，Ｇ［７：０］，Ｂ［７：０］）の入力端子２４とを有する。また、デイジーチェイン回路７は、垂直・水平同期信号生成回路（出力Ｈ，Ｖ信号生成回路）２５と、入力水平同期信号測定回路（入力Ｈ測定回路）２６と、出力水平同期信号測定回路（出力Ｈ測定回路）２７と、制御回路２８と、ライトアドレス生成回路２９と、リードアドレス生成回路３０と、メモリ３１と、出力クロックＲＣＬＫを生成する出力固定クロック発振回路３２とを有する。さらに、デイジーチェイン回路７は、垂直同期信号の出力端子（Ｖ信号出力端子）３３と、データイネーブル信号（ＤＥＮ信号）の出力端子３４と、水平同期信号出力端子（Ｈ信号出力端子）３５と、出力クロックＲＣＬＫの出力端子３６と、ＲＧＢ各８ビットの出力画像データ（Ｒ［７：０］，Ｇ［７：０］，Ｂ［７：０］）の出力端子３７とを有する。
【００２６】
出力Ｈ，Ｖ信号生成回路２５においては、Ｖ信号入力端子２１及びＨ信号入力端子２２から入力される垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣを出力クロックＲＣＬＫにてデータラッチして出力する。ただし、垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣの生成方法は、出力クロックＲＣＬＫにてデータラッチさせる方法には限らず、他の方法で生成することも可能である。出力Ｈ，Ｖ信号生成回路２５から出力される水平同期信号は出力Ｈ測定回路２７に入力され出力クロックＲＣＬＫにて周期をカウントする。一方、Ｈ信号入力端子２２から入力される水平同期信号ＨＳＹＮＣは入力Ｈ測定回路２６に入力され入力クロックＷＣＬＫにて周期をカウントする。入力Ｈ測定回路２６及び出力Ｈ測定回路２７の測定結果は制御回路２８に入力され、制御回路２８は、これらの測定結果に基づいてライトアドレス生成回路２９及びリードアドレス生成回路３０を制御する。
【００２７】
制御回路２８は、例えば、図４に示すように、ライトアドレス生成回路２９、リードアドレス生成回路３０、及びメモリ３１を制御する。図４において、入力Ｈ測定回路２６の測定結果がｎ、出力Ｈ測定回路２７の測定結果がｍ（ｍ＞ｎ）である場合、水平同期信号の１周期（すなわち、１Ｈ期間）に入力されるデータをすべてメモリ３１に書き込む。ここで、メモリ３１は、例えば、デュアルポートのメモリである。すなわち、ライトアドレス生成回路２９のアドレスカウンタを水平同期信号ＨＳＹＮＣの立ち下がりエッジを基準にしてリセットして、ｎ個のデータをメモリ３１に書き込むようにアドレス制御する。
【００２８】
一方、メモリ３１からのデータ読み出しは、リードアドレス生成回路３０のアドレスカウンタに水平同期信号の立ち下がりエッジにてｎ−ｍをロードし、出力クロックＲＣＬＫにてカウントアップし、リードカウンタの値がｎ−ｍから−１までの間はデータ読み出しを行わず、リードカウンタが０からｎまでの期間でメモリ３１からのデータ読み出しを開始するようにアドレス制御する。また、制御回路２８は、リードデータの有効期間を示すＤＥＮ信号（有効期間においてハイレベルである）を出力する。
【００２９】
以上のようにデイジーチェイン回路７においては、図４に示すように、入力される信号の１Ｈ期間が入力クロックＷＣＬＫでｎクロック幅の信号から、１Ｈ期間を出力クロック（固定クロック）ＲＣＬＫでｍクロック幅の信号フォーマットに変換するとともに、入力クロックＷＣＬＫと全く異なる出力クロックＲＣＬＫにて画像データを再サンプリングしているが、信号自体の水平周期は変更されない。また、画像データの有効エリア全体をデイジーチェインデータとして後段のディスプレイ装置に出力することができる。
【００３０】
図４において、メモリ３１に要求されるメモリ容量は、メモリをアドレス巡回型（アクセスの順番がアドレス順であり、最終のアドレスに到達したときに最初のアドレスに戻る方式）にした場合、メモリ３１からの読み出し（リード）を開始するまでに書き込まれる（ライトされる）データ量が最低限必要なメモリ容量となる。したがって、メモリ３１に要求されるメモリ容量が最大となるのは、出力クロックＲＣＬＫと入力クロックＷＣＬＫの差が最大になる場合、すなわち、ディスプレイ装置に入力される信号が最低周波数となる場合である。
【００３１】
例えば、出力クロックＲＣＬＫが１６２ＭＨｚであり、入力される最低周波数の信号がＶＧＡ６０Ｈｚ（クロック２５．１７ＭＨｚ）の場合、入力Ｈ測定回路２６の測定結果はｎ＝８００、出力Ｈ測定回路２７の測定結果はｍ＝４３５２となり、メモリ３１からのリード開始時点（図４において、ｍ−ｎクロック経過時点）でメモリ３１には
（ｍ−ｎ）×ｎ／ｍ
＝（４３５２−８００）×８００／４３５２
＝６５３ワード
のデータが書き込まれている必要がある。したがって、この場合にはメモリ３１の容量は最低６５４ワード必要である。なお、この場合には、出力Ｈ測定回路２７のリードカウンタは１３ビット符号付きカウンタ、入力Ｈ測定回路２６のライトカウンタは１２ビット（水平方向が４０９６画素まで対応とした場合）で構成される。
【００３２】
ただし、メモリ３１をアドレス巡回型にした場合、図４に示すように、リードカウンタは符号付１４ビット巡回カウンタ、ライトカウンタは１１ビットのカウンタであり、いずれも２の倍数で動作するため、メモリ制御を簡単にするためメモリ３１の容量は１０２４ワードとする。また、ｎ−ｍ＝−３５５２となるため、図４のリードカウンタは１３ビットカウンタが必要になる。したがって、制御回路２８は、ＶＧＡ６０Ｈｚ信号の場合は、図４においてリードカウンタを水平同期信号ＨＳＹＮＣの立ち下りにおいて、リードカウンタにｎ−ｍ＝−３５５２＝（１２２０Ｈ）をロードして、リードカウンタの値が０になった時点でメモリ３１からデータの読み出しを行うように制御を行う。
【００３３】
上記のようにメモリ３１を制御すれば、図４に示すように１Ｈ期間の最後のデータが書き込まれるタイミングと１Ｈ期間の最後のデータが読み出されるタイミングが同じになるようにアドレス制御が行われているため、メモリ３１内におけるのデータの追い越しが発生しない。また、通常デュアルポートメモリにおいては、メモリにデータが書き込まれてから、データの読み出しが可能となるまでに一定の時間が必要になるが、図４の場合においてはメモリの制御を水平同期信号ＨＳＹＮＣの立ち下がりエッジを基準にカウンタリセットしているため、メモリに書き込まれる最後のデータは必ず無効データとなっているため問題は生じない。
【００３４】
なお、上記説明においては、画像データをＲ，Ｇ，Ｂそれぞれ８ビットのシングルピクセルで扱っている場合を例示したが、必ずしもシングルピクセルで扱う必要はなく、ダブルピクセルで信号処理することにより、入力クロックＷＣＬＫ及び出力クロックＲＣＬＫの周波数を１／２にしてもよい。
【００３５】
また、上記説明においては、メモリ３１へのデータ書き込みのタイミングを水平同期信号ＨＳＹＮＣの立ち上がりエッジを基準に行っていたが、通常水平方向の画像データには数クロック分のフロントポーチが存在するため、水平同期信号ＨＳＹＮＣの立ち下りエッジを基準にしてデータ書き込みを開始してもよい。また、メモリ３１へのデータ書き込み及び読み出しのタイミングを決定する基準を、水平同期信号ＨＳＹＮＣの立ち下り又は立ち上りのいずれかに選択可能に構成してもよい。
【００３６】
さらに、上記説明においては、出力クロックを入力される信号の最高周波数としている場合を例示したが、入力される信号の最高周波数より高い周波数に設定してもよい。
【００３７】
さらにまた、上記説明においては、メモリ３１にデュアルポートメモリを使用した場合を例示したが、必ずしもデュアルポートメモリである必要はなく、ＦＩＦＯメモリ等を用いても同様の効果が得られる。
【００３８】
実施の形態２．
上記実施の形態１においては、図１に示されるように、セレクタ回路４によりディジタル入力回路２の出力及びＡＤ入力回路３の出力のいずれかを選択して出力する場合を説明したが、実施の形態２においては、図５に示されるように、ディジタル入力回路２の出力、ＡＤ入力回路３の出力、及びビデオ入力回路９の出力をマトリクススイッチ回路１０によって切り替えるように構成している。実施の形態２のマルチディスプレイシステム及びディスプレイ装置は、ビデオ入力回路９を備えた点、及び、セレクタ回路に代えてマトリクススイッチ回路１０を備えた点が、上記実施の形態１のマルチディスプレイシステム及びディスプレイ装置と相違する。
【００３９】
図５は、本発明の実施の形態２に係るマルチディスプレイシステムの構成（及びディスプレイ装置の構成）を概略的に示すブロック図である。図５において、図１の構成と同一又は対応する構成には、同じ符号を付す。図５に示されるように、実施の形態２のマルチディスプレイシステムは、デイジーチェイン接続された複数段のディスプレイ装置１１０−１，１１０−２，…と、ディスプレイ装置１１０−１，１１０−２，… 間を接続する信号線を主要な構成としている。第１段のディスプレイ装置１１０−１は、例えば、ＰＣ等から、垂直同期信号、水平同期信号、入力クロック、画像データ、及び画像データの有効期間を示すデータイネーブル信号（ＤＥＮ信号）を受け取り、ディスプレイ部６に画像を表示すると共に、デイジーチェイン回路７を経由して後段のディスプレイ装置１１０−２に垂直同期信号、水平同期信号、出力クロック、画像データ、及びＤＥＮ信号を送出する。第２段のディスプレイ装置１１０−２以降のディスプレイ装置も第１段のディスプレイ装置１１０−１と同様に、垂直同期信号、水平同期信号、入力クロック、画像データ、及びＤＥＮ信号を受け取り、ディスプレイ部６に画像を表示すると共に、デイジーチェイン回路７を経由して後段のディスプレイ装置に垂直同期信号、水平同期信号、出力クロック、画像データ、及びＤＥＮ信号を送出する。
【００４０】
第１段のディスプレイ装置１１０−１のマトリクススイッチ回路１０は、ディジタル入力回路２の出力、ＡＤ入力回路３の出力、及びビデオ入力回路９の出力のいずれかを画素変換回路５に出力すると共に、ディジタル入力回路２の出力、ＡＤ入力回路３の出力、及びビデオ入力回路９の出力のいずれかをデイジーチェイン回路７に出力する。同様に、第２段以降のディスプレイ装置１１０−２，…のマトリクススイッチ回路１０も、ディジタル入力回路２の出力、ＡＤ入力回路３の出力、及びビデオ入力回路９の出力のいずれかを画素変換回路５に出力すると共に、ディジタル入力回路２の出力、ＡＤ入力回路３の出力、及びビデオ入力回路９の出力のいずれかをデイジーチェイン回路７に出力する。
【００４１】
例えば、第１段のディスプレイ装置１１０−１のマトリクススイッチ回路１０が、ＡＤ入力回路３の映像を選択して画素変換回路５に出力し、同時にデイジーチェイン回路７にはビデオ入力回路９からの映像を選択して出力すれば、ディスプレイ装置１１０−１においては、入力されるＡＤ信号に基づく映像を表示させ、ディスプレイ装置１１０−１からは後段のディスプレイ装置１１０−２，…にビデオ信号をデイジーチェインにて送信し、表示させることができる。
【００４２】
以上説明したように、実施の形態２のマルチディスプレイシステムよれば、各ディスプレイ装置にマトリクススイッチ回路１０を備えることにより、各ディスプレイ装置においてデイジーチェインによる入力とその他の入力を自由に組み合わせることが可能になり、マルチディスプレイシステムにおいて様々な表示パターンを表示することが可能となる。
【００４３】
なお、実施の形態２においては、各ディスプレイ装置に入力される信号が３種類の場合を説明したが、入力される信号は３種類に限定されず、２種類又は４種類以上であってもよい。例えば、アナログ信号入力が２系統、ビデオ信号入力が２系統、デジタル信号入力が１系統であり、マトリクススイッチ回路１０がこれらの入力のうちのいずれか１系統を選択するような構成であってもよい。
【００４４】
また、実施の形態２において、上記以外の点は、上記実施の形態１の場合と同じである。
【００４５】
実施の形態３．
図６は、本発明の実施の形態３に係るデイジーチェイン回路の動作を示すタイミングチャートである。上記実施の形態１においては、デイジーチェイン回路７の制御回路２８において、図４に示すように入力信号の１Ｈ期間すべてのデータをメモリ３１に書き込んでいた。これに対し、実施の形態３においては、図６に示すように画像の有効期間の画像データ（図６の「Ｗｒｉｔｅ有効データ」）のみをメモリ３１に書き込むようにメモリ制御している。
【００４６】
図６の場合、入力信号の１Ｈ期間内の有効期間（図６の「メモリへの書き込み期間」）をｉ＋１クロック、水平同期信号ＨＳＹＮＣの立ち下がりエッジから有効データの開始するまでのバックポーチの期間をｊクロックとすると、メモリ３１へのデータ書き込みは、図７のライトアドレスカウンタでｊクロック分カウントした後に、有効期間（ｉ＋１クロック分）で行われる。これに対して、データ読み出し側においては、リードカウンタがｍ−ｎ−ｊカウントされた時点でメモリ３１からのデータ読み出しを開始すれば、メモリ内で追い越しが発生することなくメモリ３１を制御することができる。
【００４７】
この場合、メモリ３１の容量はメモリからの読み出しを開始するまでに書き込まれるデータ量が最小メモリ容量となる。すなわち、出力クロックが１６２ＭＨｚ、入力される信号の最低周波数となる信号がＶＧＡ６０Ｈｚ（クロック２５．１７ＭＨｚ）の場合、入力Ｈ測定回路２６の測定結果はｎ＝８００、水平同期信号ＨＳＹＮＣの立ち下りエッジから有効データまでのバックポーチがｊ＝１３６クロック、出力Ｈ測定回路２７の測定結果がｍ＝４３５２となり、メモリ３１からのリード開始時点でメモリ３１には
（ｍ−ｎ−ｊ）×ｎ／ｍ
＝（４３５２−８００−１３６）×８００／４３５２＝６２８ワードが最低限必要なメモリ容量になる。
【００４８】
以上のようにデイジーチェイン回路７の制御回路２８においてメモリ３１へのデータの書き込みをデータの有効期間のみ行うように制御することによってメモリ３１において必要となるメモリ容量を削減することができる。また、有効期間のみデータのリード・ライトのアクセスを行うため、水平同期信号の１周期（１Ｈ）内の無効データ期間のデータを固定値にマスクすることもできる。
【００４９】
なお、実施の形態３の図６においてライトカウンタ、リードカウンタのリセットは水平同期信号ＨＳＹＮＣの立ち下がりエッジを基準にしていたが、必ずしも立ち下がりエッジである必要はなく、立ち上りエッジを基準にしてもよい。
【００５０】
また、実施の形態３において、上記以外の点は、上記実施の形態１又は２の場合と同じである。
【００５１】
実施の形態４．
上記実施の形態１及び３においては、デイジーチェイン回路７において用いる出力クロックＲＣＬＫを、デイジーチェイン回路７に入力されることが有り得る信号の最高周波数に固定した場合を説明した。しかし、図７に示すように、デイジーチェイン回路に出力固定周波数を１／ｋに分周するクロック分周回路を備え、デイジーチェイン回路への入力信号に応じてデイジーチェイン回路において用いる出力クロックＲＣＬＫを変更できるように構成してもよい。
【００５２】
図７は、本発明の実施の形態４に係るデイジーチェイン回路の構成を概略的に示すブロック図である。図７に示されるように、実施の形態４のデイジーチェイン回路は、垂直同期信号ＶＳＹＮＣの入力端子（Ｖ信号入力端子）２１と、水平同期信号ＨＳＹＮＣの入力端子（Ｈ信号入力端子）２２と、入力クロックＷＣＬＫの入力端子２３と、ＲＧＢ各８ビットの画像データ（Ｒ［７：０］，Ｇ［７：０］，Ｂ［７：０］）の入力端子２４とを有する。また、実施の形態４のデイジーチェイン回路は、垂直・水平同期信号生成回路（出力Ｈ，Ｖ信号生成回路）２５と、入力水平同期信号測定回路（入力Ｈ測定回路）２６と、出力水平同期信号測定回路（出力Ｈ測定回路）２７と、制御回路４０と、ライトアドレス生成回路２９と、リードアドレス生成回路３０と、メモリ３１と、固定クロックを生成する出力固定クロック発振回路３２と、出力固定クロック発振回路３２で生成された固定クロックを分周して出力クロックＲＣＬＫを生成するクロック分周回路４１とを有する。さらに、実施の形態４のデイジーチェイン回路は、垂直同期信号の出力端子（Ｖ信号出力端子）３３と、データイネーブル信号（ＤＥＮ信号）の出力端子３４と、水平同期信号出力端子（Ｈ信号出力端子）３５と、出力クロックＲＣＬＫの出力端子３６と、ＲＧＢ各８ビットの出力画像データ（Ｒ［７：０］，Ｇ［７：０］，Ｂ［７：０］）の出力端子３７とを有する。
【００５３】
図７に示される構成のうち、制御回路４０及びクロック分周回路４１以外の回路は、図３（実施の形態１）に示される同じ符号の構成と同様に動作する。
【００５４】
メモリ３１の容量は、メモリ３１からデータの読み出し（リード）を開始するまでに書き込まれる（ライトされる）データ量が最小メモリ容量となる。このため、入力される信号の周波数と出力周波数の差が最も大きい場合に必要となるメモリ容量が最大となる。したがって、入力信号の周波数が低い場合は、出力固定クロック発振回路３２の出力をクロック分周回路４１によって分周することにより出力周波数と入力周波数との差を小さくするように制御することによりメモリ３１に必要な容量を小さくすることができる。
【００５５】
次に制御回路４０の動作を説明する。制御回路４０には、入力Ｈ測定回路２６が出力する、入力クロックＷＣＬＫによる水平同期信号ＨＳＹＮＣの１周期のカウント値ｎと、出力Ｈ測定回路２７が出力する、出力クロックＲＣＬＫによる水平同期信号ＨＳＹＮＣの１周期のカウント値ｍとが入力される。この場合、メモリ３１に最低限必要な容量ＴＭｅｍＷは、次式のようになる。
ＴＭｅｍＷ＝（ｍ−ｎ）×ｎ／ｍ
ここで、メモリ３１の記憶容量をＭｅｍＷとすると、制御回路４０は、
ＭｅｍＷ＞ＴＭｅｍＷ
となるように、クロック分周回路４１が１／ｋ分周を行うように、クロック分周回路４１を制御する。クロック分周回路４１が１／ｋ分周を行う場合、出力Ｈ測定回路２７の出力ｍ０はｍ／ｋになる。このとき、メモリ３１に最低限必要な容量ＴＭｅｍＷは、次式のようになる。
ＴＭｅｍＷ＝（ｍ０−ｎ）×ｎ／ｍ０
したがって、制御回路４０は、
ＭｅｍＷ＞ＴＭｅｍＷ＝（ｍ０−ｎ）×ｎ／ｍ０
となるようにクロック分周回路４１の分周比ｋを選択する。
【００５６】
例えば、メモリ３１の容量ＭｅｍＷが２５６ワード、出力固定クロック発振回路３２の出力クロックが１６２ＭＨｚ、入力信号がＶＧＡ６０Ｈｚ（クロック２５．１７ＭＨｚ）の場合、入力Ｈ測定回路２６の結果はｎ＝８００、出力Ｈ測定回路２７の測定結果ｍ＝４３５２となる。このとき、メモリ３１に最低限必要な容量ＴＭｅｍＷは、次式のようになる。
ＴＭｅｍＷ＝（４３５２／ｋ−８００）×８００＜２５６
となりｋ＝２を選択すると
ＴＭｅｍＷ＝（４３５２／２−８００）×８００＝２５３＜２５６
となりメモリ３１の容量の範囲内になるため、追い越し等のエラーが発生しない。この場合、出力クロックＲＣＬＫの固定周波数は１６２／２＝８１ＭＨｚとなる。
【００５７】
以上のように、実施の形態４のデイジーチェイン回路においては、制御回路４０が、クロック分周回路４１の分周比ｋを決定する。制御回路４０にて分周比を変更した場合は、再度分周後の出力固定周波数にて出力Ｈ測定回路２７の周波数測定を行い、実施の形態１と同様に図４にしたがってメモリ３１に対するライトアドレスとリードアドレスの制御を行う。この場合は、ディスプレイ装置１００−１から出力される信号（デイジーチェイン回路からの出力）は１／ｋ分周された固定クロックで再サンプリングされたデータが後段のディスプレイ装置に対して出力される。
【００５８】
以上のように、入力Ｈ測定回路２６と出力Ｈ測定回路２７のカウント結果の差に基づいて出力周波数の分周比ｋを変更することにより、メモリ３１に必要なメモリ容量を削減することができる。
【００５９】
なお、実施の形態４において、上記以外の点は、上記実施の形態１から３までの場合と同じである。
【００６０】
なお、上記実施の形態１〜４の説明においては、Ｒ，Ｇ，Ｂの各色の画像データは８ビットであるとして説明したが、本発明は８ビットの画像データに限定されるものではなく、７ビット以下、又は、９ビット以上の画像データについても適用することができる。
【００６１】
【発明の効果】
以上説明したように、本発明のデイジーチェイン回路は、入力クロックとは異なる出力クロックを生成し、この出力クロックを用いて入力画像データを再サンプリングして出力する。このため、本発明のデイジーチェイン回路、ディスプレイ装置、及びマルチディスプレイシステムによれば、クロックジッタ等のノイズを後段の装置に伝播することがなく、デイジーチェイン接続することができるディスプレイ装置の台数の制限を無くすることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るマルチディスプレイシステムの構成（及びディスプレイ装置の構成）を概略的に示すブロック図である。
【図２】実施の形態１に係るマルチディスプレイシステムが３行３列に並ぶ９台のディスプレイ装置により構成される場合の表示画面を示す図である。
【図３】実施の形態１に係るデイジーチェイン回路の構成を概略的に示すブロック図である。
【図４】実施の形態１に係るデイジーチェイン回路の動作を示すタイミングチャートである。
【図５】本発明の実施の形態２に係るマルチディスプレイシステムの構成（及びディスプレイ装置の構成）を概略的に示すブロック図である。
【図６】本発明の実施の形態３に係るデイジーチェイン回路の動作を示すタイミングチャートである。
【図７】本発明の実施の形態４に係るデイジーチェイン回路の構成を概略的に示すブロック図である。
【符号の説明】
１００−１，…，１００−ｐ ディスプレイ装置、 １１０−１，１１０−２，… ディスプレイ装置、 ２ ディジタル入力回路、 ３ アナログ／ディジタル変換回路（ＡＤ入力回路）、 ４ セレクタ回路、 ５ 画素変換回路、 ６ ディスプレイ部、 ７ デイジーチェイン回路、 ８ ディジタル出力回路、 ９ ビデオ入力回路、 １０ マトリクススイッチ回路、 ２５ 水平・垂直同期信号生成回路（Ｈ，Ｖ生成回路）、 ２６ 入力水平同期信号測定回路（入力Ｈ測定回路）、 ２７ 出力水平同期信号測定回路（出力Ｈ測定回路）、 ２８，４０ 制御回路、 ２９ ライトアドレス生成回路、 ３０ リードアドレス生成回路、 ３１ メモリ、 ３２ 出力固定クロック発振回路、 ４１ クロック分周回路、 ＶＳＹＮＣ 垂直同期信号、 ＨＳＹＮＣ 水平同期信号、 ＷＣＬＫ 入力クロック、 ＲＣＬＫ 出力クロック、 ＤＥＮ データイネーブル信号、 ＤＡＴＡ 画像データ。
【発明の属する技術分野】
本発明は、複数台のディスプレイ装置をデイジーチェイン接続するために用いられるデイジーチェイン回路、デイジーチェイン回路を備えたディスプレイ装置、及び複数台のディスプレイ装置をデイジーチェイン接続することによって構成されたマルチディスプレイシステムに関するものである。
【０００２】
【従来の技術】
複数台のディスプレイ装置をデイジーチェイン接続することによって、映像信号及び同期信号等を後段のディスプレイ装置に順次伝送するマルチディスプレイシステムの提案がある（例えば、特許文献１及び特許文献２参照）。
【０００３】
【特許文献１】
特開２０００−１１２４５２号公報（第７−９頁、図２）
【特許文献２】
特開２００１−８６４２８号公報（第４−７頁、図１）
【０００４】
【発明が解決しようとする課題】
しかしながら、上記した従来のマルチディスプレイシステムにおいては、初段のディスプレイ装置に入力されたディジタル信号、又は、入力されたアナログ信号をＡＤ変換することによって生成されたディジタル信号に対して再サンプリングを行わずに、ディジタル信号を後段のディスプレイ装置に出力している。このため、後段のディスプレイ装置になるほど、入力されるディジタル信号のノイズ（例えば、ＰＬＬを用いた差動ドライバを使ったディジタル出力回路及びディジタル入力回路によりデイジーチェイン接続をする場合には、ＰＬＬのジッタノイズ等）が増加し、表示画像にノイズ等が発生するので、デイジーチェイン接続することができるディスプレイ装置の段数に制限があるという問題があった。
【０００５】
そこで、本発明は、上記したような従来技術の課題を解決するためになされたものであり、その目的は、デイジーチェイン接続されるディスプレイ装置の段数の制限を無くすることができるデイジーチェイン回路、これを備えたディスプレイ装置、及びこのようなディスプレイ装置を複数台デイジーチェイン接続することによって構成されたマルチディスプレイシステムを提供することである。
【０００６】
【課題を解決するための手段】
本発明に係るデイジーチェイン回路は、垂直同期信号、水平同期信号、入力クロック、及び画像データが入力される回路であって、記憶手段と、入力された画像データを前記入力クロックに同期して前記記憶手段に記憶させる書き込み手段と、出力クロックを生成するクロック生成手段と、入力された水平同期信号及び垂直同期信号から前記出力クロックを使って出力用の水平同期信号及び垂直同期信号を生成する同期信号生成手段と、前記出力クロックに同期して前記記憶手段から画像データを読み出す読み出し手段と、前記書き込み手段及び前記読み出し手段の動作を制御する制御手段とを有し、前記同期信号生成手段で生成された垂直同期信号及び水平同期信号、前記出力クロック、及び前記記憶手段から読み出された画像データを出力するものである。
【０００７】
また、本発明に係るディスプレイ装置は、垂直同期信号、水平同期信号、入力クロック、及び画像データを含む入力信号が入力され、前記入力信号に基づく画像を表示するディスプレイ部と、前記入力信号が入力され、垂直同期信号、水平同期信号、出力クロック、及び画像データを後段のディスプレイ装置の入力信号として出力する上記したデイジーチェイン回路とを有するものである。
【０００８】
さらに、本発明に係るマルチディスプレイシステムは、直列に接続された第１段から第ｐ（ｐは２以上の整数）段までのディスプレイ装置を有し、第１段から第ｐ段までのディスプレイ装置のそれぞれが、垂直同期信号、水平同期信号、入力クロック、及び画像データを含む入力信号が入力され、前記入力信号に基づく画像を表示するディスプレイ部と、前記入力信号が入力され、垂直同期信号、水平同期信号、出力クロック、及び画像データを後段のディスプレイ装置用の入力信号として出力する上記したデイジーチェイン回路とを有するものである。
【０００９】
【発明の実施の形態】
実施の形態１．
〔マルチディスプレイシステム及びディスプレイ装置の説明〕
図１は、本発明の実施の形態１に係るマルチディスプレイシステムの構成（及びディスプレイ装置の構成）を概略的に示すブロック図である。図１に示されるように、実施の形態１のマルチディスプレイシステムは、第１段から第ｐ（ｐは２以上の整数であり、例えば、４，９，１６，２５等である。）段までのディスプレイ装置１００−１，１００−２，…，１００−ｐと、各ディスプレイ装置１００−１，１００−２，…，１００−ｐをデイジーチェイン接続する信号線を主要な構成としている。第１段のディスプレイ装置１００−１は、例えば、パーソナルコンピュータ（ＰＣ）等から、垂直同期信号、水平同期信号、入力クロック（ドットクロック）、画像データ（アナログ又はディジタルの映像信号）、及び画像データの有効期間を示すデータイネーブル信号（ＤＥＮ信号）を受け取り、自身のディスプレイ部６に画像を表示すると共に、自身のデイジーチェイン回路７及びディジタル出力回路８を経由して後段のディスプレイ装置１００−２に垂直同期信号、水平同期信号、出力クロック（ドットクロック）、画像データ（ディジタルの映像信号）、及びＤＥＮ信号を送出する。第２段のディスプレイ装置１００−２以降のディスプレイ装置も第１段のディスプレイ装置１００−１と同様に、垂直同期信号、水平同期信号、入力クロック（すなわち、前段のディスプレイ装置から出力された出力クロック）、画像データ（ディジタルの映像信号）、及びＤＥＮ信号を受け取り、自身のディスプレイ部６に画像を表示すると共に、自身のデイジーチェイン回路７及びディジタル出力回路８を経由して後段のディスプレイ装置のディジタル入力回路２に垂直同期信号、水平同期信号、出力クロック、画像データ、及びＤＥＮ信号を送出する。
【００１０】
図１に示されるように、各ディスプレイ装置１００−１，１００−２，…，１００−ｐは、入力される画像データがディジタル信号として入力される場合に、入力されるディジタル信号を受信するディジタル入力回路２と、入力される画像データがアナログ信号として入力される場合に、入力されるアナログ信号を受信してディジタル信号に変換するアナログ／ディジタル変換回路（ＡＤ入力回路）３と、ディジタル入力回路２の出力又はＡＤ入力回路３の出力のいずれかを選択して出力するセレクタ回路４とを有する。
【００１１】
また、各ディスプレイ装置１００−１，１００−２，…，１００−ｐは、入力された画像データの解像度を変換する（又は、入力された画像データの一部分を切り出し、切り出された画像データの解像度を変換する）画素変換回路５と、垂直同期信号、水平同期信号、入力クロック、画像データ、及びＤＥＮ信号が入力され、これらの信号に基づく画像を表示するディスプレイ部６とを有する。さらに、各ディスプレイ装置１００−１，１００−２，…，１００−ｐは、垂直同期信号、水平同期信号、入力クロック、画像データ、及びＤＥＮ信号が入力され、垂直同期信号、水平同期信号、出力クロック、画像データ、及びＤＥＮ信号（画素変換回路５に入力されるＤＥＮ信号と異なる場合もある）を出力するデイジーチェイン回路７と、デイジーチェイン回路７からの出力を後段のディスプレイ装置のディジタル入力回路２に送出するディジタル出力回路８とを有する。
【００１２】
図１において、第１段のディスプレイ装置１００−１には、ＰＣ等（図示せず）から出力されるディジタル信号及び／又はアナログ信号がそれぞれディジタル入力回路２及び／又はＡＤ入力回路３に入力され、ディジタル入力回路２の出力及びＡＤ入力回路３の出力はセレクタ回路４に入力される。セレクタ回路４は、ディジタル入力回路２の出力又はＡＤ入力回路３の出力のいずれかを選択して画素変換回路５及びデイジーチェイン回路７に出力する。ただし、入力信号の数は２系統に限らず、３系統以上であってもよい。例えば、アナログ信号入力が２系統、デジタル信号入力が１系統であり、セレクタ回路４がこれらの入力のうちのいずれか１系統を選択するような構成であってもよい。
【００１３】
画素変換回路５は、入力された画像データを拡大・縮小処理し、ディスプレイ部６によって表示可能な信号フォーマットに変換し、ディスプレイ部６に出力する。例えば、ディスプレイ部６のモニタ解像度が、ＸＧＡ（１０２４×７６８画素）であり、入力信号にＶＧＡ（６４０×４８０画素）の信号が入力される場合には、画素変換回路５において入力信号を１０２４×７６８画素のサイズに変更してディスプレイ部６に出力する。また、画素変換回路５において入力される画像データの一部分をディスプレイ部６のモニタ解像度に拡大して表示させることもできる。
【００１４】
デイジーチェイン回路７（図３に構成を示す）は、入力画像データを入力クロック（書き込みクロック）ＷＣＬＫを使って一旦メモリに書き込み、出力クロック（読み出しクロック）ＲＣＬＫを使ってメモリから読み出すことにより再サンプリングを行う。この場合、デイジーチェイン回路７から出力される映像信号の有効期間（ＤＥＮ信号がハイレベルである期間）は、入力画像データに含まれる有効画像エリア全体に対応する期間であり、画素変換回路５で部分拡大される映像エリアに対応する期間と必ずしも同じではない。
【００１５】
第１段のディスプレイ装置１００−１のディジタル出力回路８から出力されるディジタル信号は、第２段のディスプレイ装置１００−２のディジタル入力回路２に入力される。第２段のディスプレイ装置１００−２のセレクタ回路４はディジタル入力回路２を選択しており、第１段のディスプレイ装置１００−１と同様に、ディスプレイ部６に画像を表示させると共に、デイジーチェイン回路７において入力ディジタル信号を出力クロックＲＣＬＫで再サンプリングし、ディジタル出力回路８を介して後段のディスプレイ装置にディジタル信号を送出する。第３段以降のディスプレイ装置１００−３，…，１００−ｐも同様に動作する。
【００１６】
図２は、実施の形態１に係るマルチディスプレイシステムが３行３列に並ぶ９台のディスプレイ装置により構成されている場合の表示画面を示す図である。図２においては、９台のディスプレイ装置１００−１，…，１００−９のディスプレイ部６を３行３列に並べて大画面表示を行うようにマルチディスプレイシステムを構成している。図２に示されるように、第１段〜第９段のディスプレイ装置１００−１，…，１００−９の順に、各ディスプレイ装置のディジタル出力回路とディジタル入力回路を接続し、入力画像を第１段のディスプレイ装置１００−１に入力すれば、第２段〜第９段のディスプレイ装置１００−２，…，１００−９には第１段のディスプレイ装置１００−１に入力された信号が順次伝送される。実施の形態１においては、第１段のディスプレイ装置１００−１に入力された画像データのうちの有効画像エリア全体のデータ（有効画像データ）が順次伝送されている。また、各ディスプレイ装置の画素変換回路においては、有効画像エリアの内の必要なエリアを切り出し、切り出されたエリアの拡大処理が行われる。この結果、図２に示されるように、マルチディスプレイシステムを構成する複数毎の画面によって構成される１つのスクリーン全体に、入力画像データに基づく映像を拡大表示することができる。
【００１７】
例えば、図１において、第１段のディスプレイ装置１００−１に入力されるアナログ信号を、ＡＤ入力回路３によってＲ，Ｇ，Ｂ各８ビットにディジタル化し、ディジタル信号のまま後段のディスプレイ装置１００−２に入力する。このため、後段の各ディスプレイ装置１００−２，…，１００−ｐのＡＤ入力回路３内のＡＤコンバータの量子化誤差に起因するノイズが画像データに発生することはなく、マルチディスプレイシステムを構成する各ディスプレイ装置１００−１，…，１００−ｐの画面間における画質を均一に保つことができる。ここで、あるディスプレイ装置のディジタル出力回路８及びその後段のディスプレイ装置のディジタル入力回路２においては、例えば、ＴＭＤＳ（Ｔｒａｎｓｉｔｉｏｎ Ｍｉｎｉｍｉｚｅｄ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）方式のドライバ及びレシーバを用いる。ディジタル出力回路８においては、ＴＭＤＳ方式の信号伝送を行うため、内部にＰＬＬ回路を持ち各８ビットでパラレル入力されるＲ，Ｇ，Ｂ信号を差分シリアル信号に変換して出力する。一方、ディジタル入力回路２においては、伝送されてくる差分シリアル信号をＲ，Ｇ，Ｂそれぞれ８ビットのパラレル信号に変換している。
【００１８】
各ディスプレイ装置１００−１，…，１００−ｐ内のデイジーチェイン回路７は、例えば、ＶＧＡ（６４０×４８０画素）６０Ｈｚ（垂直周波数６０Ｈｚ）からＵＸＧＡ（１６００×１２００画素）６０Ｈｚ（垂直周波数６０Ｈｚ）までの映像信号が入力されると、入力された入力クロックに同期してメモリにデータを書き込み、出力クロックに同期してメモリからデータを読み出すように制御される。この場合、デイジーチェイン回路７で用いる出力クロックは、入力されることが有り得る信号の最高周波数としている。すなわち、入力信号がＶＧＡ６０Ｈｚ（クロック２５．１７ＭＨｚ）からＵＸＧＡ６０Ｈｚ（クロック１６２ＭＨｚ）の信号までをサポートする場合は、出力クロックを入力信号の最高周波数である１６２ＭＨｚとする。
【００１９】
仮に、各ディスプレイ装置１００−１，…，１００−ｐ間のデータ伝送にＰＬＬ回路を持つドライバ及びレシーバを用いており、ディジタル出力回路８に入力される画像データにＡＤ変換時のＰＬＬノイズ等が存在した場合には、後段のディジタル出力回路８及びディジタル入力回路２においてＰＬＬノイズが増幅されて、後段のディスプレイ装置に伝播してしまう。これに対し、実施の形態１のマルチディスプレイシステムにおいては、常にデイジーチェイン回路７において入力信号を安定した出力クロック（固定クロック）にて再サンプリングするため、信号入力時に発生するＰＬＬジッタが後段のディスプレイ装置に伝播することがない。したがって、図１に示すようにデイジーチェインにより何台のディスプレイ装置を接続しても、デイジーチェインの後段にあたるディスプレイ装置においてＰＬＬジッタ等のノイズによる画像エラーが発生することがない。
【００２０】
なお、上記説明においては、セレクタ回路４は、ディジタル入力回路２の出力及びＡＤ入力回路３の出力のいずれか一方を画素変換回路５及びデイジーチェイン回路７に出力する回路である場合を例示したが、セレクタ回路４を、ディジタル入力回路２の出力及びＡＤ入力回路３の出力のいずれかを画素変換回路５に出力すると共に、ディジタル入力回路２の出力及びＡＤ入力回路３の出力のいずれかをデイジーチェイン回路７に出力するマトリクススイッチ回路としてもよい。この場合には、例えば、画素変換回路５にＡＤ入力回路３の出力を入力し、デイジーチェイン回路７にディジタル入力回路２の出力を入力することができる。
【００２１】
また、上記説明においては、各ディスプレイ装置１００−１，１００−２，…，１００−ｐが同じ構成である場合を説明したが、各ディスプレイ装置１００−１，１００−２，…，１００−ｐからＡＤ入力回路３及びセレクタ回路４を除き、各ディスプレイ装置１００−１，１００−２，…，１００−ｐにおいてディジタル入力回路２の出力を画素変換回路５及びデイジーチェイン回路７に直接入力する構成としてもよい。
【００２２】
さらに、第１段のディスプレイ装置１００−１からディジタル入力回路２及びセレクタ回路４を除き、第１段のディスプレイ装置１００−１においてＡＤ入力回路３の出力を画素変換回路５及びデイジーチェイン回路７に直接入力する構成とし、第２段〜第ｐ段のディスプレイ装置１００−２，…，１００−ｐからＡＤ入力回路３及びセレクタ回路４を除き、第２段〜第ｐ段のディスプレイ装置１００−２，…，１００−ｐにおいてディジタル入力回路２の出力を画素変換回路５及びデイジーチェイン回路７に直接入力する構成としてもよい。
【００２３】
さらにまた、最終段である第ｐ段のディスプレイ装置１００−ｐから、デイジーチェイン回路７及びディジタル出力回路８を除いた構成としてもよい。
【００２４】
〔デイジーチェイン回路の説明〕
図３は、本発明の実施の形態１に係るデイジーチェイン回路７の構成を概略的に示すブロック図である。また、図４は、図３のデイジーチェイン回路７の動作を示すタイミングチャートである。
【００２５】
図３に示されるように、デイジーチェイン回路７は、垂直同期信号ＶＳＹＮＣの入力端子（Ｖ信号入力端子）２１と、水平同期信号ＨＳＹＮＣの入力端子（Ｈ信号入力端子）２２と、入力クロックＷＣＬＫの入力端子２３と、ＲＧＢ各８ビットの画像データ（Ｒ［７：０］，Ｇ［７：０］，Ｂ［７：０］）の入力端子２４とを有する。また、デイジーチェイン回路７は、垂直・水平同期信号生成回路（出力Ｈ，Ｖ信号生成回路）２５と、入力水平同期信号測定回路（入力Ｈ測定回路）２６と、出力水平同期信号測定回路（出力Ｈ測定回路）２７と、制御回路２８と、ライトアドレス生成回路２９と、リードアドレス生成回路３０と、メモリ３１と、出力クロックＲＣＬＫを生成する出力固定クロック発振回路３２とを有する。さらに、デイジーチェイン回路７は、垂直同期信号の出力端子（Ｖ信号出力端子）３３と、データイネーブル信号（ＤＥＮ信号）の出力端子３４と、水平同期信号出力端子（Ｈ信号出力端子）３５と、出力クロックＲＣＬＫの出力端子３６と、ＲＧＢ各８ビットの出力画像データ（Ｒ［７：０］，Ｇ［７：０］，Ｂ［７：０］）の出力端子３７とを有する。
【００２６】
出力Ｈ，Ｖ信号生成回路２５においては、Ｖ信号入力端子２１及びＨ信号入力端子２２から入力される垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣを出力クロックＲＣＬＫにてデータラッチして出力する。ただし、垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣの生成方法は、出力クロックＲＣＬＫにてデータラッチさせる方法には限らず、他の方法で生成することも可能である。出力Ｈ，Ｖ信号生成回路２５から出力される水平同期信号は出力Ｈ測定回路２７に入力され出力クロックＲＣＬＫにて周期をカウントする。一方、Ｈ信号入力端子２２から入力される水平同期信号ＨＳＹＮＣは入力Ｈ測定回路２６に入力され入力クロックＷＣＬＫにて周期をカウントする。入力Ｈ測定回路２６及び出力Ｈ測定回路２７の測定結果は制御回路２８に入力され、制御回路２８は、これらの測定結果に基づいてライトアドレス生成回路２９及びリードアドレス生成回路３０を制御する。
【００２７】
制御回路２８は、例えば、図４に示すように、ライトアドレス生成回路２９、リードアドレス生成回路３０、及びメモリ３１を制御する。図４において、入力Ｈ測定回路２６の測定結果がｎ、出力Ｈ測定回路２７の測定結果がｍ（ｍ＞ｎ）である場合、水平同期信号の１周期（すなわち、１Ｈ期間）に入力されるデータをすべてメモリ３１に書き込む。ここで、メモリ３１は、例えば、デュアルポートのメモリである。すなわち、ライトアドレス生成回路２９のアドレスカウンタを水平同期信号ＨＳＹＮＣの立ち下がりエッジを基準にしてリセットして、ｎ個のデータをメモリ３１に書き込むようにアドレス制御する。
【００２８】
一方、メモリ３１からのデータ読み出しは、リードアドレス生成回路３０のアドレスカウンタに水平同期信号の立ち下がりエッジにてｎ−ｍをロードし、出力クロックＲＣＬＫにてカウントアップし、リードカウンタの値がｎ−ｍから−１までの間はデータ読み出しを行わず、リードカウンタが０からｎまでの期間でメモリ３１からのデータ読み出しを開始するようにアドレス制御する。また、制御回路２８は、リードデータの有効期間を示すＤＥＮ信号（有効期間においてハイレベルである）を出力する。
【００２９】
以上のようにデイジーチェイン回路７においては、図４に示すように、入力される信号の１Ｈ期間が入力クロックＷＣＬＫでｎクロック幅の信号から、１Ｈ期間を出力クロック（固定クロック）ＲＣＬＫでｍクロック幅の信号フォーマットに変換するとともに、入力クロックＷＣＬＫと全く異なる出力クロックＲＣＬＫにて画像データを再サンプリングしているが、信号自体の水平周期は変更されない。また、画像データの有効エリア全体をデイジーチェインデータとして後段のディスプレイ装置に出力することができる。
【００３０】
図４において、メモリ３１に要求されるメモリ容量は、メモリをアドレス巡回型（アクセスの順番がアドレス順であり、最終のアドレスに到達したときに最初のアドレスに戻る方式）にした場合、メモリ３１からの読み出し（リード）を開始するまでに書き込まれる（ライトされる）データ量が最低限必要なメモリ容量となる。したがって、メモリ３１に要求されるメモリ容量が最大となるのは、出力クロックＲＣＬＫと入力クロックＷＣＬＫの差が最大になる場合、すなわち、ディスプレイ装置に入力される信号が最低周波数となる場合である。
【００３１】
例えば、出力クロックＲＣＬＫが１６２ＭＨｚであり、入力される最低周波数の信号がＶＧＡ６０Ｈｚ（クロック２５．１７ＭＨｚ）の場合、入力Ｈ測定回路２６の測定結果はｎ＝８００、出力Ｈ測定回路２７の測定結果はｍ＝４３５２となり、メモリ３１からのリード開始時点（図４において、ｍ−ｎクロック経過時点）でメモリ３１には
（ｍ−ｎ）×ｎ／ｍ
＝（４３５２−８００）×８００／４３５２
＝６５３ワード
のデータが書き込まれている必要がある。したがって、この場合にはメモリ３１の容量は最低６５４ワード必要である。なお、この場合には、出力Ｈ測定回路２７のリードカウンタは１３ビット符号付きカウンタ、入力Ｈ測定回路２６のライトカウンタは１２ビット（水平方向が４０９６画素まで対応とした場合）で構成される。
【００３２】
ただし、メモリ３１をアドレス巡回型にした場合、図４に示すように、リードカウンタは符号付１４ビット巡回カウンタ、ライトカウンタは１１ビットのカウンタであり、いずれも２の倍数で動作するため、メモリ制御を簡単にするためメモリ３１の容量は１０２４ワードとする。また、ｎ−ｍ＝−３５５２となるため、図４のリードカウンタは１３ビットカウンタが必要になる。したがって、制御回路２８は、ＶＧＡ６０Ｈｚ信号の場合は、図４においてリードカウンタを水平同期信号ＨＳＹＮＣの立ち下りにおいて、リードカウンタにｎ−ｍ＝−３５５２＝（１２２０Ｈ）をロードして、リードカウンタの値が０になった時点でメモリ３１からデータの読み出しを行うように制御を行う。
【００３３】
上記のようにメモリ３１を制御すれば、図４に示すように１Ｈ期間の最後のデータが書き込まれるタイミングと１Ｈ期間の最後のデータが読み出されるタイミングが同じになるようにアドレス制御が行われているため、メモリ３１内におけるのデータの追い越しが発生しない。また、通常デュアルポートメモリにおいては、メモリにデータが書き込まれてから、データの読み出しが可能となるまでに一定の時間が必要になるが、図４の場合においてはメモリの制御を水平同期信号ＨＳＹＮＣの立ち下がりエッジを基準にカウンタリセットしているため、メモリに書き込まれる最後のデータは必ず無効データとなっているため問題は生じない。
【００３４】
なお、上記説明においては、画像データをＲ，Ｇ，Ｂそれぞれ８ビットのシングルピクセルで扱っている場合を例示したが、必ずしもシングルピクセルで扱う必要はなく、ダブルピクセルで信号処理することにより、入力クロックＷＣＬＫ及び出力クロックＲＣＬＫの周波数を１／２にしてもよい。
【００３５】
また、上記説明においては、メモリ３１へのデータ書き込みのタイミングを水平同期信号ＨＳＹＮＣの立ち上がりエッジを基準に行っていたが、通常水平方向の画像データには数クロック分のフロントポーチが存在するため、水平同期信号ＨＳＹＮＣの立ち下りエッジを基準にしてデータ書き込みを開始してもよい。また、メモリ３１へのデータ書き込み及び読み出しのタイミングを決定する基準を、水平同期信号ＨＳＹＮＣの立ち下り又は立ち上りのいずれかに選択可能に構成してもよい。
【００３６】
さらに、上記説明においては、出力クロックを入力される信号の最高周波数としている場合を例示したが、入力される信号の最高周波数より高い周波数に設定してもよい。
【００３７】
さらにまた、上記説明においては、メモリ３１にデュアルポートメモリを使用した場合を例示したが、必ずしもデュアルポートメモリである必要はなく、ＦＩＦＯメモリ等を用いても同様の効果が得られる。
【００３８】
実施の形態２．
上記実施の形態１においては、図１に示されるように、セレクタ回路４によりディジタル入力回路２の出力及びＡＤ入力回路３の出力のいずれかを選択して出力する場合を説明したが、実施の形態２においては、図５に示されるように、ディジタル入力回路２の出力、ＡＤ入力回路３の出力、及びビデオ入力回路９の出力をマトリクススイッチ回路１０によって切り替えるように構成している。実施の形態２のマルチディスプレイシステム及びディスプレイ装置は、ビデオ入力回路９を備えた点、及び、セレクタ回路に代えてマトリクススイッチ回路１０を備えた点が、上記実施の形態１のマルチディスプレイシステム及びディスプレイ装置と相違する。
【００３９】
図５は、本発明の実施の形態２に係るマルチディスプレイシステムの構成（及びディスプレイ装置の構成）を概略的に示すブロック図である。図５において、図１の構成と同一又は対応する構成には、同じ符号を付す。図５に示されるように、実施の形態２のマルチディスプレイシステムは、デイジーチェイン接続された複数段のディスプレイ装置１１０−１，１１０−２，…と、ディスプレイ装置１１０−１，１１０−２，… 間を接続する信号線を主要な構成としている。第１段のディスプレイ装置１１０−１は、例えば、ＰＣ等から、垂直同期信号、水平同期信号、入力クロック、画像データ、及び画像データの有効期間を示すデータイネーブル信号（ＤＥＮ信号）を受け取り、ディスプレイ部６に画像を表示すると共に、デイジーチェイン回路７を経由して後段のディスプレイ装置１１０−２に垂直同期信号、水平同期信号、出力クロック、画像データ、及びＤＥＮ信号を送出する。第２段のディスプレイ装置１１０−２以降のディスプレイ装置も第１段のディスプレイ装置１１０−１と同様に、垂直同期信号、水平同期信号、入力クロック、画像データ、及びＤＥＮ信号を受け取り、ディスプレイ部６に画像を表示すると共に、デイジーチェイン回路７を経由して後段のディスプレイ装置に垂直同期信号、水平同期信号、出力クロック、画像データ、及びＤＥＮ信号を送出する。
【００４０】
第１段のディスプレイ装置１１０−１のマトリクススイッチ回路１０は、ディジタル入力回路２の出力、ＡＤ入力回路３の出力、及びビデオ入力回路９の出力のいずれかを画素変換回路５に出力すると共に、ディジタル入力回路２の出力、ＡＤ入力回路３の出力、及びビデオ入力回路９の出力のいずれかをデイジーチェイン回路７に出力する。同様に、第２段以降のディスプレイ装置１１０−２，…のマトリクススイッチ回路１０も、ディジタル入力回路２の出力、ＡＤ入力回路３の出力、及びビデオ入力回路９の出力のいずれかを画素変換回路５に出力すると共に、ディジタル入力回路２の出力、ＡＤ入力回路３の出力、及びビデオ入力回路９の出力のいずれかをデイジーチェイン回路７に出力する。
【００４１】
例えば、第１段のディスプレイ装置１１０−１のマトリクススイッチ回路１０が、ＡＤ入力回路３の映像を選択して画素変換回路５に出力し、同時にデイジーチェイン回路７にはビデオ入力回路９からの映像を選択して出力すれば、ディスプレイ装置１１０−１においては、入力されるＡＤ信号に基づく映像を表示させ、ディスプレイ装置１１０−１からは後段のディスプレイ装置１１０−２，…にビデオ信号をデイジーチェインにて送信し、表示させることができる。
【００４２】
以上説明したように、実施の形態２のマルチディスプレイシステムよれば、各ディスプレイ装置にマトリクススイッチ回路１０を備えることにより、各ディスプレイ装置においてデイジーチェインによる入力とその他の入力を自由に組み合わせることが可能になり、マルチディスプレイシステムにおいて様々な表示パターンを表示することが可能となる。
【００４３】
なお、実施の形態２においては、各ディスプレイ装置に入力される信号が３種類の場合を説明したが、入力される信号は３種類に限定されず、２種類又は４種類以上であってもよい。例えば、アナログ信号入力が２系統、ビデオ信号入力が２系統、デジタル信号入力が１系統であり、マトリクススイッチ回路１０がこれらの入力のうちのいずれか１系統を選択するような構成であってもよい。
【００４４】
また、実施の形態２において、上記以外の点は、上記実施の形態１の場合と同じである。
【００４５】
実施の形態３．
図６は、本発明の実施の形態３に係るデイジーチェイン回路の動作を示すタイミングチャートである。上記実施の形態１においては、デイジーチェイン回路７の制御回路２８において、図４に示すように入力信号の１Ｈ期間すべてのデータをメモリ３１に書き込んでいた。これに対し、実施の形態３においては、図６に示すように画像の有効期間の画像データ（図６の「Ｗｒｉｔｅ有効データ」）のみをメモリ３１に書き込むようにメモリ制御している。
【００４６】
図６の場合、入力信号の１Ｈ期間内の有効期間（図６の「メモリへの書き込み期間」）をｉ＋１クロック、水平同期信号ＨＳＹＮＣの立ち下がりエッジから有効データの開始するまでのバックポーチの期間をｊクロックとすると、メモリ３１へのデータ書き込みは、図７のライトアドレスカウンタでｊクロック分カウントした後に、有効期間（ｉ＋１クロック分）で行われる。これに対して、データ読み出し側においては、リードカウンタがｍ−ｎ−ｊカウントされた時点でメモリ３１からのデータ読み出しを開始すれば、メモリ内で追い越しが発生することなくメモリ３１を制御することができる。
【００４７】
この場合、メモリ３１の容量はメモリからの読み出しを開始するまでに書き込まれるデータ量が最小メモリ容量となる。すなわち、出力クロックが１６２ＭＨｚ、入力される信号の最低周波数となる信号がＶＧＡ６０Ｈｚ（クロック２５．１７ＭＨｚ）の場合、入力Ｈ測定回路２６の測定結果はｎ＝８００、水平同期信号ＨＳＹＮＣの立ち下りエッジから有効データまでのバックポーチがｊ＝１３６クロック、出力Ｈ測定回路２７の測定結果がｍ＝４３５２となり、メモリ３１からのリード開始時点でメモリ３１には
（ｍ−ｎ−ｊ）×ｎ／ｍ
＝（４３５２−８００−１３６）×８００／４３５２＝６２８ワードが最低限必要なメモリ容量になる。
【００４８】
以上のようにデイジーチェイン回路７の制御回路２８においてメモリ３１へのデータの書き込みをデータの有効期間のみ行うように制御することによってメモリ３１において必要となるメモリ容量を削減することができる。また、有効期間のみデータのリード・ライトのアクセスを行うため、水平同期信号の１周期（１Ｈ）内の無効データ期間のデータを固定値にマスクすることもできる。
【００４９】
なお、実施の形態３の図６においてライトカウンタ、リードカウンタのリセットは水平同期信号ＨＳＹＮＣの立ち下がりエッジを基準にしていたが、必ずしも立ち下がりエッジである必要はなく、立ち上りエッジを基準にしてもよい。
【００５０】
また、実施の形態３において、上記以外の点は、上記実施の形態１又は２の場合と同じである。
【００５１】
実施の形態４．
上記実施の形態１及び３においては、デイジーチェイン回路７において用いる出力クロックＲＣＬＫを、デイジーチェイン回路７に入力されることが有り得る信号の最高周波数に固定した場合を説明した。しかし、図７に示すように、デイジーチェイン回路に出力固定周波数を１／ｋに分周するクロック分周回路を備え、デイジーチェイン回路への入力信号に応じてデイジーチェイン回路において用いる出力クロックＲＣＬＫを変更できるように構成してもよい。
【００５２】
図７は、本発明の実施の形態４に係るデイジーチェイン回路の構成を概略的に示すブロック図である。図７に示されるように、実施の形態４のデイジーチェイン回路は、垂直同期信号ＶＳＹＮＣの入力端子（Ｖ信号入力端子）２１と、水平同期信号ＨＳＹＮＣの入力端子（Ｈ信号入力端子）２２と、入力クロックＷＣＬＫの入力端子２３と、ＲＧＢ各８ビットの画像データ（Ｒ［７：０］，Ｇ［７：０］，Ｂ［７：０］）の入力端子２４とを有する。また、実施の形態４のデイジーチェイン回路は、垂直・水平同期信号生成回路（出力Ｈ，Ｖ信号生成回路）２５と、入力水平同期信号測定回路（入力Ｈ測定回路）２６と、出力水平同期信号測定回路（出力Ｈ測定回路）２７と、制御回路４０と、ライトアドレス生成回路２９と、リードアドレス生成回路３０と、メモリ３１と、固定クロックを生成する出力固定クロック発振回路３２と、出力固定クロック発振回路３２で生成された固定クロックを分周して出力クロックＲＣＬＫを生成するクロック分周回路４１とを有する。さらに、実施の形態４のデイジーチェイン回路は、垂直同期信号の出力端子（Ｖ信号出力端子）３３と、データイネーブル信号（ＤＥＮ信号）の出力端子３４と、水平同期信号出力端子（Ｈ信号出力端子）３５と、出力クロックＲＣＬＫの出力端子３６と、ＲＧＢ各８ビットの出力画像データ（Ｒ［７：０］，Ｇ［７：０］，Ｂ［７：０］）の出力端子３７とを有する。
【００５３】
図７に示される構成のうち、制御回路４０及びクロック分周回路４１以外の回路は、図３（実施の形態１）に示される同じ符号の構成と同様に動作する。
【００５４】
メモリ３１の容量は、メモリ３１からデータの読み出し（リード）を開始するまでに書き込まれる（ライトされる）データ量が最小メモリ容量となる。このため、入力される信号の周波数と出力周波数の差が最も大きい場合に必要となるメモリ容量が最大となる。したがって、入力信号の周波数が低い場合は、出力固定クロック発振回路３２の出力をクロック分周回路４１によって分周することにより出力周波数と入力周波数との差を小さくするように制御することによりメモリ３１に必要な容量を小さくすることができる。
【００５５】
次に制御回路４０の動作を説明する。制御回路４０には、入力Ｈ測定回路２６が出力する、入力クロックＷＣＬＫによる水平同期信号ＨＳＹＮＣの１周期のカウント値ｎと、出力Ｈ測定回路２７が出力する、出力クロックＲＣＬＫによる水平同期信号ＨＳＹＮＣの１周期のカウント値ｍとが入力される。この場合、メモリ３１に最低限必要な容量ＴＭｅｍＷは、次式のようになる。
ＴＭｅｍＷ＝（ｍ−ｎ）×ｎ／ｍ
ここで、メモリ３１の記憶容量をＭｅｍＷとすると、制御回路４０は、
ＭｅｍＷ＞ＴＭｅｍＷ
となるように、クロック分周回路４１が１／ｋ分周を行うように、クロック分周回路４１を制御する。クロック分周回路４１が１／ｋ分周を行う場合、出力Ｈ測定回路２７の出力ｍ０はｍ／ｋになる。このとき、メモリ３１に最低限必要な容量ＴＭｅｍＷは、次式のようになる。
ＴＭｅｍＷ＝（ｍ０−ｎ）×ｎ／ｍ０
したがって、制御回路４０は、
ＭｅｍＷ＞ＴＭｅｍＷ＝（ｍ０−ｎ）×ｎ／ｍ０
となるようにクロック分周回路４１の分周比ｋを選択する。
【００５６】
例えば、メモリ３１の容量ＭｅｍＷが２５６ワード、出力固定クロック発振回路３２の出力クロックが１６２ＭＨｚ、入力信号がＶＧＡ６０Ｈｚ（クロック２５．１７ＭＨｚ）の場合、入力Ｈ測定回路２６の結果はｎ＝８００、出力Ｈ測定回路２７の測定結果ｍ＝４３５２となる。このとき、メモリ３１に最低限必要な容量ＴＭｅｍＷは、次式のようになる。
ＴＭｅｍＷ＝（４３５２／ｋ−８００）×８００＜２５６
となりｋ＝２を選択すると
ＴＭｅｍＷ＝（４３５２／２−８００）×８００＝２５３＜２５６
となりメモリ３１の容量の範囲内になるため、追い越し等のエラーが発生しない。この場合、出力クロックＲＣＬＫの固定周波数は１６２／２＝８１ＭＨｚとなる。
【００５７】
以上のように、実施の形態４のデイジーチェイン回路においては、制御回路４０が、クロック分周回路４１の分周比ｋを決定する。制御回路４０にて分周比を変更した場合は、再度分周後の出力固定周波数にて出力Ｈ測定回路２７の周波数測定を行い、実施の形態１と同様に図４にしたがってメモリ３１に対するライトアドレスとリードアドレスの制御を行う。この場合は、ディスプレイ装置１００−１から出力される信号（デイジーチェイン回路からの出力）は１／ｋ分周された固定クロックで再サンプリングされたデータが後段のディスプレイ装置に対して出力される。
【００５８】
以上のように、入力Ｈ測定回路２６と出力Ｈ測定回路２７のカウント結果の差に基づいて出力周波数の分周比ｋを変更することにより、メモリ３１に必要なメモリ容量を削減することができる。
【００５９】
なお、実施の形態４において、上記以外の点は、上記実施の形態１から３までの場合と同じである。
【００６０】
なお、上記実施の形態１〜４の説明においては、Ｒ，Ｇ，Ｂの各色の画像データは８ビットであるとして説明したが、本発明は８ビットの画像データに限定されるものではなく、７ビット以下、又は、９ビット以上の画像データについても適用することができる。
【００６１】
【発明の効果】
以上説明したように、本発明のデイジーチェイン回路は、入力クロックとは異なる出力クロックを生成し、この出力クロックを用いて入力画像データを再サンプリングして出力する。このため、本発明のデイジーチェイン回路、ディスプレイ装置、及びマルチディスプレイシステムによれば、クロックジッタ等のノイズを後段の装置に伝播することがなく、デイジーチェイン接続することができるディスプレイ装置の台数の制限を無くすることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るマルチディスプレイシステムの構成（及びディスプレイ装置の構成）を概略的に示すブロック図である。
【図２】実施の形態１に係るマルチディスプレイシステムが３行３列に並ぶ９台のディスプレイ装置により構成される場合の表示画面を示す図である。
【図３】実施の形態１に係るデイジーチェイン回路の構成を概略的に示すブロック図である。
【図４】実施の形態１に係るデイジーチェイン回路の動作を示すタイミングチャートである。
【図５】本発明の実施の形態２に係るマルチディスプレイシステムの構成（及びディスプレイ装置の構成）を概略的に示すブロック図である。
【図６】本発明の実施の形態３に係るデイジーチェイン回路の動作を示すタイミングチャートである。
【図７】本発明の実施の形態４に係るデイジーチェイン回路の構成を概略的に示すブロック図である。
【符号の説明】
１００−１，…，１００−ｐ ディスプレイ装置、 １１０−１，１１０−２，… ディスプレイ装置、 ２ ディジタル入力回路、 ３ アナログ／ディジタル変換回路（ＡＤ入力回路）、 ４ セレクタ回路、 ５ 画素変換回路、 ６ ディスプレイ部、 ７ デイジーチェイン回路、 ８ ディジタル出力回路、 ９ ビデオ入力回路、 １０ マトリクススイッチ回路、 ２５ 水平・垂直同期信号生成回路（Ｈ，Ｖ生成回路）、 ２６ 入力水平同期信号測定回路（入力Ｈ測定回路）、 ２７ 出力水平同期信号測定回路（出力Ｈ測定回路）、 ２８，４０ 制御回路、 ２９ ライトアドレス生成回路、 ３０ リードアドレス生成回路、 ３１ メモリ、 ３２ 出力固定クロック発振回路、 ４１ クロック分周回路、 ＶＳＹＮＣ 垂直同期信号、 ＨＳＹＮＣ 水平同期信号、 ＷＣＬＫ 入力クロック、 ＲＣＬＫ 出力クロック、 ＤＥＮ データイネーブル信号、 ＤＡＴＡ 画像データ。
Claims (19)
- 垂直同期信号、水平同期信号、入力クロック、及び画像データが入力されるデイジーチェイン回路であって、
記憶手段と、
入力された画像データを前記入力クロックに同期して前記記憶手段に記憶させる書き込み手段と、
出力クロックを生成するクロック生成手段と、
入力された水平同期信号及び垂直同期信号から前記出力クロックを使って出力用の水平同期信号及び垂直同期信号を生成する同期信号生成手段と、
前記出力クロックに同期して前記記憶手段から画像データを読み出す読み出し手段と、
前記書き込み手段及び前記読み出し手段の動作を制御する制御手段と
を有し、
前記同期信号生成手段で生成された垂直同期信号及び水平同期信号、前記出力クロック、及び前記記憶手段から読み出された画像データを出力する
ことを特徴とするデイジーチェイン回路。 - 前記制御手段が、前記記憶手段から読み出された画像データの有効期間を示すデータイネーブル信号を出力することを特徴とする請求項１に記載のデイジーチェイン回路。
- 入力された水平同期信号の１周期を前記入力クロックでカウントした値ｎを測定する第１の測定手段と、
入力された水平同期信号の１周期を前記出力クロックでカウントした値ｍ（ｍ＞ｎ）を測定する第２の測定手段と
を有し、
入力された水平同期信号の１周期の開始時点から前記第２の測定手段がｍ−ｎカウントしたときに、水平同期信号の１周期の画像データの前記記憶手段からの出力を開始するように、前記制御手段が、前記読み出し手段を制御する
ことを特徴とする請求項１又は２のいずれかに記載のデイジーチェイン回路。 - 前記記憶手段へのデータの書き込み及び読み出しがアドレス巡回方式で行われるように、前記制御手段が、前記書き込み手段及び前記読み出し手段を制御することを特徴とする請求項１から３までのいずれかに記載のデイジーチェイン回路。
- 前記記憶手段へのデータの書き込みを画像データの有効期間のみ行うように、前記制御手段が、前記書き込み手段を制御することを特徴とする請求項１から４までのいずれかに記載のデイジーチェイン回路。
- 前記クロック生成手段が、固定クロックを生成する固定クロック生成手段と、前記固定クロックの周波数を分周して前記出力クロックを生成する分周手段とを有し、
前記制御手段が、前記入力クロックの周波数及び前記固定クロック生成手段が生成する固定クロックの周波数に応じて、前記分周手段の分周比を設定する
ことを特徴とする請求項１から５までのいずれかに記載のデイジーチェイン回路。 - 垂直同期信号、水平同期信号、入力クロック、及び画像データを含む入力信号が入力され、前記入力信号に基づく画像を表示するディスプレイ部と、
前記入力信号が入力され、垂直同期信号、水平同期信号、出力クロック、及び画像データを後段のディスプレイ装置の入力信号として出力するデイジーチェイン回路と
を有するディスプレイ装置であって、
前記デイジーチェイン回路が、前記請求項１から６までのいずれかに記載のデイジーチェイン回路であることを特徴とするディスプレイ装置。 - 前記ディスプレイ部に入力される画像データの全部又は一部の解像度を変換する画素変換手段を有することを特徴とする請求項７に記載のディスプレイ装置。
- 入力される画像データがディジタル信号として入力される場合に、入力されるディジタル信号を受信し、前記画素変換手段及び前記デイジーチェイン回路に出力するディジタル入力手段を有することを特徴とする請求項８に記載のディスプレイ装置。
- 入力される画像データがディジタル信号として入力される場合に、入力されるディジタル信号を受信するディジタル入力手段と、
他の複数の映像信号を受信してディジタル信号を出力する複数の映像入力手段と、
前記ディジタル入力手段の出力及び前記複数の映像入力手段の出力のうちのいずれかを前記画素変換手段に出力すると共に、前記ディジタル入力手段の出力及び前記複数の映像入力手段の出力のうちのいずれかを前記デイジーチェイン回路に出力するスイッチ手段と
を有することを特徴とする請求項８に記載のディスプレイ装置。 - 直列に接続された第１段から第ｐ（ｐは２以上の整数）段までのディスプレイ装置を有するマルチディスプレイシステムであって、
前記第１段から第ｐ段までのディスプレイ装置のそれぞれが、
垂直同期信号、水平同期信号、入力クロック、及び画像データを含む入力信号が入力され、前記入力信号に基づく画像を表示するディスプレイ部と、
前記入力信号が入力され、垂直同期信号、水平同期信号、出力クロック、及び画像データを後段のディスプレイ装置用の入力信号として出力するデイジーチェイン回路と
を有し、
前記デイジーチェイン回路が、前記請求項１から６までのいずれかに記載のデイジーチェイン回路である
ことを特徴とするマルチディスプレイシステム。 - 前記第１段から第ｐ段までのディスプレイ装置のそれぞれが、前記ディスプレイ部に入力される画像データの全部又は一部の解像度を変換する画素変換手段を有することを特徴とする請求項１１に記載のマルチディスプレイシステム。
- 前記第１段から第ｐ段までのディスプレイ装置のそれぞれが、入力される画像データがディジタル信号として入力される場合に、入力されるディジタル信号を受信し、前記画素変換手段及び前記デイジーチェイン回路に出力するディジタル入力手段を有することを特徴とする請求項１２に記載のマルチディスプレイシステム。
- 前記第１段から第ｐ段までのディスプレイ装置のそれぞれが、
入力される画像データがディジタル信号として入力される場合に、入力されるディジタル信号を受信するディジタル入力手段と、
他の複数の映像信号を受信してディジタル信号を出力する複数の映像入力手段と、
前記ディジタル入力手段の出力及び前記複数の映像入力手段の出力のうちのいずれかを前記画素変換手段に出力すると共に、前記ディジタル入力手段の出力及び前記複数の映像入力手段の出力のうちのいずれかを前記デイジーチェイン回路に出力するスイッチ手段と
を有することを特徴とする請求項１２に記載のマルチディスプレイシステム。 - 直列に接続された第１段から第ｐ（ｐは２以上の整数）段までのディスプレイ装置を有するマルチディスプレイシステムであって、
前記第１段から第ｐ段までのディスプレイ装置のそれぞれが、垂直同期信号、水平同期信号、入力クロック、及び画像データを含む入力信号が入力され、前記入力信号に基づく画像を表示するディスプレイ部を有し、
前記第１段から第（ｐ−１）段までのディスプレイ装置のそれぞれが、前記入力信号が入力され、垂直同期信号、水平同期信号、出力クロック、及び画像データを後段のディスプレイ装置用の入力信号として出力するデイジーチェイン回路を有し、
前記デイジーチェイン回路が、前記請求項１から６までのいずれかに記載のデイジーチェイン回路である
ことを特徴とするマルチディスプレイシステム。 - 前記第１段から第ｐ段までのディスプレイ装置のそれぞれが、前記ディスプレイ部に入力される画像データの全部又は一部の解像度を変換する画素変換手段を有することを特徴とする請求項１５に記載のマルチディスプレイシステム。
- 前記第１段から第ｐ段までのディスプレイ装置のそれぞれが、入力される画像データがディジタル信号として入力される場合に、入力されるディジタル信号を受信し、前記画素変換手段及び前記デイジーチェイン回路に出力するディジタル入力手段を有することを特徴とする請求項１６に記載のマルチディスプレイシステム。
- 前記第１段のディスプレイ装置が、入力される画像データがアナログ信号として入力される場合に、入力されるアナログ信号を受信してディジタル信号に変換し、前記画素変換手段及び前記デイジーチェイン回路に出力するアナログ／ディジタル変換手段を有し、
前記第２段から第（ｐ−１）段までのディスプレイ装置のそれぞれが、入力される画像データがディジタル信号として入力される場合に、入力されるディジタル信号を受信し、前記画素変換手段及び前記デイジーチェイン回路に出力するディジタル入力手段を有し、
前記第ｐ段のディスプレイ装置が、入力される画像データがディジタル信号として入力される場合に、入力されるディジタル信号を受信し、前記画素変換手段に出力するディジタル入力手段を有する
ことを特徴とする請求項１６に記載のマルチディスプレイシステム。 - 前記第１段から第ｐ段までのディスプレイ装置のそれぞれが、
入力される画像データがディジタル信号として入力される場合に、入力されるディジタル信号を受信するディジタル入力手段と、
他の複数の映像信号を受信してディジタル信号を出力する複数の映像入力手段と、
前記ディジタル入力手段の出力及び前記複数の映像入力手段の出力のうちのいずれかを前記画素変換手段に出力すると共に、前記ディジタル入力手段の出力及び前記複数の映像入力手段の出力のうちのいずれかを前記デイジーチェイン回路に出力するスイッチ手段と
を有することを特徴とする請求項１６に記載のマルチディスプレイシステム。
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