JP4759808B2 - ゲインコントロール回路およびそれを用いた表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、映像信号のゲインを制御するゲインコントロール回路およびそれを用いた表示装置に関するものである。
【０００２】
【従来の技術】
たとえば、プラズマディスプレイパネルや液晶ディスプレイ等を用いた表示装置においては、たとえば入力映像信号からＲ，Ｇ，Ｂの３原色信号が復元された後、アナログ信号をデジタル信号に変換して、入力信号と表示装置の縦横の画素数は異なる場合があることからその調整、変換を行う、いわゆるスキャンコンバート処理を行い、さらに必要に応じてコントラスト、ブライト、ホワイトバランス、ガンマ（γ）調整等を行った後、ドライバ回路によりパネルを駆動して、入力映像信号に応じた画像を表示する。
【０００３】
上述の一連の処理の中で、γ補正を行うゲインコントロール回路は、図７に示すように、画像用のガンマルックアップテーブルを記憶したＲＯＭ１，２，３を含んでおり、これらＲＯＭ１，２，３の出力側に、たとえば周波数３０ＭＨｚのマスタクロックＭＣＬＫでリアルタイムに動作する乗算器４，５，６が配置されている。
また、図７に示すレシーバ７は、図示しないマイクロコンピュータから供給されるゲインコントロール用シリアルデータＤＡＴを受けて、パラレルデータに変換して８ビットのＲ，Ｇ，Ｂ用デジタルゲインデータＲ−gain，Ｇ−gain，Ｂ−gainを生成して、各乗算器４，５，６にそれぞれ供給する。
【０００４】
このような構成を有するゲインコントロール回路では、前段の図示しないスキャンコンバータによる入力デジタルＲ信号Ｒ−ｉｎ、デジタルＧ信号Ｇ−ｉｎ、およびデジタルＢ信号Ｂ−ｉｎに応じてＲＯＭ１〜３の補正データＳ１〜Ｓ３が読み出される。
このＲＯＭ１〜３による補正データＳ１〜Ｓ３とマイクロコンピュータから供給され、レシーバ７で生成された、たとえば０〜２５５の解像度に合わせた８ビットのデジタルゲインデータＲ−gain，Ｇ−gain，Ｂ−gainが各乗算器４，５，６にそれぞれ供給される。
そして、各乗算器４，５，６において、マスタクロック（３０ＭＨｚ）に同期して、補正データＳ１〜Ｓ３とデジタルゲインデータＲ−gain，Ｇ−gain，Ｂ−gainが乗算されてゲインがコントロールされたデジタルＲ信号Ｒ−out 、デジタルＧ信号Ｇ−out 、およびデジタルＢ信号Ｂ−out が得られる。
【０００５】
【発明が解決しようとする課題】
ところが、上述したゲインコントロール回路では、解像度が上がり、マスタクロックの周波数がさらに高速、たとえば４０ＭＨｚになった場合、乗算器４〜６の動作速度が追いつかず、エラーが発生するという不利益があった。
【０００６】
これを解決するために、さらに高速の乗算器を用いることも考えられるが、これではコストの増加を招き、消費電力も増えるという不利益がある。
【０００７】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、コストの増加、消費電力の増加を招くことなく、高速なクロックでも誤動作が発生することがないゲインコントロール回路およびそれを用いた表示装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明のゲインコントロール回路は、アドレスに応じて補正データで重み付けされたゲイン値データを記憶し、ライトイネーブル信号をアクティブで受けているときは、供給されるアドレスデータおよび補正データで重み付けされたゲイン値データに基づいて記憶すべきゲインデータを書き込み、ライトイネーブル信号を非アクティブで受けているときは、記憶されているゲインデータのうち入力されるアドレス信号に応じたゲインデータを出力する記憶手段と、ゲインデータ書き換え指令に応答して制御手段から供給される重み付けされていないゲインデータを受けると、ライトイネーブル信号をアクティブで上記記憶手段に出力し、受けた映像信号の所定のタイミングでトリガ信号を出力する受信手段と、トリガ信号を受けて、上記アドレスデータを生成するアドレス生成手段と、上記アドレス生成手段によるアドレスデータ、および設定データに基づいて重み付け用補正データを生成する補正データ生成手段と、上記補正データ生成手段で生成された補正データと、上記受信手段で受信されたゲインデータとを所定周波数のマスタクロック信号により周波数の低い動作クロックに同期して乗算することにより重み付けして上記記憶手段に供給するゲイン値データ生成手段と、上記ライトイネーブル信号がアクティブのときは、アドレス生成手段で生成されたアドレスデータを当該記憶手段に供給し、上記ライトイネーブル信号が非アクティブのときは、所定のデジタル映像信号を上記アドレス信号として上記記憶手段に供給する供給手段と、上記マスタクロック信号を分周し、上記アドレス生成手段、補正データ生成手段、およびゲイン値データ生成手段のうち、少なくともゲイン値データ生成手段に上記動作クロックとして供給する分周回路と、を有し、上記記憶手段は、所定周波数のマスタクロック信号に同期して、上記ゲインデータの書き込みおよび読み出しを行い、上記アドレス生成手段、補正データ生成手段、およびゲイン値データ生成手段のうち、少なくともゲイン値データ生成手段は、上記分周回路による上記動作クロックに同期して上記乗算を行う。
【０００９】
また、本発明は、入力映像信号に応じた画像を、所定の表示部に表示する表示装置であって、アドレスに応じて補正データで重み付けされたゲイン値データを記憶し、ライトイネーブル信号をアクティブで受けているときは、供給されるアドレスデータおよび補正データで重み付けされたゲイン値データに基づいて記憶すべきゲインデータを書き込み、ライトイネーブル信号を非アクティブで受けているときは、記憶されているゲインデータのうち入力されるアドレス信号に応じたゲインデータを上記表示部に出力する記憶手段と、上記ゲインデータ書き込み指令を受けると、上記補正データで重み付けされていないゲインデータを生成する制御手段と、ゲインデータ書き換え指令に応答して制御手段から供給される上記重み付けされていないゲインデータを受けると、ライトイネーブル信号をアクティブで上記記憶手段に出力し、受けた映像信号の所定のタイミングでトリガ信号を出力する受信手段と、トリガ信号を受けて、上記アドレスデータを生成するアドレス生成手段と、上記アドレス生成手段によるアドレスデータ、および設定データに基づいて重み付け用補正データを生成する補正データ生成手段と、上記補正データ生成手段で生成された補正データと、上記受信手段で受信されたゲインデータとを所定周波数のマスタクロック信号により周波数の低い動作クロックに同期して乗算することにより重み付けして上記記憶手段に供給するゲイン値データ生成手段と、上記ライトイネーブル信号がアクティブのときは、アドレス生成手段で生成されたアドレスデータを当該記憶手段に供給し、上記ライトイネーブル信号が非アクティブのときは、所定のデジタル映像信号を上記アドレス信号として上記記憶手段に供給する供給手段と、上記マスタクロック信号を分周し、上記アドレス生成手段、補正データ生成手段、およびゲイン値データ生成手段のうち、少なくともゲイン値データ生成手段に上記動作クロックとして供給する分周回路と、を有し、上記記憶手段は、所定周波数のマスタクロック信号に同期して、上記ゲインデータの書き込みおよび読み出しを行い、上記アドレス生成手段、補正データ生成手段、およびゲイン値データ生成手段のうち、少なくともゲイン値データ生成手段は、上記分周回路による上記動作クロックに同期して上記乗算を行う。
【００１０】
また、本発明では、上記受信手段は、映像信号の垂直帰線信号に同期して上記トリガ信号を出力する。
【００１２】
また、本発明では、上記補正データ生成手段は、設定データを所定アドレスに記憶する第２の記憶手段を含み、上記アドレス生成手段で生成されたアドレスデータに応じた設定データを補正データとして出力し、上記ゲイン値データ生成手段は、上記補正データ生成手段で生成された補正データとゲインデータを乗算する乗算器を含み、上記分周回路による動作クロックは少なくとも補正データ生成手段の記憶手段および上記ゲイン値データ生成手段の乗算器に供給される。
【００１３】
また、本発明では、上記第２の記憶手段の設定データは外部から設定可能である。
【００１４】
また、本発明では、上記記憶手段は、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）それぞれに対応して設けられた３つの記憶回路を含み、上記デジタル映像信号は、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）を含み、上記供給手段は、上記ライトイネーブル信号がアクティブのときは、アドレス生成手段で生成された上記アドレスデータを、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）それぞれに対応した記憶回路に供給し、上記ライトイネーブル信号が非アクティブのときは、上記デジタル映像信号の原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）を上記アドレス信号として、それぞれに対応した記憶回路に供給する。
【００１５】
本発明によれば、受信手段に、重み付けされていないゲインデータが入力されると、ライトイネーブル信号がアクティブで記憶手段に出力され、また、たとえば垂直帰線信号に同期してトリガ信号がアドレス生成手段に出力される。
アドレス生成手段では、アドレスデータが生成され、このアドレスデータ、および設定データに基づいて補正データ生成手段で補正データが生成され、ゲイン値データ生成手段に供給される。
ゲイン値データ生成手段では、補正データで受信手段で受信されたゲインデータが重み付けされてゲイン値データとして記憶手段に供給される。
このときは、供給手段によりアドレス生成手段によるアドレスデータが記憶手段に供給され、記憶手段において、供給されるアドレスデータおよび補正データで重み付けされたゲイン値データに基づいて記憶すべきゲイン値データが書き込まれる。
一方、ライトイネーブル信号が非アクティブのときは、記憶手段は書き込み禁止となる。
そして、所定のデジタル映像信号がアドレス信号として記憶手段に供給される。これにより、記憶されているゲイン値データのうち入力されるアドレス信号に応じたゲインデータが出力される。
【００１６】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態について説明する。
【００１７】
図１は、本発明に係るゲインコントロール回路を用いた表示装置の一実施形態を示すブロック図である。
【００１８】
この表示装置１００は、図１に示すように、映像信号供給装置１０１、カラーデコーダ１０２、スキャンコンバータ１０３、ゲインコントロール回路１０４、ドライバ１０５、プラズマディスプレイパネル（ＰＤＰ）１０６、および制御回路としてのマイクロコンピュータ（マイコン）１０７により構成されている。
【００１９】
映像信号供給装置１０１は、たとえば外部からのスタート信号等を受けると、プラズマディスプレイパネル１０６に表示すべきアナログ映像信号Ｓ１０１をカラーデコーダ１０２に供給する。
【００２０】
カラーデコーダ１０２は、複合カラー信号である映像信号供給装置１０１による映像信号Ｓ１０１からＲ，Ｇ，Ｂの３原色信号を復調し、信号Ｓ１０２として、スキャンコンバータ１０３に供給する。
【００２１】
スキャンコンバータ１０３は、たとえば図示しないＲ，Ｇ，Ｂ対応のアナログ／デジタル（Ａ／Ｄ）変換器、およびラインバッファを含み、復調された入力信号Ｓ１０２、すなわちＲ，Ｇ，Ｂ信号をＡ／Ｄ変換し、Ｒ，Ｇ，Ｂデジタル信号を所定のクロックでラインバッファに書き込み、次に、書き込まれたデータを書き込み用クロックの周波数と異なる周波数のクロックに同期させて読み出して、プラズマディスプレイパネル１０６の縦横の画素数に合わせた映像信号Ｓ１０３を生成してゲインコントロール回路１０４に供給する。
【００２２】
ゲインコントロール回路１０４は、たとえばＲＡＭを有するγ補正回路を含み、マイクロコンピュータ１０７による制御信号Ｓ１０７をたとえばハイレベルで入力し、かつＲ，Ｇ，Ｂ用の補正データで重み付けされたゲインデータであるシリアルデータＤＴ１０７を受けているときは、受信データに基づいてマスタクロックＭＣＬＫを４分周した１０ＭＨｚクロックに同期して、ＲＯＭの記憶データによりγ補正用アドレスデータを生成するともに、このγ補正用データに基づいてゲイン値データを生成して、ＲＡＭのルックアップテーブルデータを書き換えるようにしたことにある。
また、制御信号Ｓ１０７をローレベルで受けているときは、スキャンコンバータ１０３によるデジタルＲ，Ｇ，Ｂ信号Ｓ１０３に対してγ補正およびゲインコントロールを行って信号Ｓ１０４（−Ｒ，−Ｇ，−Ｂ）としてドライバ１０５に供給する。
この場合、ドライバ１０５によりプラズマディスプレイパネル１０６が駆動されて画像が表示される。
【００２３】
図２は、本実施形態に係るゲインコントロール回路１０４の構成例を示す回路図である。
図２に示すように、ゲインコントロール回路１０４は、デジタルＲ信号（Ｓ１０３−Ｒ）用ＲＡＭ１０４１、デジタルＧ信号（Ｓ１０３−Ｇ）用ＲＡＭ１０４２、およびデジタルＢ信号（Ｓ１０３−Ｂ）用ＲＡＭ１０４３、レシーバ１０４４、１／４分周回路１０４５、アドレス生成手段としてのカウンタ１０４６、γ補正データ生成手段としてのＲＯＭ１０４７、ゲイン値データ生成手段としての乗算器１０４８、およびスイッチ回路１０４９，１０５０，１０５１を有している。
【００２４】
ＲＡＭ１０４１は、画像用のガンマルックアップテーブルを記憶可能で、データ入力端子Ｔｄａｔａが乗算器１０４８のゲイン値データ信号Ｓ１０４８の出力ラインに接続され、アドレス入力端子Ｔａｄｒがスイッチ回路１０４９の出力端子ｃに接続され、ライトイネーブル端子Ｔｗｅがレシーバ１０４４のＲ信号用ライトイネーブル信号Ｒ−ｗｅの出力ラインに接続され、クロック端子ｃｌｋが周波数４０ＭＨｚのマスタクロックＭＣＬＫの供給ラインに接続されている。
そして、ＲＡＭ１０４１は、レシーバ１０４４によるライトイネーブル信号Ｒ−ｗｅをアクティブで入力し、スイッチ回路１０４９を介してカウンタ１０４６の出力信号であるアドレス信号Ｓ１０４６をアドレスデータとしてアドレス入力端子Ｔａｄｒに入力し、入力アドレスに応じたゲインデータをデータ入力端子Ｔｄａｔａに入力すると、供給されるアドレスに応じたゲインデータを書き込む、換言すればガンマルックアップテーブルを新たに書き込むあるいは書き換える。
また、ＲＡＭ１０４１は、レシーバ１０４４によるライトイネーブル信号Ｒ−ｗｅを非アクティブで入力し、スイッチ回路１０４９を介してスキャンコンバータ１０３によるデジタルＲ信号Ｓ１０３−Ｒをアドレス入力端子Ｔａｄｒに入力し、そのアドレスに応じたデータを信号Ｓ１０４−Ｒとしてドライバ１０５に出力する。すなわち、このときは、ＲＡＭ１０４１は、記憶されたルックアップテーブルに基づいたγ補正およびゲインコントロールを行う。
【００２５】
ＲＡＭ１０４２は、画像用のガンマルックアップテーブルを記憶可能で、データ入力端子Ｔｄａｔａが乗算器１０４８のゲイン値データ信号Ｓ１０４８の出力ラインに接続され、アドレス入力端子Ｔａｄｒがスイッチ回路１０５０の出力端子ｃに接続され、ライトイネーブル端子Ｔｗｅがレシーバ１０４４のＧ信号用ライトイネーブル信号Ｇ−ｗｅの出力ラインに接続され、クロック端子ｃｌｋが周波数４０ＭＨｚのマスタクロックＭＣＬＫの供給ラインに接続されている。
そして、ＲＡＭ１０４２は、レシーバ１０４４によるライトイネーブル信号Ｇ−ｗｅをアクティブで入力し、スイッチ回路１０５０を介してカウンタ１０４６の出力信号であるアドレス信号Ｓ１０４６をアドレスデータとしてアドレス入力端子Ｔａｄｒに入力し、入力アドレスに応じたゲインデータをデータ入力端子Ｔｄａｔａに入力すると、供給されるアドレスに応じたゲインデータを書き込む、換言すればガンマルックアップテーブルを新たに書き込むあるいは書き換える。
また、ＲＡＭ１０４２は、レシーバ１０４４によるライトイネーブル信号Ｇ−ｗｅを非アクティブで入力し、スイッチ回路１０５０を介してスキャンコンバータ１０３によるデジタルＲ信号Ｓ１０３−Ｇをアドレス入力端子Ｔａｄｒに入力し、そのアドレスに応じたデータを信号Ｓ１０４−Ｇとしてドライバ１０５に出力する。すなわち、このときは、ＲＡＭ１０４２は、記憶されたルックアップテーブルに基づいたγ補正およびゲインコントロールを行う。
【００２６】
ＲＡＭ１０４３は、画像用のガンマルックアップテーブルを記憶可能で、データ入力端子Ｔｄａｔａが乗算器１０４８のゲイン値データ信号Ｓ１０４８の出力ラインに接続され、アドレス入力端子Ｔａｄｒがスイッチ回路１０５１の出力端子ｃに接続され、ライトイネーブル端子Ｔｗｅがレシーバ１０４４のＢ信号用ライトイネーブル信号Ｂ−ｗｅの出力ラインに接続され、クロック端子ｃｌｋが周波数４０ＭＨｚのマスタクロックＭＣＬＫの供給ラインに接続されている。
そして、ＲＡＭ１０４３は、レシーバ１０４４によるライトイネーブル信号Ｂ−ｗｅをアクティブで入力し、スイッチ回路１０５１を介してカウンタ１０４６の出力信号であるアドレス信号をアドレスデータとしてアドレス入力端子Ｔａｄｒに入力し、入力アドレスに応じたゲインデータをデータ入力端子Ｔｄａｔａに入力すると、供給されるアドレスに応じたゲインデータを書き込む、換言すればガンマルックアップテーブルを新たに書き込むあるいは書き換える。
また、ＲＡＭ１０４３は、レシーバ１０４４によるライトイネーブル信号Ｂ−ｗｅを非アクティブで入力し、スイッチ回路１０５１を介してスキャンコンバータ１０３によるデジタルＲ信号Ｓ１０３−Ｂをアドレス入力端子Ｔａｄｒに入力し、そのアドレスに応じたデータを信号Ｓ１０４−Ｂとしてドライバ１０５に出力する。すなわち、このときは、ＲＡＭ１０４３は、記憶されたルックアップテーブルに基づいたγ補正およびゲインコントロールを行う。
【００２７】
なお、通常画像信号を生成するためのＲＡＭに記憶されたルックアップテーブルデータは、たとえば図３に示すようなものである。
【００２８】
レシーバ１０４４は、マイクロコンピュータ１０７による制御信号Ｓ１０７をハイレベルで受け、かつＲ，Ｇ，Ｂ用のゲインデータであるシリアルデータＤＴ１０７ａを順次受けているときは、ＲＡＭのルックアップテーブルデータをゲインデータに基づいて書き換えるために、たとえばＲ，Ｇ，Ｂの順にライトイネーブル信号Ｒ−ｗｅ，Ｇ−ｗｅ，Ｂ−ｗｅをＲＡＭ１０４１，１０４２，１０４３にそれぞれ出力するとともに、トリガ信号ｔｇｒをカウンタ１０４６に出力し、さらに入力ゲインデータを乗算器１０４８に出力する。
【００２９】
図４は、レシーバ１０４４の要部の構成例を示す回路図である。
レシーバ１０４４は、図４に示すように、８ビットずつのＲ，Ｇ，Ｂシリアルデータを入力し１ビットずつシフトするシフトレジスタ２００１と、シフトレジスタ２００１に保持されたＲ，Ｇ，Ｂデータを保持し、保持データを乗算器１０４８に出力するラッチ２００２と、Ｒ，Ｇ，Ｂシリアルデータの入力を示すコントルールビットがセットされコントロールビット用レジスタ２００３と、Ｒ，Ｇ，Ｂのコントロールビットがそれぞれセットされ、かつ映像信号の垂直帰線信号Ｖ.BLKを受けると、パルス信号であるトリガ信号ｔｒｇをカウンタ１０４６に出力するトリガ信号生成回路２００４を有している。
【００３０】
分周回路１０４５は、周波数４０ＭＨｚのマスタクロックＭＣＬＫを１／４分周して、周波数１０ＭＨｚのクロック信号ＤＣＬＫを生成して、カウンタ１０４６、ＲＯＭ１０４７、および乗算器１０４８に動作クロックとして供給する。
【００３１】
カウンタ１０４６は、トリガ信号ｔｒｇを受けると８ビットの解像度に対応して０〜２５５までカウントし、各カウント値をアドレス信号Ｓ１０４６として、ＲＯＭ１０４７、およびスイッチ回路１０４９〜１０５１に出力する。
【００３２】
ＲＯＭ１０４７は、あらかじめ任意のガンマ（γ）値、たとえばγ＝２、あるいはγ＝２．２が所定のアドレス（たとえば０〜２５５）に記憶されており、カウンタ１０４６によるアドレス信号Ｓ１０４６に応じて記憶された設定データを重み付け用γ補正データとして生成し（読み出し）、信号Ｓ１０４７として乗算器１０４８に出力する。
【００３３】
乗算器１０４８は、ＲＯＭ１０４７によるγ補正データ信号Ｓ１０４７とレシーバ１０４４によるゲインデータとを乗算して、実際のアドレスに応じたゲイン値データを生成し、信号Ｓ１０４８としてＲＡＭ１０４１〜１０４３に出力する。
【００３４】
なお、ＲＯＭ１０４７および乗算器１０４８は、周波数３０ＭＨｚ以下のクロック信号でリアルタイムに動作するものである。
また、図５は、トリガ信号ｔｒｇ、カウンタ１０４６のアドレス信号Ｓ１０４６、およびゲイン値データ信号Ｓ１０４８との関係を示すタイミングチャートを示している。
【００３５】
スイッチ回路１０４９は、入力端子ａがカウンタ１０４６のアドレス信号Ｓ１０４６の出力ラインに接続され、入力端子ｂがスキャンコンバータ１０３のよるデジタルＲ信号Ｓ１０３−Ｒの入力ラインに接続され、出力端子ｃがＲＡＭ１０４１のアドレス入力端子Ｔａｄｒに接続されている。
そして、スイッチ回路１０４９は、レシーバ１０４４によるライトイネーブル信号Ｒ−ｗｅがアクティブの場合には出力端子ｃを入力端子ａに接続して、カウンタ１０４６のアドレス信号Ｓ１０４６をＲＡＭ１０４１に入力させ、ライトイネーブル信号Ｒ−ｗｅが非アクティブの場合には出力端子ｃを入力端子ｂに接続して、スキャンコンバータ１０３のよるデジタルＲ信号Ｓ１０３−ＲをＲＡＭ１０４１に入力させる。
【００３６】
スイッチ回路１０５０は、入力端子ａがカウンタ１０４６のアドレス信号Ｓ１０４６の出力ラインに接続され、入力端子ｂがスキャンコンバータ１０３のよるデジタルＧ信号Ｓ１０３−Ｇの入力ラインに接続され、出力端子ｃがＲＡＭ１０４２のアドレス入力端子Ｔａｄｒに接続されている。
そして、スイッチ回路１０５０は、レシーバ１０４４によるライトイネーブル信号Ｇ−ｗｅがアクティブの場合には出力端子ｃを入力端子ａに接続して、カウンタ１０４６のアドレス信号Ｓ１０４６をＲＡＭ１０４２に入力させ、ライトイネーブル信号Ｇ−ｗｅが非アクティブの場合には出力端子ｃを入力端子ｂに接続して、スキャンコンバータ１０３のよるデジタルＧ信号Ｓ１０３−ＧをＲＡＭ１０４２に入力させる。
【００３７】
スイッチ回路１０５１は、入力端子ａがカウンタ１０４６のアドレス信号Ｓ１０４６の出力ラインに接続され、入力端子ｂがスキャンコンバータ１０３のよるデジタルＢ信号Ｓ１０３−Ｂの入力ラインに接続され、出力端子ｃがＲＡＭ１０４３のアドレス入力端子Ｔａｄｒに接続されている。
そして、スイッチ回路１０５１は、レシーバ１０４４によるライトイネーブル信号Ｂ−ｗｅがアクティブの場合には出力端子ｃを入力端子ａに接続して、カウンタ１０４６のアドレス信号Ｓ１０４６をＲＡＭ１０４３に入力させ、ライトイネーブル信号Ｂ−ｗｅが非アクティブの場合には出力端子ｃを入力端子ｂに接続して、スキャンコンバータ１０３のよるデジタルＢ信号Ｓ１０３−ＢをＲＡＭ１０４３に入力させる。
【００３８】
マイクロコンピュータ１０７は、たとえばゲインデータ書き換え指令ＣＭＤを受けると、ゲインコントロール回路１０４に対して制御信号Ｓ１０７をたとえばハイレベルに出力し、かつ指定されたＲ，Ｇ，Ｂ用のアドレスおよびγ補正データで重み付け処理等してこれに対応するゲインデータを生成して、シリアルデータＤ１０７として出力して、ゲインコントロール回路１０４のＲＡＭデータを書き換えさせる。
【００３９】
次に、上記構成による動作を説明する。
【００４０】
たとえばゲインデータ書き換え指令ＣＭＤが発せられると、マイクロコンピュータ１０７では、ゲインコントロール回路１０４に対して制御信号Ｓ１０７がハイレベルで出力され、かつ指定されたＲ，Ｇ，Ｂ用のゲインデータがシリアルデータＤ１０７として出力される。
【００４１】
ゲインコントロール回路１０４においては、Ｒ，Ｇ，Ｂ用のゲインデータが順次、レシーバ１０４４に入力される。
レシーバ１０４４では、Ｒ，Ｇ，Ｂ用ラインイネーブル信号Ｒ−ｗｅ、Ｇ−ｗｅ、Ｂ−ｗｅが順次アクティブで生成され、ＲＡＭ１０４１，１０４２，１０４３に供給される。
また、ゲインデータがラッチ２００２にラッチされて、乗算器１０４８に出力され、また垂直帰線信号Ｖ.BLKに同期してＲ，Ｇ，Ｂのそれぞれ対応したトリガ信号ｔｒｇが生成されカウンタ１０４６に出力される。
【００４２】
また、分周回路１０４５において、周波数４０ＭＨｚのマスタクロックＭＣＬＫが１／４分周されて、周波数１０ＭＨｚのクロック信号ＤＣＬＫが生成され、カウンタ１０４６、ＲＯＭ１０４７、および乗算器１０４８に動作クロックとして供給される。
【００４３】
カウンタ１０４６では、トリガ信号ｔｒｇを受けると８ビットの解像度に対応して０〜２５５までのカウントが行われ、各カウント値がアドレス信号Ｓ１０４６として、ＲＯＭ１０４７、およびスイッチ回路１０４９〜１０５１に出力される。
【００４４】
ＲＯＭ１０４７では、カウンタ１０４６によるアドレス信号Ｓ１０４６がに応じて記憶された設定データを重み付け用γ補正データが生成され、信号Ｓ１０４７として乗算器１０４８に出力される。
乗算器１０４８においては、ＲＯＭ１０４７によるγ補正データ信号Ｓ１０４７とレシーバ１０４４によるゲインデータとが乗算されて、実際のアドレスに応じて重み付けされたゲイン値データが生成され、信号Ｓ１０４８としてＲＡＭ１０４１〜１０４３に出力される。
【００４５】
そして、ラインイネーブル信号Ｒ−ｗｅをアクティブで受けたスイッチ回路１０４９では、出力端子ｃが入力端子ａとの接続状態に保持される。
これにより、ラインイネーブル信号Ｒ−ｗｅをアクティブで受けたＲＡＭ１０４１において、スイッチ回路１０４９を介してカウンタ１０４６によるアドレス信号Ｓ１０４６がアドレス入力端子Ｔａｄｒに入力され、入力アドレスに応じたゲイン値データＳ１０４８がデータ入力端子Ｔｄａｔａに入力され、供給されるアドレスに応じたゲイン値データが書き込まれ、ガンマルックアップテーブルが新たに書き込まれ、あるいは書き換えられる。
【００４６】
次に、ラインイネーブル信号Ｇ−ｗｅをアクティブで受けたスイッチ回路１０５０では、出力端子ｃが入力端子ａとの接続状態に保持される。
これにより、ラインイネーブル信号Ｇ−ｗｅをアクティブで受けたＲＡＭ１０４２において、スイッチ回路１０５０を介してカウンタ１０４６によるアドレス信号Ｓ１０４６がアドレス入力端子Ｔａｄｒに入力され、入力アドレスに応じたゲイン値データＳ１０４８がデータ入力端子Ｔｄａｔａに入力され、供給されるアドレスに応じたゲインデータが書き込まれ、ガンマルックアップテーブルが新たに書き込まれ、あるいは書き換えられる。
【００４７】
次に、ラインイネーブル信号Ｂ−ｗｅをアクティブで受けたスイッチ回路１０５１では、出力端子ｃが入力端子ａとの接続状態に保持される。
これにより、ラインイネーブル信号Ｂ−ｗｅをアクティブで受けたＲＡＭ１０４３において、スイッチ回路１０５１を介してカウンタ１０４６によるアドレス信号Ｓ１０４６がアドレス入力端子Ｔａｄｒに入力され、入力アドレスに応じたゲイン値データＳ１０４８がデータ入力端子Ｔｄａｔａに入力され、供給されるアドレスに応じたゲインデータが書き込まれ、ガンマルックアップテーブルが新たに書き込まれ、あるいは書き換えられる。
【００４８】
以上のようにして、ＲＡＭ１０４１〜１０４３のγ補正用ルックアップテーブルデータが書き換えられる。
【００４９】
このような状態で、通常の画像表示を行う場合、映像信号供給装置１０１からアナログ映像信号Ｓ１０１のカラーデコーダ１０２への供給が開始される。
カラーデコーダ１０２では、複合カラー信号である映像信号Ｓ１０１からＲ，Ｇ，Ｂの３原色信号が復調され、Ｒ，Ｇ，Ｂ信号Ｓ１０２として、スキャンコンバータ１０３に供給される。
【００５０】
スキャンコンバータ１０３においては、カラーデコーダ１０２によるアナログＲ，Ｇ，Ｂ信号がそれぞれＡ／Ｄ変換され、変換後のデジタルＲ，Ｇ，Ｂ信号が所定のクロックでラインバッファに書き込まれる。
そして、スキャンコンバータ１０３では、書き込まれたデータが書き込み用クロックの周波数と異なる周波数のクロックに同期して読み出されて、プラズマディスプレイパネル１０６の縦横の画素数に合わせた映像信号であるデジタルＲ，Ｇ，Ｂ信号Ｓ１０３−Ｒ，Ｓ１０３−Ｇ，Ｓ１０３−Ｂが生成されてゲインコントロール回路１０４に供給される。
【００５１】
ゲインコントロール回路１０４では、このときはライトイネーブル信号Ｒ−ｗｅ，Ｇ−ｗｅ，Ｂ−ｗｅはそれぞれ非アクティブでスイッチ回路１０４９〜１０５１に供給されていることから、スイッチ回路１０４９〜１０５１の各出力端子ｃは入力端子ｂ側と接続状態に保持されている。
したがって、ゲインコントロール回路１０４のＲＡＭ１０４１では、レシーバ１０４４によるライトイネーブル信号Ｒ−ｗｅが非アクティブで入力され、スイッチ回路１０４９を介してスキャンコンバータ１０３によるデジタルＲ信号Ｓ１０３−Ｒがアドレス入力端子Ｔａｄｒに入力され、そのアドレスに応じたデータが信号Ｓ１０４−Ｒとしてドライバ１０５に出される。すなわち、このときは、ＲＡＭ１０４１は、記憶されたルックアップテーブルに基づいたγ補正およびゲインコントロールが行われる。
同様に、ＲＡＭ１０４２では、レシーバ１０４４によるライトイネーブル信号Ｇ−ｗｅが非アクティブで入力され、スイッチ回路１０５０を介してスキャンコンバータ１０３によるデジタルＧ信号Ｓ１０３−Ｇがアドレス入力端子Ｔａｄｒに入力され、そのアドレスに応じたデータが信号Ｓ１０４−Ｇとしてドライバ１０５に出される。
そして、ＲＡＭ１０４３では、レシーバ１０４４によるライトイネーブル信号Ｂ−ｗｅが非アクティブで入力され、スイッチ回路１０５１を介してスキャンコンバータ１０３によるデジタルＢ信号Ｓ１０３−Ｂがアドレス入力端子Ｔａｄｒに入力され、そのアドレスに応じたデータが信号Ｓ１０４−Ｂとしてドライバ１０５に出される。
【００５２】
このようにしてゲインコントロール回路１０４から出力された信号Ｓ１０４−Ｒ，Ｓ１０４−Ｇ，Ｓ１０４−Ｂはドライバ１０５に供給され、これにより、プラズマディスプレイパネル１０６が駆動されて入力映像信号に応じた画像が表示される。
【００５３】
以上説明したように、本実施形態によれば、マスタクロックＭＣＬＫを分周したクロックＤＣＬＫでカウンタ１０４６、ＲＯＭ１０４７および乗算器１０４８を動作させ、マイクロコンピュータ１０７によるシリアルゲインデータをラッチし、かつ垂直帰線信号Ｖ.BLKのたとえば立ち上がりでトリガ信号を出力して、カウンタ１０４６でカウント動作させてアドレス信号Ｓ１０４６を生成し、このアドレス信号Ｓ１０４６に応じたアドレスからＲＯＭ１０４７の設定データ（任意のガンマ値）を読み出しγ補正データを生成し、乗算器１０４８でこのγ補正データＳ１０４７とレシーバ１０４４にラッチしたゲインデータとを乗算させて重み付けした実際のゲイン値データＳ１０４８を生成し、Ｒ，Ｇ，Ｂのγ補正用ルックアップテーブルを４０ＭＨｚのマスタクロックＭＣＬＫに同期してゲイン値データＳ１０４８で書き換え可能で、また読み出しが可能なＲＡＭ１０４１〜１０４３を有するゲインコントロール回路１０４を設けたので、乗算器を用いても低速なものでよく、コストの増加、消費電力の増加を招くことなく、高速なクロックでも誤動作が発生することがない表示装置を実現できる利点がある。
また、γ補正データは任意の値に設定しておくことが可能であり、実用的な表示装置を実現することが可能である。
また、γ補正データで重み付けしたゲインデータをマイクロコンピュータですべて生成する場合にくらべて、本実施形態では、垂直帰線期間内に全てのデータを書き換えることができる。
その結果、ゲインコントロールする際の応答が速く、実用的なゲインコントロール回路を実現できる利点がある。
【００５４】
なお、上述した実施形態では、補正データ生成手段としてあらかじめ設定データが記憶されたＲＯＭを用いたが、本発明はこれに限定されるものではなく、たとえば図６に示すように、ＲＯＭの代わりに書き換え可能なＲＡＭ１０５２を用い、外部のマイコン１０５３からスイッチ回路１０５４を介してγ補正データを任意の値に設定するように構成することも可能である。
【００５５】
図６の構成では、ＲＡＭの設定データ、すなわちγ補正データを設定し直す場合には、スイッチ回路１０５４の出力端子ｃに接続される入力端子がｂからａに切り換えられる。
この状態で、マイコン１０５３からライトイネーブル信号がＲＡＭの端子ｗｅにアクティブで供給され、書き込みアドレス（たとえば０〜２５５）がスイッチ回路１０５４を介してＲＡＭ１０５２に供給される。
そして、新データがマイコン１０５３から供給されてγ補正データが再設定される。
【００５６】
図６のゲインコントロール回路１０４ａを採用することにより、さらに実用的な表示装置を実現できる利点がある。
【００５７】
【発明の効果】
以上説明したように、本発明によれば、コストの増加、消費電力の増加を招くことなく、高速なクロックでも誤動作の発生を防止することができる。
また、ゲインコントロールする際の応答が速く、また、補正データを任意の値に設定することができ、実用的なゲインコントロール回路を実現でき、ひいては実用的な表示装置を実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係るプラズマディスプレイパネルを用いた表示装置の第１の実施形態を示すブロック図である。
【図２】本発明に係るゲインコントロール回路の構成例を示す回路図である。
【図３】ＲＡＭに記憶されるデータ例を示す図である。
【図４】本発明に係るゲインコントロール回路のレシーバの要部構成を示す回路図である。
【図５】本実施形態に係るトリガ信号ｔｒｇ、カウンタのアドレス信号Ｓ１０４６、およびゲイン値データ信号Ｓ１０４８との関係を示すタイミングチャートである。
【図６】本発明に係るゲインコントロール回路の他の構成例を示す回路図である。
【図７】従来のゲインコントロール回路の構成例を示す回路図である。
【符号の説明】
１００…表示装置、１０１…映像信号供給装置、１０２…カラーデコーダ、１０３…スキャンコンバータ、１０４，１０４ａ…ゲインコントロール回路、１０５…ドライバ、１０６…プラズマディスプレイパネル（ＰＤＰ）、１０７…マイクロコンピュータ（マイコン）、１０４１，１０４２，１０４３…ＲＡＭ、１０４４…レシーバ、１０４５…１／４分周回路、１０４６…カウンタ、１０４７…ＲＯＭ、１０４８…乗算器、１０４９〜１０５１…スイッチ回路、１０５２…ＲＡＭ、１０５３…マイコン、１０５４…スイッチ回路。
【発明の属する技術分野】
本発明は、映像信号のゲインを制御するゲインコントロール回路およびそれを用いた表示装置に関するものである。
【０００２】
【従来の技術】
たとえば、プラズマディスプレイパネルや液晶ディスプレイ等を用いた表示装置においては、たとえば入力映像信号からＲ，Ｇ，Ｂの３原色信号が復元された後、アナログ信号をデジタル信号に変換して、入力信号と表示装置の縦横の画素数は異なる場合があることからその調整、変換を行う、いわゆるスキャンコンバート処理を行い、さらに必要に応じてコントラスト、ブライト、ホワイトバランス、ガンマ（γ）調整等を行った後、ドライバ回路によりパネルを駆動して、入力映像信号に応じた画像を表示する。
【０００３】
上述の一連の処理の中で、γ補正を行うゲインコントロール回路は、図７に示すように、画像用のガンマルックアップテーブルを記憶したＲＯＭ１，２，３を含んでおり、これらＲＯＭ１，２，３の出力側に、たとえば周波数３０ＭＨｚのマスタクロックＭＣＬＫでリアルタイムに動作する乗算器４，５，６が配置されている。
また、図７に示すレシーバ７は、図示しないマイクロコンピュータから供給されるゲインコントロール用シリアルデータＤＡＴを受けて、パラレルデータに変換して８ビットのＲ，Ｇ，Ｂ用デジタルゲインデータＲ−gain，Ｇ−gain，Ｂ−gainを生成して、各乗算器４，５，６にそれぞれ供給する。
【０００４】
このような構成を有するゲインコントロール回路では、前段の図示しないスキャンコンバータによる入力デジタルＲ信号Ｒ−ｉｎ、デジタルＧ信号Ｇ−ｉｎ、およびデジタルＢ信号Ｂ−ｉｎに応じてＲＯＭ１〜３の補正データＳ１〜Ｓ３が読み出される。
このＲＯＭ１〜３による補正データＳ１〜Ｓ３とマイクロコンピュータから供給され、レシーバ７で生成された、たとえば０〜２５５の解像度に合わせた８ビットのデジタルゲインデータＲ−gain，Ｇ−gain，Ｂ−gainが各乗算器４，５，６にそれぞれ供給される。
そして、各乗算器４，５，６において、マスタクロック（３０ＭＨｚ）に同期して、補正データＳ１〜Ｓ３とデジタルゲインデータＲ−gain，Ｇ−gain，Ｂ−gainが乗算されてゲインがコントロールされたデジタルＲ信号Ｒ−out 、デジタルＧ信号Ｇ−out 、およびデジタルＢ信号Ｂ−out が得られる。
【０００５】
【発明が解決しようとする課題】
ところが、上述したゲインコントロール回路では、解像度が上がり、マスタクロックの周波数がさらに高速、たとえば４０ＭＨｚになった場合、乗算器４〜６の動作速度が追いつかず、エラーが発生するという不利益があった。
【０００６】
これを解決するために、さらに高速の乗算器を用いることも考えられるが、これではコストの増加を招き、消費電力も増えるという不利益がある。
【０００７】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、コストの増加、消費電力の増加を招くことなく、高速なクロックでも誤動作が発生することがないゲインコントロール回路およびそれを用いた表示装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明のゲインコントロール回路は、アドレスに応じて補正データで重み付けされたゲイン値データを記憶し、ライトイネーブル信号をアクティブで受けているときは、供給されるアドレスデータおよび補正データで重み付けされたゲイン値データに基づいて記憶すべきゲインデータを書き込み、ライトイネーブル信号を非アクティブで受けているときは、記憶されているゲインデータのうち入力されるアドレス信号に応じたゲインデータを出力する記憶手段と、ゲインデータ書き換え指令に応答して制御手段から供給される重み付けされていないゲインデータを受けると、ライトイネーブル信号をアクティブで上記記憶手段に出力し、受けた映像信号の所定のタイミングでトリガ信号を出力する受信手段と、トリガ信号を受けて、上記アドレスデータを生成するアドレス生成手段と、上記アドレス生成手段によるアドレスデータ、および設定データに基づいて重み付け用補正データを生成する補正データ生成手段と、上記補正データ生成手段で生成された補正データと、上記受信手段で受信されたゲインデータとを所定周波数のマスタクロック信号により周波数の低い動作クロックに同期して乗算することにより重み付けして上記記憶手段に供給するゲイン値データ生成手段と、上記ライトイネーブル信号がアクティブのときは、アドレス生成手段で生成されたアドレスデータを当該記憶手段に供給し、上記ライトイネーブル信号が非アクティブのときは、所定のデジタル映像信号を上記アドレス信号として上記記憶手段に供給する供給手段と、上記マスタクロック信号を分周し、上記アドレス生成手段、補正データ生成手段、およびゲイン値データ生成手段のうち、少なくともゲイン値データ生成手段に上記動作クロックとして供給する分周回路と、を有し、上記記憶手段は、所定周波数のマスタクロック信号に同期して、上記ゲインデータの書き込みおよび読み出しを行い、上記アドレス生成手段、補正データ生成手段、およびゲイン値データ生成手段のうち、少なくともゲイン値データ生成手段は、上記分周回路による上記動作クロックに同期して上記乗算を行う。
【０００９】
また、本発明は、入力映像信号に応じた画像を、所定の表示部に表示する表示装置であって、アドレスに応じて補正データで重み付けされたゲイン値データを記憶し、ライトイネーブル信号をアクティブで受けているときは、供給されるアドレスデータおよび補正データで重み付けされたゲイン値データに基づいて記憶すべきゲインデータを書き込み、ライトイネーブル信号を非アクティブで受けているときは、記憶されているゲインデータのうち入力されるアドレス信号に応じたゲインデータを上記表示部に出力する記憶手段と、上記ゲインデータ書き込み指令を受けると、上記補正データで重み付けされていないゲインデータを生成する制御手段と、ゲインデータ書き換え指令に応答して制御手段から供給される上記重み付けされていないゲインデータを受けると、ライトイネーブル信号をアクティブで上記記憶手段に出力し、受けた映像信号の所定のタイミングでトリガ信号を出力する受信手段と、トリガ信号を受けて、上記アドレスデータを生成するアドレス生成手段と、上記アドレス生成手段によるアドレスデータ、および設定データに基づいて重み付け用補正データを生成する補正データ生成手段と、上記補正データ生成手段で生成された補正データと、上記受信手段で受信されたゲインデータとを所定周波数のマスタクロック信号により周波数の低い動作クロックに同期して乗算することにより重み付けして上記記憶手段に供給するゲイン値データ生成手段と、上記ライトイネーブル信号がアクティブのときは、アドレス生成手段で生成されたアドレスデータを当該記憶手段に供給し、上記ライトイネーブル信号が非アクティブのときは、所定のデジタル映像信号を上記アドレス信号として上記記憶手段に供給する供給手段と、上記マスタクロック信号を分周し、上記アドレス生成手段、補正データ生成手段、およびゲイン値データ生成手段のうち、少なくともゲイン値データ生成手段に上記動作クロックとして供給する分周回路と、を有し、上記記憶手段は、所定周波数のマスタクロック信号に同期して、上記ゲインデータの書き込みおよび読み出しを行い、上記アドレス生成手段、補正データ生成手段、およびゲイン値データ生成手段のうち、少なくともゲイン値データ生成手段は、上記分周回路による上記動作クロックに同期して上記乗算を行う。
【００１０】
また、本発明では、上記受信手段は、映像信号の垂直帰線信号に同期して上記トリガ信号を出力する。
【００１２】
また、本発明では、上記補正データ生成手段は、設定データを所定アドレスに記憶する第２の記憶手段を含み、上記アドレス生成手段で生成されたアドレスデータに応じた設定データを補正データとして出力し、上記ゲイン値データ生成手段は、上記補正データ生成手段で生成された補正データとゲインデータを乗算する乗算器を含み、上記分周回路による動作クロックは少なくとも補正データ生成手段の記憶手段および上記ゲイン値データ生成手段の乗算器に供給される。
【００１３】
また、本発明では、上記第２の記憶手段の設定データは外部から設定可能である。
【００１４】
また、本発明では、上記記憶手段は、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）それぞれに対応して設けられた３つの記憶回路を含み、上記デジタル映像信号は、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）を含み、上記供給手段は、上記ライトイネーブル信号がアクティブのときは、アドレス生成手段で生成された上記アドレスデータを、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）それぞれに対応した記憶回路に供給し、上記ライトイネーブル信号が非アクティブのときは、上記デジタル映像信号の原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）を上記アドレス信号として、それぞれに対応した記憶回路に供給する。
【００１５】
本発明によれば、受信手段に、重み付けされていないゲインデータが入力されると、ライトイネーブル信号がアクティブで記憶手段に出力され、また、たとえば垂直帰線信号に同期してトリガ信号がアドレス生成手段に出力される。
アドレス生成手段では、アドレスデータが生成され、このアドレスデータ、および設定データに基づいて補正データ生成手段で補正データが生成され、ゲイン値データ生成手段に供給される。
ゲイン値データ生成手段では、補正データで受信手段で受信されたゲインデータが重み付けされてゲイン値データとして記憶手段に供給される。
このときは、供給手段によりアドレス生成手段によるアドレスデータが記憶手段に供給され、記憶手段において、供給されるアドレスデータおよび補正データで重み付けされたゲイン値データに基づいて記憶すべきゲイン値データが書き込まれる。
一方、ライトイネーブル信号が非アクティブのときは、記憶手段は書き込み禁止となる。
そして、所定のデジタル映像信号がアドレス信号として記憶手段に供給される。これにより、記憶されているゲイン値データのうち入力されるアドレス信号に応じたゲインデータが出力される。
【００１６】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態について説明する。
【００１７】
図１は、本発明に係るゲインコントロール回路を用いた表示装置の一実施形態を示すブロック図である。
【００１８】
この表示装置１００は、図１に示すように、映像信号供給装置１０１、カラーデコーダ１０２、スキャンコンバータ１０３、ゲインコントロール回路１０４、ドライバ１０５、プラズマディスプレイパネル（ＰＤＰ）１０６、および制御回路としてのマイクロコンピュータ（マイコン）１０７により構成されている。
【００１９】
映像信号供給装置１０１は、たとえば外部からのスタート信号等を受けると、プラズマディスプレイパネル１０６に表示すべきアナログ映像信号Ｓ１０１をカラーデコーダ１０２に供給する。
【００２０】
カラーデコーダ１０２は、複合カラー信号である映像信号供給装置１０１による映像信号Ｓ１０１からＲ，Ｇ，Ｂの３原色信号を復調し、信号Ｓ１０２として、スキャンコンバータ１０３に供給する。
【００２１】
スキャンコンバータ１０３は、たとえば図示しないＲ，Ｇ，Ｂ対応のアナログ／デジタル（Ａ／Ｄ）変換器、およびラインバッファを含み、復調された入力信号Ｓ１０２、すなわちＲ，Ｇ，Ｂ信号をＡ／Ｄ変換し、Ｒ，Ｇ，Ｂデジタル信号を所定のクロックでラインバッファに書き込み、次に、書き込まれたデータを書き込み用クロックの周波数と異なる周波数のクロックに同期させて読み出して、プラズマディスプレイパネル１０６の縦横の画素数に合わせた映像信号Ｓ１０３を生成してゲインコントロール回路１０４に供給する。
【００２２】
ゲインコントロール回路１０４は、たとえばＲＡＭを有するγ補正回路を含み、マイクロコンピュータ１０７による制御信号Ｓ１０７をたとえばハイレベルで入力し、かつＲ，Ｇ，Ｂ用の補正データで重み付けされたゲインデータであるシリアルデータＤＴ１０７を受けているときは、受信データに基づいてマスタクロックＭＣＬＫを４分周した１０ＭＨｚクロックに同期して、ＲＯＭの記憶データによりγ補正用アドレスデータを生成するともに、このγ補正用データに基づいてゲイン値データを生成して、ＲＡＭのルックアップテーブルデータを書き換えるようにしたことにある。
また、制御信号Ｓ１０７をローレベルで受けているときは、スキャンコンバータ１０３によるデジタルＲ，Ｇ，Ｂ信号Ｓ１０３に対してγ補正およびゲインコントロールを行って信号Ｓ１０４（−Ｒ，−Ｇ，−Ｂ）としてドライバ１０５に供給する。
この場合、ドライバ１０５によりプラズマディスプレイパネル１０６が駆動されて画像が表示される。
【００２３】
図２は、本実施形態に係るゲインコントロール回路１０４の構成例を示す回路図である。
図２に示すように、ゲインコントロール回路１０４は、デジタルＲ信号（Ｓ１０３−Ｒ）用ＲＡＭ１０４１、デジタルＧ信号（Ｓ１０３−Ｇ）用ＲＡＭ１０４２、およびデジタルＢ信号（Ｓ１０３−Ｂ）用ＲＡＭ１０４３、レシーバ１０４４、１／４分周回路１０４５、アドレス生成手段としてのカウンタ１０４６、γ補正データ生成手段としてのＲＯＭ１０４７、ゲイン値データ生成手段としての乗算器１０４８、およびスイッチ回路１０４９，１０５０，１０５１を有している。
【００２４】
ＲＡＭ１０４１は、画像用のガンマルックアップテーブルを記憶可能で、データ入力端子Ｔｄａｔａが乗算器１０４８のゲイン値データ信号Ｓ１０４８の出力ラインに接続され、アドレス入力端子Ｔａｄｒがスイッチ回路１０４９の出力端子ｃに接続され、ライトイネーブル端子Ｔｗｅがレシーバ１０４４のＲ信号用ライトイネーブル信号Ｒ−ｗｅの出力ラインに接続され、クロック端子ｃｌｋが周波数４０ＭＨｚのマスタクロックＭＣＬＫの供給ラインに接続されている。
そして、ＲＡＭ１０４１は、レシーバ１０４４によるライトイネーブル信号Ｒ−ｗｅをアクティブで入力し、スイッチ回路１０４９を介してカウンタ１０４６の出力信号であるアドレス信号Ｓ１０４６をアドレスデータとしてアドレス入力端子Ｔａｄｒに入力し、入力アドレスに応じたゲインデータをデータ入力端子Ｔｄａｔａに入力すると、供給されるアドレスに応じたゲインデータを書き込む、換言すればガンマルックアップテーブルを新たに書き込むあるいは書き換える。
また、ＲＡＭ１０４１は、レシーバ１０４４によるライトイネーブル信号Ｒ−ｗｅを非アクティブで入力し、スイッチ回路１０４９を介してスキャンコンバータ１０３によるデジタルＲ信号Ｓ１０３−Ｒをアドレス入力端子Ｔａｄｒに入力し、そのアドレスに応じたデータを信号Ｓ１０４−Ｒとしてドライバ１０５に出力する。すなわち、このときは、ＲＡＭ１０４１は、記憶されたルックアップテーブルに基づいたγ補正およびゲインコントロールを行う。
【００２５】
ＲＡＭ１０４２は、画像用のガンマルックアップテーブルを記憶可能で、データ入力端子Ｔｄａｔａが乗算器１０４８のゲイン値データ信号Ｓ１０４８の出力ラインに接続され、アドレス入力端子Ｔａｄｒがスイッチ回路１０５０の出力端子ｃに接続され、ライトイネーブル端子Ｔｗｅがレシーバ１０４４のＧ信号用ライトイネーブル信号Ｇ−ｗｅの出力ラインに接続され、クロック端子ｃｌｋが周波数４０ＭＨｚのマスタクロックＭＣＬＫの供給ラインに接続されている。
そして、ＲＡＭ１０４２は、レシーバ１０４４によるライトイネーブル信号Ｇ−ｗｅをアクティブで入力し、スイッチ回路１０５０を介してカウンタ１０４６の出力信号であるアドレス信号Ｓ１０４６をアドレスデータとしてアドレス入力端子Ｔａｄｒに入力し、入力アドレスに応じたゲインデータをデータ入力端子Ｔｄａｔａに入力すると、供給されるアドレスに応じたゲインデータを書き込む、換言すればガンマルックアップテーブルを新たに書き込むあるいは書き換える。
また、ＲＡＭ１０４２は、レシーバ１０４４によるライトイネーブル信号Ｇ−ｗｅを非アクティブで入力し、スイッチ回路１０５０を介してスキャンコンバータ１０３によるデジタルＲ信号Ｓ１０３−Ｇをアドレス入力端子Ｔａｄｒに入力し、そのアドレスに応じたデータを信号Ｓ１０４−Ｇとしてドライバ１０５に出力する。すなわち、このときは、ＲＡＭ１０４２は、記憶されたルックアップテーブルに基づいたγ補正およびゲインコントロールを行う。
【００２６】
ＲＡＭ１０４３は、画像用のガンマルックアップテーブルを記憶可能で、データ入力端子Ｔｄａｔａが乗算器１０４８のゲイン値データ信号Ｓ１０４８の出力ラインに接続され、アドレス入力端子Ｔａｄｒがスイッチ回路１０５１の出力端子ｃに接続され、ライトイネーブル端子Ｔｗｅがレシーバ１０４４のＢ信号用ライトイネーブル信号Ｂ−ｗｅの出力ラインに接続され、クロック端子ｃｌｋが周波数４０ＭＨｚのマスタクロックＭＣＬＫの供給ラインに接続されている。
そして、ＲＡＭ１０４３は、レシーバ１０４４によるライトイネーブル信号Ｂ−ｗｅをアクティブで入力し、スイッチ回路１０５１を介してカウンタ１０４６の出力信号であるアドレス信号をアドレスデータとしてアドレス入力端子Ｔａｄｒに入力し、入力アドレスに応じたゲインデータをデータ入力端子Ｔｄａｔａに入力すると、供給されるアドレスに応じたゲインデータを書き込む、換言すればガンマルックアップテーブルを新たに書き込むあるいは書き換える。
また、ＲＡＭ１０４３は、レシーバ１０４４によるライトイネーブル信号Ｂ−ｗｅを非アクティブで入力し、スイッチ回路１０５１を介してスキャンコンバータ１０３によるデジタルＲ信号Ｓ１０３−Ｂをアドレス入力端子Ｔａｄｒに入力し、そのアドレスに応じたデータを信号Ｓ１０４−Ｂとしてドライバ１０５に出力する。すなわち、このときは、ＲＡＭ１０４３は、記憶されたルックアップテーブルに基づいたγ補正およびゲインコントロールを行う。
【００２７】
なお、通常画像信号を生成するためのＲＡＭに記憶されたルックアップテーブルデータは、たとえば図３に示すようなものである。
【００２８】
レシーバ１０４４は、マイクロコンピュータ１０７による制御信号Ｓ１０７をハイレベルで受け、かつＲ，Ｇ，Ｂ用のゲインデータであるシリアルデータＤＴ１０７ａを順次受けているときは、ＲＡＭのルックアップテーブルデータをゲインデータに基づいて書き換えるために、たとえばＲ，Ｇ，Ｂの順にライトイネーブル信号Ｒ−ｗｅ，Ｇ−ｗｅ，Ｂ−ｗｅをＲＡＭ１０４１，１０４２，１０４３にそれぞれ出力するとともに、トリガ信号ｔｇｒをカウンタ１０４６に出力し、さらに入力ゲインデータを乗算器１０４８に出力する。
【００２９】
図４は、レシーバ１０４４の要部の構成例を示す回路図である。
レシーバ１０４４は、図４に示すように、８ビットずつのＲ，Ｇ，Ｂシリアルデータを入力し１ビットずつシフトするシフトレジスタ２００１と、シフトレジスタ２００１に保持されたＲ，Ｇ，Ｂデータを保持し、保持データを乗算器１０４８に出力するラッチ２００２と、Ｒ，Ｇ，Ｂシリアルデータの入力を示すコントルールビットがセットされコントロールビット用レジスタ２００３と、Ｒ，Ｇ，Ｂのコントロールビットがそれぞれセットされ、かつ映像信号の垂直帰線信号Ｖ.BLKを受けると、パルス信号であるトリガ信号ｔｒｇをカウンタ１０４６に出力するトリガ信号生成回路２００４を有している。
【００３０】
分周回路１０４５は、周波数４０ＭＨｚのマスタクロックＭＣＬＫを１／４分周して、周波数１０ＭＨｚのクロック信号ＤＣＬＫを生成して、カウンタ１０４６、ＲＯＭ１０４７、および乗算器１０４８に動作クロックとして供給する。
【００３１】
カウンタ１０４６は、トリガ信号ｔｒｇを受けると８ビットの解像度に対応して０〜２５５までカウントし、各カウント値をアドレス信号Ｓ１０４６として、ＲＯＭ１０４７、およびスイッチ回路１０４９〜１０５１に出力する。
【００３２】
ＲＯＭ１０４７は、あらかじめ任意のガンマ（γ）値、たとえばγ＝２、あるいはγ＝２．２が所定のアドレス（たとえば０〜２５５）に記憶されており、カウンタ１０４６によるアドレス信号Ｓ１０４６に応じて記憶された設定データを重み付け用γ補正データとして生成し（読み出し）、信号Ｓ１０４７として乗算器１０４８に出力する。
【００３３】
乗算器１０４８は、ＲＯＭ１０４７によるγ補正データ信号Ｓ１０４７とレシーバ１０４４によるゲインデータとを乗算して、実際のアドレスに応じたゲイン値データを生成し、信号Ｓ１０４８としてＲＡＭ１０４１〜１０４３に出力する。
【００３４】
なお、ＲＯＭ１０４７および乗算器１０４８は、周波数３０ＭＨｚ以下のクロック信号でリアルタイムに動作するものである。
また、図５は、トリガ信号ｔｒｇ、カウンタ１０４６のアドレス信号Ｓ１０４６、およびゲイン値データ信号Ｓ１０４８との関係を示すタイミングチャートを示している。
【００３５】
スイッチ回路１０４９は、入力端子ａがカウンタ１０４６のアドレス信号Ｓ１０４６の出力ラインに接続され、入力端子ｂがスキャンコンバータ１０３のよるデジタルＲ信号Ｓ１０３−Ｒの入力ラインに接続され、出力端子ｃがＲＡＭ１０４１のアドレス入力端子Ｔａｄｒに接続されている。
そして、スイッチ回路１０４９は、レシーバ１０４４によるライトイネーブル信号Ｒ−ｗｅがアクティブの場合には出力端子ｃを入力端子ａに接続して、カウンタ１０４６のアドレス信号Ｓ１０４６をＲＡＭ１０４１に入力させ、ライトイネーブル信号Ｒ−ｗｅが非アクティブの場合には出力端子ｃを入力端子ｂに接続して、スキャンコンバータ１０３のよるデジタルＲ信号Ｓ１０３−ＲをＲＡＭ１０４１に入力させる。
【００３６】
スイッチ回路１０５０は、入力端子ａがカウンタ１０４６のアドレス信号Ｓ１０４６の出力ラインに接続され、入力端子ｂがスキャンコンバータ１０３のよるデジタルＧ信号Ｓ１０３−Ｇの入力ラインに接続され、出力端子ｃがＲＡＭ１０４２のアドレス入力端子Ｔａｄｒに接続されている。
そして、スイッチ回路１０５０は、レシーバ１０４４によるライトイネーブル信号Ｇ−ｗｅがアクティブの場合には出力端子ｃを入力端子ａに接続して、カウンタ１０４６のアドレス信号Ｓ１０４６をＲＡＭ１０４２に入力させ、ライトイネーブル信号Ｇ−ｗｅが非アクティブの場合には出力端子ｃを入力端子ｂに接続して、スキャンコンバータ１０３のよるデジタルＧ信号Ｓ１０３−ＧをＲＡＭ１０４２に入力させる。
【００３７】
スイッチ回路１０５１は、入力端子ａがカウンタ１０４６のアドレス信号Ｓ１０４６の出力ラインに接続され、入力端子ｂがスキャンコンバータ１０３のよるデジタルＢ信号Ｓ１０３−Ｂの入力ラインに接続され、出力端子ｃがＲＡＭ１０４３のアドレス入力端子Ｔａｄｒに接続されている。
そして、スイッチ回路１０５１は、レシーバ１０４４によるライトイネーブル信号Ｂ−ｗｅがアクティブの場合には出力端子ｃを入力端子ａに接続して、カウンタ１０４６のアドレス信号Ｓ１０４６をＲＡＭ１０４３に入力させ、ライトイネーブル信号Ｂ−ｗｅが非アクティブの場合には出力端子ｃを入力端子ｂに接続して、スキャンコンバータ１０３のよるデジタルＢ信号Ｓ１０３−ＢをＲＡＭ１０４３に入力させる。
【００３８】
マイクロコンピュータ１０７は、たとえばゲインデータ書き換え指令ＣＭＤを受けると、ゲインコントロール回路１０４に対して制御信号Ｓ１０７をたとえばハイレベルに出力し、かつ指定されたＲ，Ｇ，Ｂ用のアドレスおよびγ補正データで重み付け処理等してこれに対応するゲインデータを生成して、シリアルデータＤ１０７として出力して、ゲインコントロール回路１０４のＲＡＭデータを書き換えさせる。
【００３９】
次に、上記構成による動作を説明する。
【００４０】
たとえばゲインデータ書き換え指令ＣＭＤが発せられると、マイクロコンピュータ１０７では、ゲインコントロール回路１０４に対して制御信号Ｓ１０７がハイレベルで出力され、かつ指定されたＲ，Ｇ，Ｂ用のゲインデータがシリアルデータＤ１０７として出力される。
【００４１】
ゲインコントロール回路１０４においては、Ｒ，Ｇ，Ｂ用のゲインデータが順次、レシーバ１０４４に入力される。
レシーバ１０４４では、Ｒ，Ｇ，Ｂ用ラインイネーブル信号Ｒ−ｗｅ、Ｇ−ｗｅ、Ｂ−ｗｅが順次アクティブで生成され、ＲＡＭ１０４１，１０４２，１０４３に供給される。
また、ゲインデータがラッチ２００２にラッチされて、乗算器１０４８に出力され、また垂直帰線信号Ｖ.BLKに同期してＲ，Ｇ，Ｂのそれぞれ対応したトリガ信号ｔｒｇが生成されカウンタ１０４６に出力される。
【００４２】
また、分周回路１０４５において、周波数４０ＭＨｚのマスタクロックＭＣＬＫが１／４分周されて、周波数１０ＭＨｚのクロック信号ＤＣＬＫが生成され、カウンタ１０４６、ＲＯＭ１０４７、および乗算器１０４８に動作クロックとして供給される。
【００４３】
カウンタ１０４６では、トリガ信号ｔｒｇを受けると８ビットの解像度に対応して０〜２５５までのカウントが行われ、各カウント値がアドレス信号Ｓ１０４６として、ＲＯＭ１０４７、およびスイッチ回路１０４９〜１０５１に出力される。
【００４４】
ＲＯＭ１０４７では、カウンタ１０４６によるアドレス信号Ｓ１０４６がに応じて記憶された設定データを重み付け用γ補正データが生成され、信号Ｓ１０４７として乗算器１０４８に出力される。
乗算器１０４８においては、ＲＯＭ１０４７によるγ補正データ信号Ｓ１０４７とレシーバ１０４４によるゲインデータとが乗算されて、実際のアドレスに応じて重み付けされたゲイン値データが生成され、信号Ｓ１０４８としてＲＡＭ１０４１〜１０４３に出力される。
【００４５】
そして、ラインイネーブル信号Ｒ−ｗｅをアクティブで受けたスイッチ回路１０４９では、出力端子ｃが入力端子ａとの接続状態に保持される。
これにより、ラインイネーブル信号Ｒ−ｗｅをアクティブで受けたＲＡＭ１０４１において、スイッチ回路１０４９を介してカウンタ１０４６によるアドレス信号Ｓ１０４６がアドレス入力端子Ｔａｄｒに入力され、入力アドレスに応じたゲイン値データＳ１０４８がデータ入力端子Ｔｄａｔａに入力され、供給されるアドレスに応じたゲイン値データが書き込まれ、ガンマルックアップテーブルが新たに書き込まれ、あるいは書き換えられる。
【００４６】
次に、ラインイネーブル信号Ｇ−ｗｅをアクティブで受けたスイッチ回路１０５０では、出力端子ｃが入力端子ａとの接続状態に保持される。
これにより、ラインイネーブル信号Ｇ−ｗｅをアクティブで受けたＲＡＭ１０４２において、スイッチ回路１０５０を介してカウンタ１０４６によるアドレス信号Ｓ１０４６がアドレス入力端子Ｔａｄｒに入力され、入力アドレスに応じたゲイン値データＳ１０４８がデータ入力端子Ｔｄａｔａに入力され、供給されるアドレスに応じたゲインデータが書き込まれ、ガンマルックアップテーブルが新たに書き込まれ、あるいは書き換えられる。
【００４７】
次に、ラインイネーブル信号Ｂ−ｗｅをアクティブで受けたスイッチ回路１０５１では、出力端子ｃが入力端子ａとの接続状態に保持される。
これにより、ラインイネーブル信号Ｂ−ｗｅをアクティブで受けたＲＡＭ１０４３において、スイッチ回路１０５１を介してカウンタ１０４６によるアドレス信号Ｓ１０４６がアドレス入力端子Ｔａｄｒに入力され、入力アドレスに応じたゲイン値データＳ１０４８がデータ入力端子Ｔｄａｔａに入力され、供給されるアドレスに応じたゲインデータが書き込まれ、ガンマルックアップテーブルが新たに書き込まれ、あるいは書き換えられる。
【００４８】
以上のようにして、ＲＡＭ１０４１〜１０４３のγ補正用ルックアップテーブルデータが書き換えられる。
【００４９】
このような状態で、通常の画像表示を行う場合、映像信号供給装置１０１からアナログ映像信号Ｓ１０１のカラーデコーダ１０２への供給が開始される。
カラーデコーダ１０２では、複合カラー信号である映像信号Ｓ１０１からＲ，Ｇ，Ｂの３原色信号が復調され、Ｒ，Ｇ，Ｂ信号Ｓ１０２として、スキャンコンバータ１０３に供給される。
【００５０】
スキャンコンバータ１０３においては、カラーデコーダ１０２によるアナログＲ，Ｇ，Ｂ信号がそれぞれＡ／Ｄ変換され、変換後のデジタルＲ，Ｇ，Ｂ信号が所定のクロックでラインバッファに書き込まれる。
そして、スキャンコンバータ１０３では、書き込まれたデータが書き込み用クロックの周波数と異なる周波数のクロックに同期して読み出されて、プラズマディスプレイパネル１０６の縦横の画素数に合わせた映像信号であるデジタルＲ，Ｇ，Ｂ信号Ｓ１０３−Ｒ，Ｓ１０３−Ｇ，Ｓ１０３−Ｂが生成されてゲインコントロール回路１０４に供給される。
【００５１】
ゲインコントロール回路１０４では、このときはライトイネーブル信号Ｒ−ｗｅ，Ｇ−ｗｅ，Ｂ−ｗｅはそれぞれ非アクティブでスイッチ回路１０４９〜１０５１に供給されていることから、スイッチ回路１０４９〜１０５１の各出力端子ｃは入力端子ｂ側と接続状態に保持されている。
したがって、ゲインコントロール回路１０４のＲＡＭ１０４１では、レシーバ１０４４によるライトイネーブル信号Ｒ−ｗｅが非アクティブで入力され、スイッチ回路１０４９を介してスキャンコンバータ１０３によるデジタルＲ信号Ｓ１０３−Ｒがアドレス入力端子Ｔａｄｒに入力され、そのアドレスに応じたデータが信号Ｓ１０４−Ｒとしてドライバ１０５に出される。すなわち、このときは、ＲＡＭ１０４１は、記憶されたルックアップテーブルに基づいたγ補正およびゲインコントロールが行われる。
同様に、ＲＡＭ１０４２では、レシーバ１０４４によるライトイネーブル信号Ｇ−ｗｅが非アクティブで入力され、スイッチ回路１０５０を介してスキャンコンバータ１０３によるデジタルＧ信号Ｓ１０３−Ｇがアドレス入力端子Ｔａｄｒに入力され、そのアドレスに応じたデータが信号Ｓ１０４−Ｇとしてドライバ１０５に出される。
そして、ＲＡＭ１０４３では、レシーバ１０４４によるライトイネーブル信号Ｂ−ｗｅが非アクティブで入力され、スイッチ回路１０５１を介してスキャンコンバータ１０３によるデジタルＢ信号Ｓ１０３−Ｂがアドレス入力端子Ｔａｄｒに入力され、そのアドレスに応じたデータが信号Ｓ１０４−Ｂとしてドライバ１０５に出される。
【００５２】
このようにしてゲインコントロール回路１０４から出力された信号Ｓ１０４−Ｒ，Ｓ１０４−Ｇ，Ｓ１０４−Ｂはドライバ１０５に供給され、これにより、プラズマディスプレイパネル１０６が駆動されて入力映像信号に応じた画像が表示される。
【００５３】
以上説明したように、本実施形態によれば、マスタクロックＭＣＬＫを分周したクロックＤＣＬＫでカウンタ１０４６、ＲＯＭ１０４７および乗算器１０４８を動作させ、マイクロコンピュータ１０７によるシリアルゲインデータをラッチし、かつ垂直帰線信号Ｖ.BLKのたとえば立ち上がりでトリガ信号を出力して、カウンタ１０４６でカウント動作させてアドレス信号Ｓ１０４６を生成し、このアドレス信号Ｓ１０４６に応じたアドレスからＲＯＭ１０４７の設定データ（任意のガンマ値）を読み出しγ補正データを生成し、乗算器１０４８でこのγ補正データＳ１０４７とレシーバ１０４４にラッチしたゲインデータとを乗算させて重み付けした実際のゲイン値データＳ１０４８を生成し、Ｒ，Ｇ，Ｂのγ補正用ルックアップテーブルを４０ＭＨｚのマスタクロックＭＣＬＫに同期してゲイン値データＳ１０４８で書き換え可能で、また読み出しが可能なＲＡＭ１０４１〜１０４３を有するゲインコントロール回路１０４を設けたので、乗算器を用いても低速なものでよく、コストの増加、消費電力の増加を招くことなく、高速なクロックでも誤動作が発生することがない表示装置を実現できる利点がある。
また、γ補正データは任意の値に設定しておくことが可能であり、実用的な表示装置を実現することが可能である。
また、γ補正データで重み付けしたゲインデータをマイクロコンピュータですべて生成する場合にくらべて、本実施形態では、垂直帰線期間内に全てのデータを書き換えることができる。
その結果、ゲインコントロールする際の応答が速く、実用的なゲインコントロール回路を実現できる利点がある。
【００５４】
なお、上述した実施形態では、補正データ生成手段としてあらかじめ設定データが記憶されたＲＯＭを用いたが、本発明はこれに限定されるものではなく、たとえば図６に示すように、ＲＯＭの代わりに書き換え可能なＲＡＭ１０５２を用い、外部のマイコン１０５３からスイッチ回路１０５４を介してγ補正データを任意の値に設定するように構成することも可能である。
【００５５】
図６の構成では、ＲＡＭの設定データ、すなわちγ補正データを設定し直す場合には、スイッチ回路１０５４の出力端子ｃに接続される入力端子がｂからａに切り換えられる。
この状態で、マイコン１０５３からライトイネーブル信号がＲＡＭの端子ｗｅにアクティブで供給され、書き込みアドレス（たとえば０〜２５５）がスイッチ回路１０５４を介してＲＡＭ１０５２に供給される。
そして、新データがマイコン１０５３から供給されてγ補正データが再設定される。
【００５６】
図６のゲインコントロール回路１０４ａを採用することにより、さらに実用的な表示装置を実現できる利点がある。
【００５７】
【発明の効果】
以上説明したように、本発明によれば、コストの増加、消費電力の増加を招くことなく、高速なクロックでも誤動作の発生を防止することができる。
また、ゲインコントロールする際の応答が速く、また、補正データを任意の値に設定することができ、実用的なゲインコントロール回路を実現でき、ひいては実用的な表示装置を実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係るプラズマディスプレイパネルを用いた表示装置の第１の実施形態を示すブロック図である。
【図２】本発明に係るゲインコントロール回路の構成例を示す回路図である。
【図３】ＲＡＭに記憶されるデータ例を示す図である。
【図４】本発明に係るゲインコントロール回路のレシーバの要部構成を示す回路図である。
【図５】本実施形態に係るトリガ信号ｔｒｇ、カウンタのアドレス信号Ｓ１０４６、およびゲイン値データ信号Ｓ１０４８との関係を示すタイミングチャートである。
【図６】本発明に係るゲインコントロール回路の他の構成例を示す回路図である。
【図７】従来のゲインコントロール回路の構成例を示す回路図である。
【符号の説明】
１００…表示装置、１０１…映像信号供給装置、１０２…カラーデコーダ、１０３…スキャンコンバータ、１０４，１０４ａ…ゲインコントロール回路、１０５…ドライバ、１０６…プラズマディスプレイパネル（ＰＤＰ）、１０７…マイクロコンピュータ（マイコン）、１０４１，１０４２，１０４３…ＲＡＭ、１０４４…レシーバ、１０４５…１／４分周回路、１０４６…カウンタ、１０４７…ＲＯＭ、１０４８…乗算器、１０４９〜１０５１…スイッチ回路、１０５２…ＲＡＭ、１０５３…マイコン、１０５４…スイッチ回路。
Claims (24)
- アドレスに応じて補正データで重み付けされたゲイン値データを記憶し、ライトイネーブル信号をアクティブで受けているときは、供給されるアドレスデータおよび補正データで重み付けされたゲイン値データに基づいて記憶すべきゲインデータを書き込み、ライトイネーブル信号を非アクティブで受けているときは、記憶されているゲインデータのうち入力されるアドレス信号に応じたゲインデータを出力する記憶手段と、
ゲインデータ書き換え指令に応答して制御手段から供給される重み付けされていないゲインデータを受けると、ライトイネーブル信号をアクティブで上記記憶手段に出力し、受けた映像信号の所定のタイミングでトリガ信号を出力する受信手段と、
トリガ信号を受けて、上記アドレスデータを生成するアドレス生成手段と、
上記アドレス生成手段によるアドレスデータ、および設定データに基づいて重み付け用補正データを生成する補正データ生成手段と、
上記補正データ生成手段で生成された補正データと、上記受信手段で受信されたゲインデータとを所定周波数のマスタクロック信号により周波数の低い動作クロックに同期して乗算することにより重み付けして上記記憶手段に供給するゲイン値データ生成手段と、
上記ライトイネーブル信号がアクティブのときは、アドレス生成手段で生成されたアドレスデータを当該記憶手段に供給し、上記ライトイネーブル信号が非アクティブのときは、所定のデジタル映像信号を上記アドレス信号として上記記憶手段に供給する供給手段と、
上記マスタクロック信号を分周し、上記アドレス生成手段、補正データ生成手段、およびゲイン値データ生成手段のうち、少なくともゲイン値データ生成手段に上記動作クロックとして供給する分周回路と、を有し、
上記記憶手段は、所定周波数のマスタクロック信号に同期して、上記ゲインデータの書き込みおよび読み出しを行い、
上記アドレス生成手段、補正データ生成手段、およびゲイン値データ生成手段のうち、少なくともゲイン値データ生成手段は、上記分周回路による上記動作クロックに同期して上記乗算を行う
ゲインコントロール回路。 - 上記受信手段は、映像信号の垂直帰線信号に同期して上記トリガ信号を出力する
請求項１記載のゲインコントロール回路。 - 上記補正データ生成手段は、設定データを所定アドレスに記憶する第２の記憶手段を含み、上記アドレス生成手段で生成されたアドレスデータに応じた設定データを補正データとして出力し、
上記ゲイン値データ生成手段は、上記補正データ生成手段で生成された補正データとゲインデータを乗算する乗算器を含み、
上記分周回路による動作クロックは少なくとも補正データ生成手段の記憶手段および上記ゲイン値データ生成手段の乗算器に供給される
請求項１記載のゲインコントロール回路。 - 上記補正データ生成手段は、設定データを所定アドレスに記憶する第２の記憶手段を含み、上記アドレス生成手段で生成されたアドレスデータに応じた設定データを補正データとして出力し、
上記ゲイン値データ生成手段は、上記補正データ生成手段で生成された補正データとゲインデータを乗算する乗算器を含み、
上記分周回路による動作クロックは少なくとも補正データ生成手段の記憶手段および上記ゲイン値データ生成手段の乗算器に供給される
請求項２記載のゲインコントロール回路。 - 上記第２の記憶手段の設定データは外部から設定可能である
請求項３記載のゲインコントロール回路。 - 上記第２の記憶手段の設定データは外部から設定可能である
請求項４記載のゲインコントロール回路。 - 上記記憶手段は、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）それぞれに対応して設けられた３つの記憶回路を含み、
上記デジタル映像信号は、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）を含み、
上記供給手段は、上記ライトイネーブル信号がアクティブのときは、アドレス生成手段で生成された上記アドレスデータを、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）それぞれに対応した記憶回路に供給し、上記ライトイネーブル信号が非アクティブのときは、上記デジタル映像信号の原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）を上記アドレス信号として、それぞれに対応した記憶回路に供給する
請求項１記載のゲインコントロール回路。 - 上記記憶手段は、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）それぞれに対応して設けられた３つの記憶回路を含み、
上記デジタル映像信号は、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）を含み、
上記供給手段は、上記ライトイネーブル信号がアクティブのときは、アドレス生成手段で生成された上記アドレスデータを、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）それぞれに対応した記憶回路に供給し、上記ライトイネーブル信号が非アクティブのときは、上記デジタル映像信号の原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）を上記アドレス信号として、それぞれに対応した記憶回路に供給する
請求項２記載のゲインコントロール回路。 - 上記記憶手段は、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）それぞれに対応して設けられた３つの記憶回路を含み、
上記デジタル映像信号は、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）を含み、
上記供給手段は、上記ライトイネーブル信号がアクティブのときは、アドレス生成手段で生成された上記アドレスデータを、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）それぞれに対応した記憶回路に供給し、上記ライトイネーブル信号が非アクティブのときは、上記デジタル映像信号の原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）を上記アドレス信号として、それぞれに対応した記憶回路に供給する
請求項３記載のゲインコントロール回路。 - 上記記憶手段は、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）それぞれに対応して設けられた３つの記憶回路を含み、
上記デジタル映像信号は、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）を含み、
上記供給手段は、上記ライトイネーブル信号がアクティブのときは、アドレス生成手段で生成された上記アドレスデータを、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）それぞれに対応した記憶回路に供給し、上記ライトイネーブル信号が非アクティブのときは、上記デジタル映像信号の原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）を上記アドレス信号として、それぞれに対応した記憶回路に供給する
請求項４記載のゲインコントロール回路。 - 上記記憶手段は、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）それぞれに対応して設けられた３つの記憶回路を含み、
上記デジタル映像信号は、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）を含み、
上記供給手段は、上記ライトイネーブル信号がアクティブのときは、アドレス生成手段で生成された上記アドレスデータを、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）それぞれに対応した記憶回路に供給し、上記ライトイネーブル信号が非アクティブのときは、上記デジタル映像信号の原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）を上記アドレス信号として、それぞれに対応した記憶回路に供給する
請求項５記載のゲインコントロール回路。 - 上記記憶手段は、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）それぞれに対応して設けられた３つの記憶回路を含み、
上記デジタル映像信号は、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）を含み、
上記供給手段は、上記ライトイネーブル信号がアクティブのときは、アドレス生成手段で生成された上記アドレスデータを、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）それぞれに対応した記憶回路に供給し、上記ライトイネーブル信号が非アクティブのときは、上記デジタル映像信号の原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）を上記アドレス信号として、それぞれに対応した記憶回路に供給する
請求項６記載のゲインコントロール回路。 - 入力映像信号に応じた画像を、所定の表示部に表示する表示装置であって、
アドレスに応じて補正データで重み付けされたゲイン値データを記憶し、ライトイネーブル信号をアクティブで受けているときは、供給されるアドレスデータおよび補正データで重み付けされたゲイン値データに基づいて記憶すべきゲインデータを書き込み、ライトイネーブル信号を非アクティブで受けているときは、記憶されているゲインデータのうち入力されるアドレス信号に応じたゲインデータを上記表示部に出力する記憶手段と、
上記ゲインデータ書き込み指令を受けると、上記補正データで重み付けされていないゲインデータを生成する制御手段と、
ゲインデータ書き換え指令に応答して制御手段から供給される上記重み付けされていないゲインデータを受けると、ライトイネーブル信号をアクティブで上記記憶手段に出力し、受けた映像信号の所定のタイミングでトリガ信号を出力する受信手段と、
トリガ信号を受けて、上記アドレスデータを生成するアドレス生成手段と、
上記アドレス生成手段によるアドレスデータ、および設定データに基づいて重み付け用補正データを生成する補正データ生成手段と、
上記補正データ生成手段で生成された補正データと、上記受信手段で受信されたゲインデータとを所定周波数のマスタクロック信号により周波数の低い動作クロックに同期して乗算することにより重み付けして上記記憶手段に供給するゲイン値データ生成手段と、
上記ライトイネーブル信号がアクティブのときは、アドレス生成手段で生成されたアドレスデータを当該記憶手段に供給し、上記ライトイネーブル信号が非アクティブのときは、所定のデジタル映像信号を上記アドレス信号として上記記憶手段に供給する供給手段と、
上記マスタクロック信号を分周し、上記アドレス生成手段、補正データ生成手段、およびゲイン値データ生成手段のうち、少なくともゲイン値データ生成手段に上記動作クロックとして供給する分周回路と、を有し、
上記記憶手段は、所定周波数のマスタクロック信号に同期して、上記ゲインデータの書き込みおよび読み出しを行い、
上記アドレス生成手段、補正データ生成手段、およびゲイン値データ生成手段のうち、少なくともゲイン値データ生成手段は、上記分周回路による上記動作クロックに同期して上記乗算を行う
表示装置。 - 上記受信手段は、映像信号の垂直帰線信号に同期して上記トリガ信号を出力する
請求項１３記載の表示装置。 - 上記補正データ生成手段は、設定データを所定アドレスに記憶する第２の記憶手段を含み、上記アドレス生成手段で生成されたアドレスデータに応じた設定データを補正データとして出力し、
上記ゲイン値データ生成手段は、上記補正データ生成手段で生成された補正データとゲインデータを乗算する乗算器を含み、
上記分周回路による動作クロックは少なくとも補正データ生成手段の記憶手段および上記ゲイン値データ生成手段の乗算器に供給される
請求項１３記載の表示装置。 - 上記補正データ生成手段は、設定データを所定アドレスに記憶する第２の記憶手段を含み、上記アドレス生成手段で生成されたアドレスデータに応じた設定データを補正データとして出力し、
上記ゲイン値データ生成手段は、上記補正データ生成手段で生成された補正データとゲインデータを乗算する乗算器を含み、
上記分周回路による動作クロックは少なくとも補正データ生成手段の記憶手段および上記ゲイン値データ生成手段の乗算器に供給される
請求項１４記載の表示装置。 - 上記第２の記憶手段の設定データは外部から設定可能である
請求項１５記載の表示装置。 - 上記第２の記憶手段の設定データは外部から設定可能である
請求項１６記載の表示装置。 - 上記記憶手段は、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）それぞれに対応して設けられた３つの記憶回路を含み、
上記デジタル映像信号は、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）を含み、
上記供給手段は、上記ライトイネーブル信号がアクティブのときは、アドレス生成手段で生成された上記アドレスデータを、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）それぞれに対応した記憶回路に供給し、上記ライトイネーブル信号が非アクティブのときは、上記デジタル映像信号の原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）を上記アドレス信号として、それぞれに対応した記憶回路に供給する
請求項１３記載の表示装置。 - 上記記憶手段は、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）それぞれに対応して設けられた３つの記憶回路を含み、
上記デジタル映像信号は、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）を含み、
上記供給手段は、上記ライトイネーブル信号がアクティブのときは、アドレス生成手段で生成された上記アドレスデータを、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）それぞれに対応した記憶回路に供給し、上記ライトイネーブル信号が非アクティブのときは、上記デジタル映像信号の原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）を上記アドレス信号として、それぞれに対応した記憶回路に供給する
請求項１４記載の表示装置。 - 上記記憶手段は、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）それぞれに対応して設けられた３つの記憶回路を含み、
上記デジタル映像信号は、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）を含み、
上記供給手段は、上記ライトイネーブル信号がアクティブのときは、アドレス生成手段で生成された上記アドレスデータを、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）それぞれに対応した記憶回路に供給し、上記ライトイネーブル信号が非アクティブのときは、上記デジタル映像信号の原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）を上記アドレス信号として、それぞれに対応した記憶回路に供給する
請求項１５記載の表示装置。 - 上記記憶手段は、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）それぞれに対応して設けられた３つの記憶回路を含み、
上記デジタル映像信号は、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）を含み、
上記供給手段は、上記ライトイネーブル信号がアクティブのときは、アドレス生成手段で生成された上記アドレスデータを、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）それぞれに対応した記憶回路に供給し、上記ライトイネーブル信号が非アクティブのときは、上記デジタル映像信号の原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）を上記アドレス信号として、それぞれに対応した記憶回路に供給する
請求項１６記載の表示装置。 - 上記記憶手段は、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）それぞれに対応して設けられた３つの記憶回路を含み、
上記デジタル映像信号は、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）を含み、
上記供給手段は、上記ライトイネーブル信号がアクティブのときは、アドレス生成手段で生成された上記アドレスデータを、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）それぞれに対応した記憶回路に供給し、上記ライトイネーブル信号が非アクティブのときは、上記デジタル映像信号の原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）を上記アドレス信号として、それぞれに対応した記憶回路に供給する
請求項１７記載の表示装置。 - 上記記憶手段は、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）それぞれに対応して設けられた３つの記憶回路を含み、
上記デジタル映像信号は、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）を含み、
上記供給手段は、上記ライトイネーブル信号がアクティブのときは、アドレス生成手段で生成された上記アドレスデータを、３原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）それぞれに対応した記憶回路に供給し、上記ライトイネーブル信号が非アクティブのときは、上記デジタル映像信号の原色信号Ｒ（赤），Ｇ（緑），Ｂ（青）を上記アドレス信号として、それぞれに対応した記憶回路に供給する
請求項１８記載の表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000378078A JP4759808B2 (ja) | 2000-12-12 | 2000-12-12 | ゲインコントロール回路およびそれを用いた表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000378078A JP4759808B2 (ja) | 2000-12-12 | 2000-12-12 | ゲインコントロール回路およびそれを用いた表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002182608A JP2002182608A (ja) | 2002-06-26 |
| JP4759808B2 true JP4759808B2 (ja) | 2011-08-31 |
Family
ID=18846711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000378078A Expired - Fee Related JP4759808B2 (ja) | 2000-12-12 | 2000-12-12 | ゲインコントロール回路およびそれを用いた表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4759808B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108363675B (zh) * | 2018-02-05 | 2021-03-05 | 成都天诚慧芯科技有限公司 | 一种伴随时钟同步方法及数字图像伽马校正硬件实现方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04144382A (ja) * | 1990-10-05 | 1992-05-18 | Hitachi Ltd | ディジタルγ補正回路付液晶表示装置 |
| JP3045266B2 (ja) * | 1992-12-10 | 2000-05-29 | シャープ株式会社 | 液晶表示装置の駆動回路 |
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| JPH06245222A (ja) * | 1993-02-19 | 1994-09-02 | Fujitsu General Ltd | ガンマ補正回路 |
| JPH06276537A (ja) * | 1993-03-23 | 1994-09-30 | Fujitsu General Ltd | Ｍｕｓｅデコーダ |
| JPH06332398A (ja) * | 1993-05-19 | 1994-12-02 | Fujitsu General Ltd | 映像信号処理方法およびその装置 |
| JPH0832988A (ja) * | 1994-07-20 | 1996-02-02 | Fujitsu General Ltd | ガンマ補正回路 |
| JPH08237519A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | ビデオ信号処理装置 |
-
2000
- 2000-12-12 JP JP2000378078A patent/JP4759808B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2002182608A (ja) | 2002-06-26 |
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|
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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