JP2004233742A - 表示駆動制御装置および表示装置を備えた電子機器 - Google Patents

Abstract

【課題】カラー液晶パネルとそれを駆動する液晶表示駆動制御装置とマイクロプロセッサを備えたシステムにおけるマイクロプロセッサの負担を軽減するとともに消費電力を低減する。
【解決手段】液晶パネルに表示される画像データを記憶するメモリ（２０６）を内蔵し該メモリから順次画像データを読み出してカラー液晶パネルの各画素の３原色の画像信号をそれぞれ生成し外部出力端子から出力する液晶表示駆動制御装置に、内蔵メモリから読み出された２つの画像データを演算処理して透かし表示用のデータを生成する透過演算回路（２１１）を設け、該透過演算回路により生成された表示データをドライバ回路（２１８）へ供給して該ドライバ回路により液晶パネルの駆動信号を生成し出力するようにした。
【選択図】 図３

Description

【０００１】
【発明の属する技術分野】
この発明は、表示装置を駆動制御する表示駆動制御装置さらには半導体集積回路化された表示駆動制御装置に適用して有効な技術に関し、例えば携帯電話器等の携帯用電子機器に用いられるカラー液晶パネルを駆動する液晶表示駆動制御装置およびそれを用いた携帯電話器などの電子機器に利用して有効な技術に関する。
【０００２】
【従来の技術】
近年、携帯電話器やＰＤＡ（パーソナル・デジタル・アシスタンツ）などの携帯用電子機器の表示装置としては、一般に複数の表示画素がマトリックス状に２次元配列されたドットマトリックス型液晶パネルが用いられており、機器内部にはこの液晶パネルの表示制御を行なう半導体集積回路化された液晶表示制御装置（液晶コントローラ）や該制御装置の制御下で液晶パネルを駆動する液晶ドライバもしくは液晶コントローラと液晶ドライバを内蔵した液晶表示駆動制御装置（液晶コントローラドライバ）が搭載されている。
【０００３】
従来、携帯用電子機器に用いられる液晶パネルは、モノクロ静止画表示のものが多かった。しかしながら、近年、携帯用電子機器の高機能化に伴い、表示部に表示される内容の多様化が進んでおり、カラー表示や動画表示を行なうものが主流になって来ている。
【０００４】
ところで、カラー液晶パネルを有する機器においては、カラー表示の利点を生かして背景画像の一部に文字や記号などの情報画像を透かしたような状態で表示させたり、メモリに記憶されている画像データから該画像を縮小した画像のデータを生成するリサイズ機能など、元になる画像データを処理して多種多様な表示が行なわれている。従来、このような処理は電子機器に搭載されているマイクロプロセッサのソフトウェア処理により行なうのが一般的であった。
【０００５】
【発明が解決しようとする課題】
液晶パネルのカラー化や表示画面の大型化に伴う画像データの増加、動画表示の導入に伴ってマイクロプロセッサに要求される処理内容がますます多くなる。そのため、透かし表示のためのデータ処理をマイクロプロセッサのソフトウェア処理により行なう場合には、電子機器に搭載されるマイクロプロセッサとして高機能かつ高速処理可能なものが要求され、システムのコストアップを招く要因となるとともに、処理を開始してから実際に透かし画像が表示されるまでの時間が長くなるという課題がある。
【０００６】
しかも、マイクロプロセッサのソフトウェア処理により透かし表示を行なう場合、第１の画像の透過率をαとすると、第１の画像データに対してはαを掛ける乗算を、また第２の画像データに対しては（１−α）を掛ける乗算を行なってさらにそれらを加算する処理（以下、αブレンディングと称する）を行なう必要があり、処理内容が複雑である。
【０００７】
また、ソフトウェア処理による透かし表示では、外部メモリに記憶されている元になる画像データを読み出してデータを処理して液晶コントローラドライバＬＳＩに送ることになるため、透かし表示と透かし無し表示を繰り返し行なうには、表示を切り替える度にマイクロプロセッサがいちいち外部メモリから画像データを読み出して液晶コントローラドライバＬＳＩに表示データを送る必要があり、消費電力と処理時間の増加を免れることができないという課題がある。
【０００８】
また、携帯用電子機器に搭載される液晶コントローラドライバＬＳＩには、液晶パネルに表示する画像データを格納するメモリを内蔵したものが多く使用されているが、液晶パネルのカラー化や表示画面の大型化に伴って内蔵メモリの大容量化が必要になる。しかしながら、内蔵メモリの大容量化はチップサイズの増大ひいてはチップコストの増加を招くため、少ない記憶容量で所望の表示を行なえるようにするため効率の良いメモリ管理手法が要求される。
【０００９】
さらに、近年の携帯電話器には、本体の内側と外側の両方にそれぞれ液晶パネルを有するものが出現しているが、このように２つの液晶パネルを有する電子機器では、それぞれの液晶パネルに対応して液晶コントローラドライバＬＳＩを設けたのではコストが非常に高くなるため一つの液晶コントローラドライバＬＳＩで２つの液晶パネルを駆動することができる技術が要求される。しかしながら、２つの液晶パネルを駆動可能な液晶コントローラドライバＬＳＩを実現しようとすると、メモリに必要とされる記憶容量が多くなったりいずれか一方のパネルの表示が不要な場合における消費電力の抑制など解決すべき課題が多くなる。
【００１０】
この発明の目的は、カラー液晶パネルとそれを駆動制御する液晶表示駆動制御装置とマイクロプロセッサを備えたシステムにおけるマイクロプロセッサの負担を軽減することができる表示駆動制御装置を提供することにある。
この発明の他の目的は、カラー液晶パネルとそれを駆動制御する液晶表示駆動制御装置とマイクロプロセッサを備えたシステムにおける消費電力を低減することが可能な表示駆動制御装置を提供することにある。
【００１１】
この発明のさらに他の目的は、カラー液晶パネルとそれを駆動制御する液晶表示駆動制御装置を備えたシステムにおいて、内蔵メモリを効率良く管理してチップサイズひいてはコストを低減することができる表示駆動制御装置を提供することにある。
この発明のさらに他の目的は、２以上の液晶パネルを備えたシステムにおいて、１つの表示駆動制御装置により２以上の液晶パネルを制御ししかもそれぞれのパネルに応じて最適な駆動を実行することができる表示駆動制御装置を提供することにある。
【００１２】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、液晶パネルに表示される画像データを記憶するメモリを内蔵し該メモリから順次画像データを読み出してカラー液晶パネルの各画素の３原色の画像信号をそれぞれ生成し外部出力端子から出力する液晶表示駆動制御装置に、内蔵メモリから読み出された２つの画像データを処理して透かし表示用のデータを生成可能な画像データ処理回路を設け、該画像データ処理回路により生成された表示データをドライバ回路へ供給して該ドライバ回路により液晶パネルの駆動信号を生成し出力させるようにしたものである。
【００１４】
上記した手段によれば、マイクロプロセッサのソフトウェア処理を行なわなくても透かし表示を実現することができる。また、内蔵メモリの後段に透かし表示用のデータを生成可能な画像データ処理回路が設けられているため、透かし表示と透かし無し表示を繰り返し行ないたいような場合にも、表示を切り替える度にマイクロプロセッサがいちいち液晶コントローラドライバＬＳＩに表示データを送る必要がなくなり、システム全体としての消費電力を低減することができる。
【００１５】
また、望ましくは、上記画像データ処理回路は、画像データをビットシフトする１組のビットシフタと、該ビットシフタによりそれぞれビットシフトさせた第１の画像データと第２の画像データとを加算する加算器とから構成する。かかる手段によれば、ビットシフタという比較的簡単な回路によって透かし表示に必要な透過率５０％や２５％，１２．５％……のような画像データを得ることができ、ビットシフタと加算器とから画像データ処理回路を構成することができるため、複雑な演算回路が不要であり、表示駆動制御装置のコストアップを回避しつつマイクロプロセッサに負担をかけることなく透かし表示を実現することができる。
【００１６】
さらに、望ましくは、上記内蔵メモリは液晶パネルの１画面分の画像データ量よりも大きな記憶容量を有するように構成し、１画面分の画像データを記憶した内蔵メモリの残りの領域に該１画面分の画像データと重ね合わされる他の画像データを記憶させるようにする。これにより、少ない記憶容量の内蔵メモリに効率良く透かし表示に必要な画像データを保持させることができる。
【００１７】
また、２以上の液晶パネル用の駆動信号を生成して出力する液晶表示駆動制御装置において、いずれか一方の液晶パネルを表示駆動し他方のパネルは非表示とするような制御を行なうとともに、内蔵メモリの記憶容量を各パネルに対応した画像データを合計した大きさとし、非表示のパネルに対応した記憶領域を利用して透かし表示のために重ね合わされる他の画像データを記憶させるようにする。これにより、比較的小さな記憶容量の内蔵メモリに効率良く透かし表示に必要な画像データを保持させることができる。
【００１８】
さらに、外部から供給された画像データを処理して該画像を縮小した画像のデータを生成するリサイズ機能を設け、該リサイズ機能により生成された画像データを１画面分の画像データを記憶している内蔵メモリの残りの領域またはいずれか非表示のパネルに対応した記憶領域に格納させるようにする。これにより、比較的小さな記憶容量の内蔵メモリに表示画面もしくは背景画像の一部（ウィンド領域）に他の画像を縮小表示させる場合に必要な画像データを保持させることができる。ここで、望ましくは、リサイズ機能を有効にするか無効にするか指定することができるレジスタを設ける。これにより、マイクロプロセッサ側にリサイズ機能を持つシステムまたはマイクロプロセッサ側にリサイズ機能を持たないシステムのいずれにも適用することができる液晶表示駆動制御装置が得られる。
【００１９】
【発明の実施の形態】
以下、この発明の好適な実施の形態を図面に基づいて説明する。
図１は、本発明に係る液晶表示駆動制御装置（液晶コントローラドライバ）の一実施例を示すブロック図である。特に制限されるものでないが、実施例の液晶コントローラドライバは、一個の半導体チップ上に半導体集積回路として形成される。
【００２０】
この実施例の液晶コントローラドライバ２００は、外部のマイクロプロセッサもしくはマイクロコンピュータ（以下、マイコンと略す）等からの指令に基づいてチップ内部全体を制御する制御部２０１、外部からの発振信号もしくは外部端子に接続された振動子からの発振信号に基づいてチップ内部の基準クロックパルスを生成するパルスジェネレータ２０２、このクロックパルスに基づいてチップ内部の種々の回路の動作タイミングを与えるタイミング信号を発生するタイミング制御回路２０３、図示しないシステムバスを介してマイコン等との間で主としてインストラクションや静止画像データなどのデータの送受信を行なうシステム・インタフェース２０４、図示しない表示データバスを介して主としてアプリケーションプロセッサなどからの動画データや水平・垂直同期信号ＨＳＹＮＣ，ＶＳＹＮＣを受ける外部表示インタフェース２０５が設けられている。前記アプリケーションプロセッサからの動画データは、ドットクロック信号ＤＯＴＣＬＫに同期して供給される。
【００２１】
また、この実施例の液晶コントローラドライバ２００には、表示データをビットマップ方式で記憶するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの読出し書込み可能な揮発性メモリからなる表示メモリ２０６、マイコンからの書込みデータのビットの並び替えなどのビット処理を行なうビット変換回路２０７、ビット変換回路２０７で変換された画像データまたは外部表示インタフェース２０５を介して入力された画像データを取り込んで保持するライトデータラッチ回路２０８、表示メモリ２０６から読み出された画像データを保持するリードデータラッチ回路２０９、上記表示メモリ２０６に対する書込みアドレスを生成するアドレスカウンタなどからなるライトアドレス生成回路２１０、液晶パネルへの表示のために表示メモリ２０６から読み出された画像データに基づいて透かし表示のための演算を行なう透過演算手段２１１、該透過演算手段２１１より出力された表示データを取り込んで保持するラッチ回路２１２が設けられている。透過演算手段２１１は透過演算をせずに表示データをそのまま通過させることも可能である。
【００２２】
特に制限されるものでないが、この実施例では表示メモリ２０６から画像データを読み出すためのリードアドレスを生成するカウンタはタイミング制御回路２０３内に設けられている。表示メモリ２０６は、複数のメモリセルを含むメモリアレイと、ライトアドレス生成回路２１０やタイミング制御回路２０３から供給されるアドレスをデコードしてメモリアレイ内のワード線やビット線を選択する信号を生成するアドレスデコーダと、メモリセルから読み出された信号を増幅したり、書込みデータに応じてメモリアレイ内のビット線に所定の電圧を印加したりするセンスアンプを有する。
【００２３】
さらに、この実施例の液晶コントローラドライバ２００には、表示データラッチ回路２１２にラッチされた表示データから液晶の劣化を防止する交流駆動のためのデータに変換する交流化回路２１３、該回路で変換されたデータを保持するラッチ回路２１４、液晶パネルの駆動に必要な複数レベルの電圧を発生する液晶駆動レベル発生回路２１５、該液晶駆動レベル発生回路２１５で生成された電圧に基づいてカラー表示や階調表示に適した波形信号を生成するのに必要な階調電圧を生成する階調電圧生成回路２１６、液晶パネルのγ特性を補正するため図１７に示すような特性の階調電圧を設定するγ調整回路２１７、上記階調電圧生成回路２１６から供給される階調電圧の中からラッチ回路２１４にラッチされている表示データに応じた電圧を選択して液晶パネルの信号線としてのソース線に印加される電圧（ソース線駆動信号）Ｓ１〜Ｓ３９６を出力するソース線駆動回路２１５、液晶パネルの選択線としてのゲート線（コモン線とも呼ばれる）に印加される電圧（ゲート線駆動信号）Ｇ１〜Ｇ２７２を出力するゲート線駆動回路２１９、液晶パネルのゲート線を１本ずつ順番に選択レベルに駆動するためのスキャンデータを生成するシフトレジスタなどからなるスキャンデータ発生回路２２０等が設けられている。
なお、図１において、ＳＥＬ１，ＳＥＬ２，ＳＥＬ３はデータセレクタで、それぞれタイミング制御回路２０３から出力される切替え信号によって制御され、複数の入力信号のいずれかを選択的に通過させる。
【００２４】
制御部２０１には、液晶コントローラドライバ２００の動作モードなどチップ全体の動作状態を制御するためのコントロールレジスタＣＴＲや、該コントロールレジスタＣＴＲや前記表示メモリ２０６の参照のためのインデックス情報を記憶するインデックスＩＸＲなどのレジスタが設けられており、外部のマイコン等がインデックスレジスタＩＸＲに書込みを行なうことで実行するインストラクションを指定すると、制御部２０１が指定されたインストラクションに対応した制御信号を生成し出力する。また、制御部２０１が実行するインストラクションは、外部から供給されるレジスタ選択信号ＲＳと書込み制御信号ＷＲと１６ビットのデータバス信号ＤＢ０〜ＤＢ１５によって指定されるように構成されている。
【００２５】
このように構成された制御部２０１による制御によって、液晶コントローラドライバ２００は、マイコン等からの指令およびデータに基づいて図外の液晶パネルに表示を行なう際に、画像データを表示メモリ２０６に順次書き込んで行く描画処理を行なうと共に、表示メモリ２０６から周期的に表示データを読み出す読出し処理を行なって液晶パネルのソース線に印加する信号とゲート線に印加する信号を生成して出力する。
【００２６】
システム・インタフェース２０４は、マイコン等のシステム制御装置との間で表示メモリ２０６への描画の際などに必要とされるレジスタへの設定データや表示データ等の信号の送受信を行なう。この実施例では、ＩＭ３−１およびＩＭ０／ＩＤ端子の状態に応じて８０系インタフェースとして１８ビット、１６ビット、９ビット、８ビットのパラレル入出力またはシリアル入出力のいずれかが選択可能に構成されている。
【００２７】
また、マイコンとシステム・インタフェース２０４との間には、上記レジスタ選択信号ＲＳと書込み制御信号ＷＲの他、データ送信先のチップを選択するチップセレクト信号ＣＳ＊、読出しを許可するリードイネーブル信号ＲＤ＊などが送信される制御信号線、レジスタ設定データや表示データなど１８ビットのデータ信号ＤＢ０〜ＤＢ１７が送受信されるデータ信号線とが設けられる。ここで、符号に＊が付されている信号は、ロウレベルが有効レベルとされる信号であることを意味している。
【００２８】
なお、データ信号線ＤＢ０〜ＤＢ１７のうちＤＢ０とＤＢ１はシリアルデータ通信線を兼用するように構成されている。書込み制御信号ＷＲの入力端子は、シリアル・インタフェースが指定されたときに同期用のシリアルクロックＳＣＬが入力される端子と兼用されており、シリアルデータはシリアルクロック信号ＳＣＬと同期して入出力される。シリアル・インタフェースを選択することにより、データ信号線ＤＢ２〜ＤＢ１８が不要となり、基板上に設けられるシステムバスの幅を小さくすることができる。
【００２９】
この実施例の液晶コントローラドライバ２００に入力される信号としては、上記以外に例えばチップ内部を初期状態にするリセット信号ＲＥＳＥＴ＊や内部回路の試験のためのテスト信号ＴＥＳＴ１，ＴＥＳＴ２、テスト用クロック信号ＴＳＣなどがある。また、本実施例の液晶コントローラドライバ２００のチップには、これらの信号の入出力端子の他に、液晶駆動レベル発生回路２１５や階調電圧生成回路２１６で生成された電圧を出力する端子、液晶駆動レベル発生回路２１５の制御信号を入力する端子などが設けられているが、これらは本発明に直接関係しないので説明は省略する。
【００３０】
本実施例の液晶コントローラドライバ２００は、２つの液晶パネルを有するシステムにおいて２つの液晶パネルを１つの液晶コントローラドライバチップで駆動できるように構成されており、例えば駆動対象の２つの液晶パネルの特性が異なる場合にそれぞれの液晶パネルのγ特性を補正するような階調電圧を発生できるように上記γ調整回路２１７が構成されている。これとともに、駆動対象の２つの液晶パネルのγ特性を設定するためのレジスタ２２１，２２２が設けられ、それぞれの液晶パネルの駆動時にセレクタＳＥＬ３によって所望のγ特性データが設定されているレジスタ２２１または２２２が選択され、そのレジスタに設定されているγ特性データがγ調整回路２１７に供給され、γ調整回路２１７からの制御信号により階調電圧生成回路２１６により生成される階調電圧を動的に変化させることができるように構成されている。γ特性データを保持するレジスタ２２１，２２２の代わりに不揮発性メモリ素子からなる設定手段を用いるようにしてもよい。
【００３１】
セレクタＳＥＬ３は、タイミング制御回路２０３から出力されるメイン画面とサブ画面の切替え信号ＭＳＣによって制御され、タイミング制御回路２０３はメイン画面駆動時とサブ画面駆動時に切替え信号ＭＳＣを変化させる。γレジスタ２２１，２２２は、外部のマイコン等が前記システム・インタフェース２０４を介して設定することができるようにされている。このγレジスタ２２１，２２２も制御部２０１のコントロールレジスタＣＴＲに設けることができる。
【００３２】
特に制限されるものでないが、この実施例の階調電圧生成回路２１６は３２段階の階調電圧Ｖ３１〜Ｖ０を生成できるように構成されている。発生する電圧を切替え可能な階調電圧生成回路２１６は、例えば図８のように電源電圧端子Ｖｃｃ−Ｖｓｓ間に接続されたラダー抵抗６１と、該ラダー抵抗６１で抵抗分割された任意の電圧を選択するスイッチ素子を有する複数の選択回路６２と、各選択回路６２により選択された電圧をインピーダンス変換して出力する複数のバッファアンプ６３とからなり、２つのγレジスタ２２１または２２２の設定値で各選択回路６２内のスイッチ素子を切り替えることにより所望のレベルの電圧を出力させる構成とすることで実現することができる。また、図８の階調電圧生成回路２１６においては、使用する液晶パネルのγ特性に応じてγレジスタ２２１と２２２の設定値を変更することにより最適な表示画質が得られる。γレジスタ２２１と２２２のビット数が充分でない場合には、セレクタＳＥＬ３の後段にデコーダを設けるようにしてもよい。
【００３３】
図１に示されているγ調整回路２１７は図８の選択回路６２に相当する。なお、階調電圧生成回路２１６で生成された３２段階の階調電圧Ｖ３１〜Ｖ０を用いて、ソース線駆動回路２１８においていずれか隣接する２つの電圧（例えばＶ２１とＶ２２）を１水平期間の前半と後半でそれぞれ選択することで実効的に中間の電圧（Ｖ２１＋Ｖ２２）／２を発生させることによって、実質的に６４段階の階調表示が可能である。
【００３４】
図２には、本実施例の液晶コントローラドライバ２００により駆動される液晶表示デバイスの構成例が示されている。図２に示されている液晶表示デバイス１００は、２つの液晶パネル１１０と１２０とがＦＰＣと呼ばれるフレキシブルプリント配線ケーブル１３０により結合され、一方の液晶パネル１２０のガラス基板１２１上に実施例の液晶コントローラドライバ２００が実装され、第１の液晶パネル１１０のソース線と第２の液晶パネル１２０のソース線はＦＰＣ１３０上の配線１３１によりそれぞれ対応するもの同士が接続されている。２つの液晶パネル１１０と１２０がＦＰＣ１３０により結合されているため、ＦＰＣ１３０を湾曲させることで例えばそれぞれの液晶パネルの背面同士が向き合い表示面が各々１８０°異なる方向を向くような状態で配置させる実装が可能になる。
【００３５】
なお、液晶パネル１１０および１２０がカラーパネルの場合、ＲＧＢ（赤、緑、青）の３ドットで構成された画素がマトリックス状に配列され、例えば各ライン（行）毎にＲＧＢの画素が順に繰返し配置され、列方向には同一色の画素が並ぶように配置されたものが使用される。液晶パネルの各画素は、ＴＦＴ（薄膜トランジスタ）からなるスイッチ素子と画素電極とから構成され、画素電極と液晶を挟んで対抗する共通電極との間に画像データに応じた電圧が印加される。そして、同一行の画素のスイッチ素子のゲート電極が連続するように形成されてゲート線を構成し、同一列の画素のスイッチ素子のソース端子は上記ゲート線と交差する方向に配設されたソース線に接続される。
【００３６】
図２に示されている液晶表示デバイスは、例えば折畳み式の携帯電話器に適用された場合、一方は上蓋ケースの内側にあって蓋を開いた状態で待ち受け画面等を表示し、他方は上蓋ケースの外側にあって通常は時刻等を表示し着信があると着信表示をしたりするのに使用される。かかる携帯電話器においては、上蓋を開いた状態で見える内側の画面が重要であり、内側の液晶パネルはＴＦＴなどを使用した高精細なカラー液晶パネルで構成されかつバックライトにより明るく表示されることが多い一方、蓋を閉じた状態で見える背面画面は補助的なものでありそのような画面を表示する外側の液晶パネルはモノクロ表示やバックライト無しの反射型のものが使用されることが多い。
【００３７】
このように２つの液晶パネルの表示品質が異なる場合、各液晶パネルのγ特性も異なるものとなる。本実施例の液晶コントローラドライバ２００は、上記のように特性の異なる２つの液晶パネルを駆動する場合に、一方の液晶パネルの駆動状態から他方の液晶パネルの駆動状態へ移る際に上記セレクタＳＥＬ３を切り替えて、γ調整回路２１７に供給されるレジスタ２２１，２２２の設定値を変えることにより、階調電圧生成回路２１６がそれぞれのパネルの特性に応じて異なる３２段階の階調電圧を発生してソース線駆動回路２１８へ与え、ソース線駆動回路２１８がそれらの階調電圧の中から表示データに応じた電圧を選択することで液晶駆動信号を生成して出力することができるように構成されているため、各液晶パネルにおいて最適な表示画質を得ることが可能となる。
【００３８】
さらに、本実施例の液晶コントローラドライバ２００には、図１に示されているように、表示メモリ２０６内のデータ書込み位置を指定するアドレス（始点および終点）を設定するレジスタＢＳＡ，ＢＥＡ；ＯＳＡ，ＯＳＥや画面上への表示位置を設定するレジスタＯＤＰ等が設けられており、タイミング制御回路２０３かこれらのレジスタの設定値に基づいてタイミング制御信号を生成するように構成されている。図１には示されていないが、これらのレジスタＢＳＡ，ＢＥＡ；ＯＳＡ，ＯＳＥやＯＤＰを有効にするか無効にするか設定可能なイネーブルレジスタ（図４参照）も設けられている。また、タイミング制御回路２０３はフレーム同期信号ＦＬＭも生成して出力する。
【００３９】
なお、図１においては、図示の都合で、上記アドレス設定用レジスタＢＳＡ，ＢＥＡ；ＯＳＡ，ＯＳＥや表示位置レジスタＯＤＰがタイミング制御回路２０３の近傍に示されているが、実施例の液晶コントローラドライバでは、これらのレジスタはコントロールレジスタＣＴＲ内に設けられている。
【００４０】
アドレス設定用レジスタが２組あるのは、背景となるベース画像データの格納位置を指定するアドレスおよびこれと重ね合わされて表示される画像（以下、ＯＳＤ画像と称する）データの格納位置を指定するアドレスをそれぞれ任意に設定できるようにするためである。表示位置レジスタＯＤＰは１組である。これは、ベース画像の表示位置は液晶パネルの画面全体に固定されており、ＯＳＤ画像の表示位置を可変にするためである。ＯＳＤ画像を複数表示させることができるようにしたい場合には、アドレス設定レジスタＯＳＡ，ＯＳＥと表示位置レジスタＯＤＰをそれぞれ複数設けるようにすればよい。
【００４１】
本実施例の液晶コントローラドライバ２００においては、２つの液晶パネルを有するシステムにおいて２つの液晶パネルを１つの液晶コントローラドライバで駆動し、２つの液晶パネルのそれぞれにベース画像を表示できるようにするため、ベース画像のアドレス設定用レジスタが２組設けられている。すなわち、第１ベース画像の開始アドレスを設定する始点レジスタＢＳＡ０と終了アドレスを設定する終点レジスタＢＥＡ０および第２ベース画像の開始アドレスを設定する始点レジスタＢＳＡ１と終了アドレスを設定する終点レジスタＢＥＡ１である。
【００４２】
また、本実施例の液晶コントローラドライバ２００には、ＯＳＤ画像を同時に３個表示可能にするため、ＯＳＤ画像のアドレス設定用レジスタが３組設けられている。すなわち、第１ＯＳＤ画像の開始アドレスを設定する始点レジスタＯＳＡ０と終了アドレスを設定する終点レジスタＯＥＡ０、第２ＯＳＤ画像の開始アドレスを設定する始点レジスタＯＳＡ１と終了アドレスを設定する終点レジスタＯＥＡ１および第３ＯＳＤ画像の開始アドレスを設定する始点レジスタＯＳＡ２と終了アドレスを設定する終点レジスタＯＥＡ２である。表示位置レジスタも３つのＯＳＤ画像に対応して３つ（ＯＤＰ０，ＯＤＰ１，ＯＤＰ２）設けられている。
【００４３】
本実施例の液晶コントローラドライバ２００においては、図２に示すような２つの液晶パネルを有する表示デバイスの２つの表示画面ＤＰＦ１とＤＰＦ２に表示可能な２つのベース画像データを記憶可能な容量を有するように表示メモリ２０６が構成されている。表示画面ＤＰＦ１は前記液晶パネル１１０に対応し、表示画面ＤＰＦ２は前記液晶パネル１２０に対応する。
２つの画像を重ね合わせて液晶パネル１２０に透かし表示を行なう場合には、図３に示すように、２つの表示画面ＤＰＦ１とＤＰＦ２のうち一方の画面（図では第１画面）に対応する画像データの記憶領域に、ＯＳＤ画像データを記憶するように構成されている。なお、第１画面の記憶領域にＯＳＤ画像データを記憶した場合、液晶パネル１１０の表示画面ＤＰＦ１には有効な表示（ベース画像の表示）がなされないような駆動制御が行なわれる。
【００４４】
逆に、液晶パネル１１０の表示画面ＤＰＦ１に透かし表示を行ない、液晶パネル１２０の表示画面ＤＰＦ２には表示を行なわないような場合には、表示メモリ２０６の表示画面ＤＰＦ１の画像データ記憶領域にベース画像データを記憶し、表示画面ＤＰＦ２の画像データ記憶領域にＯＳＤ画像データを記憶するようにしてもよい。
【００４５】
携帯電話器においては、蓋を開いた状態では内側の液晶パネルの表示が重要で外側の液晶パネルの表示は消しても良い一方、蓋を閉じた状態では外側の液晶パネルの表示が重要であり内側の液晶パネルの表示は消費電力低減のため消すようにしていることを考慮したものである。このような表示メモリ２０６の記憶管理を行なうことにより、少ない記憶容量を利用して多種多様な表示が可能になる。言い換えると、本実施例の適用により可能になる表示内容の多様性に比較して予め用意すべき表示メモリの記憶容量を小さくして液晶コントローラドライバ２００のチップサイズの増加を抑制することができる。
【００４６】
図４には、表示メモリ２０６から表示データを読み出すためのアドレスを生成するため上記タイミング制御回路２０３に設けられるリードアドレス生成部の構成例が示されている。
図４に示されているように、リードアドレス生成部は、液晶パネルのスキャンラインすなわち駆動電圧が印加されるゲート線を示す値を生成するための基準ラインカウンタ３１と、表示メモリ２０６からベース画像データを読み出すためのアドレスを生成するベース画像ラインアドレスカウンタ３２と、ＯＳＤ画像の表示位置を判定するためのＯＳＤ位置判定回路３３と、表示メモリ２０６からＯＳＤ画像データを読み出すためのアドレスを生成するＯＳＤ画像ラインアドレスカウンタ３４と、ＯＳＤ画像の表示領域であるか否かを判定するための領域判定回路３５と、該領域判定回路３５における判定結果に基づいてベース画像ラインアドレスカウンタ３２の計数値またはＯＳＤ画像ラインアドレスカウンタ３４の計数値のいずれかを選択して表示メモリのリードアドレスとして出力するセレクタ３６とを備えている。
【００４７】
基準ラインカウンタ３１は、フレーム同期信号ＦＬＭに同期してリセットされ、１ライン周期に相当する周期を有する基準クロックＣＫ０に同期して更新される。ベース画像ラインアドレスカウンタ３２は、コントロールレジスタＣＴＲ内の第１ベース画像の開始アドレスを設定する始点レジスタＢＳＡ０および終了アドレスを設定する終点レジスタＢＥＡ０の値並びに第２ベース画像の開始アドレスを設定する始点レジスタＢＳＡ１および終了アドレスを設定する終点レジスタＢＥＡ１の値と、基準ラインカウンタ３１の値とを比較し、基準ラインカウンタ３１の値が第１ベース画像の始点と終点との間にあるときおよび第２ベース画像の始点と終点との間にあるときに、表示ラインの切替えに合わせてアドレスを更新する。
【００４８】
特に制限されるものでないが、図４のリードアドレス生成部には、上記アドレス設定用レジスタＢＳＡ０，ＢＥＡ０；ＢＳＡ１，ＢＥＡ１を有効にするか無効にするか設定可能なイネーブルレジスタＢＡＳＥＥ０，ＢＡＳＥＥ１およびレジスタＢＳＡ０，ＢＥＡ０；ＢＳＡ１，ＢＥＡ１の値を通過させたり遮断したりするゲート兼セレクタＳＥＬ１０が設けられている。
【００４９】
ＯＳＤ位置判定回路３３は、コントロールレジスタＣＴＲ内の表示位置レジスタＯＤＰ０，ＯＤＰ１，ＯＤＰ２の設定値と基準ラインカウンタ３１の値を比較し、表示ラインがＯＳＤ画像の表示開始位置に達したか否か判定し、達したときはコントロールレジスタＣＴＲ内のＯＳＤ画像の始点レジスタＯＳＡ０，ＯＳＡ１，ＯＳＡ２の値をＯＳＤ画像ラインアドレスカウンタ３４にロードさせた後、表示ラインの切り替えに合わせてアドレスを更新する。
【００５０】
領域判定回路３５は、コントロールレジスタＣＴＲ内のＯＳＤ画像の始点レジスタＯＳＡ０，ＯＳＡ１，ＯＳＡ２およびＯＳＤ画像の終点レジスタＯＥＡ０，ＯＥＡ１，ＯＥＡ２の値とＯＳＤ画像ラインアドレスカウンタ３４の値とを比較して表示ラインがＯＳＤ画像の表示領域に入っているか否か判定する。これとともに、領域判定回路３５は、表示メモリ２０６から読み出されたＯＳＤ画像データに含まれている透過率を表わすαビットをデコードするデコーダＤＥＣからの出力に基づいてセレクタ３６を切り替えて、ベース画像ラインアドレスカウンタ３２の計数値またはＯＳＤ画像ラインアドレスカウンタ３４の計数値のいずれかを表示メモリのリードアドレスとして出力させる。
【００５１】
特に制限されるものでないが、図４のリードアドレス生成部には、上記表示位置レジスタＯＤＰ０，ＯＤＰ１，ＯＤＰ２とＯＳＤ画像の始点レジスタＯＳＡ０，ＯＳＡ１，ＯＳＡ２およびＯＳＤ画像の終点レジスタＯＥＡ０，ＯＥＡ１，ＯＥＡ２を有効にするか無効にするか設定可能なイネーブルレジスタＯＳＤＥ０，ＯＳＤＥ１およびレジスタＯＤＰ０，ＯＤＰ１，ＯＤＰ２とＯＳＡ０，ＯＳＡ１，ＯＳＡ２とＯＥＡ０，ＯＥＡ１，ＯＥＡ２の値をそれぞれ通過させたり遮断したりするゲート兼セレクタＳＥＬ１１，ＳＥＬ１２，ＳＥＬ１３が設けられている。
【００５２】
図４のリードアドレス生成部においては、αビットが透かし表示を指示しているときは、液晶パネルの１ライン表示周期の前半にＯＳＤ画像ラインアドレスカウンタ３４の計数値を出力し、後半にベース画像ラインアドレスカウンタ３２の計数値を出力するようにセレクタ３６の切り替えを行なわれる。また、αビットがベース画像の１００％表示を指示しているときは、液晶パネルの１ライン表示周期の間ずっとベース画像ラインアドレスカウンタ３２の計数値を出力し、αビットがＯＳＤ画像の１００％表示を指示しているときは、液晶パネルの１ライン表示周期の間ずっとＯＳＤ画像ラインアドレスカウンタ３４の計数値を出力するようにセレクタ３６が制御される。
【００５３】
さらに、αビットがブリンキングを指示しているときは０．５秒あるいは１秒のような比較的長い時間間隔でベース画像ラインアドレスカウンタ３２の計数値とＯＳＤ画像ラインアドレスカウンタ３４の計数値を交互に出力するようにセレクタ３６が制御される。表１に、本実施例の液晶コントローラドライバにおける３ビットのαビットと表示内容との関係を示す。
【００５４】
【表１】

【００５５】
図５には上記透過演算回路２１１の構成例が、また図６にはその動作タイミングが示されている。
この実施例では表示メモリ２０６から液晶パネルの１ライン分すなわち３９６画素分の表示データが同時に読み出されるように構成されている。読み出された表示データは１画素当たりＲＧＢそれぞれ６ビット計１８ビットで構成されており、透過演算回路２１１には３９６個の画素の表示データに対応して３９６個の単位演算回路ＡＣＵ０〜ＡＣＵ３９５が設けられている。図５には、代表として単位演算回路ＡＣＵ０〜ＡＣＵ３９５のうちの一つＡＣＵ０についてその具体的な構成例が示されている。図示しないが、他の単位演算回路ＡＣＵ１〜ＡＣＵ３９５も同様な構成を有する。以下、単位演算回路ＡＣＵ０について説明し、他の単位演算回路ＡＣＵ１〜ＡＣＵ３９５については説明を省略する。
【００５６】
単位演算回路ＡＣＵ０は、２つのビットシフタＳＦＴ１，ＳＦＴ２と、これらのビットシフタＳＦＴ１，ＳＦＴ２でビットシフト処理された１８ビットのデータを加算する加算器ＡＤＤと、加算器ＡＤＤの出力を一時的に保持する第１のラッチ回路ＬＴ１と、ラッチ回路ＬＴ１の出力を取り込む第２のラッチ回路ＬＴ２と、ラッチ回路ＬＴ２に取り込まれた表示データのうち透過率を示す３ビットのαビットをデコードしてビットシフタＳＦＴ１，ＳＦＴ２および加算器ＡＤＤに対する制御信号を生成するデコーダＤＥＣとから構成されている。ラッチ回路ＬＴ１はクロック信号ＣＫ２に同期して、またラッチ回路ＬＴ２はクロック信号ＣＫ２と同一の周期で位相の異なるクロック信号ＣＫ１に同期してそれぞれデータをラッチする。クロック信号ＣＫ１は前記基準クロックＣＫ０を分周することにより生成される。
【００５７】
上記ビットシフタＳＦＴ１，ＳＦＴ２のうちＳＦＴ１には表示メモリ２０６から読み出された１８ビットの表示データが入力され、ＳＦＴ２には第２のラッチ回路ＬＴ２に取り込まれた表示データが入力される。ビットシフタＳＦＴ１，ＳＦＴ２は、それぞれデコーダＤＥＣの出力に応じて１８ビットの表示データに対して１ビットシフト処理またはシフト無しのいずれかの動作をするように制御され、１ビットシフト処理では上位側のビットをそれぞれ下位側へ１ビットだけシフトする。従って、１ビットシフト処理すると１８ビットの画像データはそのＬＳＢのビットが消滅する。加算器ＡＤＤは、デコーダＤＥＣの出力に応じて１ビットシフトのときはビットシフタＳＦＴ１，ＳＦＴ２から供給されるＲＧＢの各６ビットのうち下位５ビット同士の加算を行なうように構成されている。
【００５８】
また、この実施例の単位演算回路ＡＣＵ０は、デコーダＤＥＣがそのコントロール信号ＣＮＴによって非動作状態にされているときには、ビットシフタＳＦＴ１が入力された表示データをスルーさせ、加算器ＡＤＤがビットシフタＳＦＴ１から入力された表示データをスルーさせるように構成されている。デコーダＤＥＣが非動作状態のとき加算器ＡＤＤをスルー状態にさせる代わりに、ビットシフタＳＦＴ２が入力されたデータを遮断してオール“０”のデータを出力し、加算器ＡＤＤはこのオール“０”のデータとビットシフタＳＦＴ１から入力された表示データとを加算した結果を出力するように構成しても良い。デコーダＤＥＣのコントロール信号ＣＮＴはタイミング制御回路２０３から供給される。
【００５９】
この実施例では、表示メモリ２０６からベース画像データとＯＳＤ画像データを時分割で読み出すようにしているが、ベース画像データとＯＳＤ画像データを同時に読み出す方式も考えられる。ただし、その場合には透過処理が行なわないときにも表示メモリ２０６からベース画像データとＯＳＤ画像データが読み出されるので不要な画像データを遮断する仕組みが必要になるとともに、透過処理が行なわれる場合よりも透過処理が行なわれない場合の方が多いシステムに使用される場合に無駄な読み出し動作による無駄な消費電力が多くなる。従って、本実施例のように時分割でベース画像データとＯＳＤ画像データを読み出す方がトータルの消費電力が少ない回路を構築することができる。
【００６０】
次に、透過演算回路２１１の動作を、図６のタイミングチャートを用いて説明する。
この実施例の液晶コントローラドライバ２００においては、αブレンディングを行なう場合、まずＯＳＤ画像データが読み出され、その後でベース画像データが読み出されるようにされる。また、透過演算回路２１１を動作させるクロック信号ＣＫ１，ＣＫ２は液晶パネルの１ライン表示周期Ｔ１の１／２の周期に設定されているとともに、αビットをデコードするデコーダＤＥＣを制御するコントロール信号ＣＮＴは１ラインの表示期間の前半は無効レベル（ロウレベル）にされ、後半は有効レベル（ハイレベル）にされるように生成される。
【００６１】
クロック信号ＣＫ１に同期して表示メモリ２０６からＯＳＤ画像データが読み出される（タイミングｔ１）と、その画像データはビットシフタＳＦＴ１および加算器ＡＤＤをスルーしてクロック信号ＣＫ２に同期してラッチ回路ＬＴ１にラッチされる（タイミングｔ２）。ラッチ回路ＬＴ１にラッチされたＯＳＤ画像データはクロック信号ＣＫ１の次のパルスに同期してラッチ回路ＬＴ２にラッチされる（タイミングｔ３）。
【００６２】
このとき、表示メモリ２０６から次の表示データであるベース画像データが読み出される。また、ラッチ回路ＬＴ２にはαビットを含むＯＳＤ画像データがラッチされており、クロック信号ＣＫ１の立上りに同期してコントロール信号ＣＮＴがハイレベルに変化されると、αビットをデコードしてビットシフタＳＦＴ１，ＳＦＴ２を活性化させる。これよって、ビットシフタＳＦＴ１とＳＦＴ２ではそれぞれベース画像データとＯＳＤ画像データのビットシフト処理が行なわれ、このビットシフトされた２つの画像データが加算器ＡＤＤで加算された結果（透過演算データ）が出力される（図６の期間Ｔ２）。
【００６３】
この加算器ＡＤＤから出力された透過演算データはクロック信号ＣＫ２に同期してラッチ回路ＬＴ１にラッチされる（タイミングｔ４）。そして、ラッチ回路ＬＴ１にラッチされた透過演算データはクロック信号ＣＫ１のその次のパルスに同期してラッチ回路ＬＴ２にラッチされ、液晶ドライバ（交流化回路およびソース線駆動回路）へ供給される（タイミングｔ５）。
【００６４】
なお、この実施例においては、ビットシフタＳＦＴ１，ＳＦＴ２が１ビットシフトを行なうことで透過率５０％のαブレンディング画像を生成して出力する場合を例にとって説明したが、ラッチ回路ＬＴ２の保持データをビットシフタＳＦＴ１側へ帰還させる経路や加算器ＡＤＤへ帰還させる経路を設けることにより、透過率２５％や７５％の画像データを生成させることができる。
【００６５】
例えば１ライン表示期間の前半で表示メモリから読み出されたＯＳＤ画像データのαビットが透過率７５％を示しているときは、表示メモリからベース画像データを読み出す前に、ラッチＬＴ１にラッチされているＯＳＤ画像データをビットシフタＳＦＴ２に供給して１ビットシフトを行なって５０％のデータとしてラッチＬＴ２にラッチした後に、再度ビットシフタＳＦＴ２へ供給して２回目の２ビットシフト処理を行なって２５％のデータとしてラッチＬＴ１にラッチする。そして、この２５％のデータとラッチ回路ＬＴ２に保持されている５０％のデータを加算器ＡＤＤに供給して７５％のＯＳＤ画像データを得る。しかる後、表示メモリからベース画像データを読み出してビットシフタＳＦＴ１を２回通して２５％のデータを生成し、この２５％ベース画像データと前記７５％のＯＳＤ画像データを加算器ＡＤＤで加算して出力する。
【００６６】
同様にして、先ず２５％のＯＳＤ画像データを生成してから７５％ベース画像データを生成し、それらを加算することで透過率２５％の画像データとして出力することも可能である。なお、ビットシフタＳＦＴ１，ＳＦＴ２を、デコーダＤＥＣからの出力に応じてそれぞれ一度に２ビットシフトや３ビットシフトを行なえるように構成しても良い。これにより、透過率７５％や２５％の画像データの生成に要する時間を短縮することができる。
【００６７】
ここで、本実施例の液晶コントローラドライバ２００におけるベース画像データとＯＳＤ画像データのデータフォーマットの例を、図７を用いて説明する。
ベース画像データとＯＳＤ画像データは各々１８ビットで構成されている。このうちベース画像データは、図７（Ａ）のように、ＲＧＢの各色がそれぞれ６ビットで表わされる。ＯＳＤ画像データは、ＲＧＢの各色がそれぞれ５ビットで表わされるが、チップ外部からは図７（Ｂ）のように先頭３ビットにαビットα２，α１，α０が配置されたデータまたは図７（Ｃ）のようにＲＧＢの各色の最下位ビットにそれぞれαビットα２，α１，α０が分配配置されたデータのいずれのフォーマットのデータも受け付け可能にされている。そして、図７（Ｂ）のようなフォーマットのデータが入力されるとチップ内部のビット処理回路２０７（図１参照）でビットの並びを図７（Ｃ）のように変換して表示メモリ２０６に格納するように構成されている。入力された画像データが図７（Ｂ）または図７（Ｃ）のいずれのフォーマットのデータであるかはデータを入力するインストラクションによって指定される。
【００６８】
ところで、前述したように、本実施例の液晶コントローラドライバ２００は、特性の異なる２つの液晶パネルを駆動する場合に、一方の液晶パネルの駆動状態から他方の液晶パネルの駆動状態へ移る際に、それぞれのパネルの特性に応じて階調電圧生成回路２１６が異なる階調電圧を発生可能に構成されている。そして、階調電圧を切り替えるため２つのレジスタ２２１と２２２およびセレクタＳＥＬ３を備えている。しかるに、セレクタＳＥＬ３によってレジスタ２２１または２２２からγ調整回路２１７に供給される設定値を切り替える実施例のような方式では、階調電圧生成回路２１６の応答遅れによって出力される電圧がすぐには上昇せず、切替り時に画質が低下するおそれがある。なお、階調電圧生成回路２１６の応答遅れは、主として階調電圧生成回路２１６内に設けられているバッファアンプ６３における遅延である。
【００６９】
そこで、この実施例では、タイミング制御回路２０３から出力される信号のタイミングを調整することにより、表示が一方のパネルの画面から他方のパネルの画面へ移る際に、図９（Ｂ）に示すようにタイムラグ（以下、ミドルポーチと称する）ＭＰを設け、このミドルポーチＭＰの期間においてはいずれのパネルのどのゲートラインにも電圧が印加されないように制御を行なうことによって表示画質の低下を防止するように構成されている。図９（Ａ）は従来の１画面駆動における動作を、図９（Ｂ）は本実施例の液晶コントローラドライバによる駆動によって前記第１液晶パネル１１０に表示されるサブ画面から第２液晶パネル１２０に表示されるメイン画面へ表示が移る場合の動作を模式的に示したものである。
【００７０】
図９（Ｂ）に示されているように、本実施例では、サブ画面表示の際にはγレジスタ１（２２１）が選択されてその設定値に基づいて階調電圧が生成され、メイン画面表示の際にはγレジスタ２（２２２）が選択されてその設定値に基づいて異なる階調電圧が生成される。そして、γレジスタ１からγレジスタ２への切替えはミドルポーチＭＰの期間に行なわれる。さらに、表示がメイン画面からサブ画面に戻る際にはもともと帰線期間としてフロントポーチと呼ばれる間合い時間ＦＰとバックポーチと呼ばれる間合い時間ＢＰが設けられており、この間に選択レジスタをγレジスタ２からγレジスタ１へ切り替えて階調電圧の切替えを行なう。上記のような制御を行なうことによって、表示画質の低下を招くことなく異なる特性を有する液晶パネル１１０から１２０へ、また１２０から１１０へ表示駆動を移すことができる。
【００７１】
図１０には、上記ミドルポーチを設けた表示切替え制御を行なう場合のゲート線駆動信号Ｇ１〜Ｇ２７２のタイミングチャートが示されている。図１０において、ＦＬＭはフレーム同期信号、ＣＫ０は基準クロック信号、Ｇ１〜Ｇ９６はサブ画面を提供する第１パネルのゲート線の駆動信号、Ｇ９７〜Ｇ２７２はメイン画面を提供する第２パネルのゲート線の駆動信号、Ｓ１〜Ｓ３９６は第１パネルと第２パネルに共通のソース線の駆動信号、ＭＳＣはメイン画面とサブ画面の切替え信号である。全ソース線の駆動信号Ｓ１〜Ｓ３９６は同時に出力され、ゲート線駆動信号Ｇ１〜Ｇ２７２に同期して切替えが行なわれる。図１０に示されているように、ゲート線駆動信号Ｇ９６とＧ９７との間にミドルポーチＭＰが設けられ、ゲート線駆動信号Ｇ２７２とＧ１との間にフロントポーチＦＰおよびバックポーチＢＰが設けられており、これらの期間に切替え信号ＭＳＣによるセレクタＳＥＬ３の切替えでγレジスタの設定値の選択が行なわれる。
【００７２】
上記のように表示画面の切替えの際にミドルポーチ期間を設けることにより、表示画質の低下を招くことなく異なる特性を有する液晶パネル１２０から１１０へ表示駆動を移すことができる。なお、上記実施例では、１つの階調電圧生成回路２１６に２つのγレジスタ２２１，２２２の設定値を選択して与える方式であるため、設定値が切り替わった際にバッファアンプ６３で応答遅れが発生する。
そこで、γ特性がそれぞれ異なる階調電圧生成回路を２つ用意しておく方式が考えられる。このような方式によれば、表示パネルに応じて２つの階調電圧生成回路の出力を切り替えるようにすれば応答遅れをかなり短くすることができるが、階調電圧生成回路を２つ設けると回路規模が非常に大きくなってしまうという不具合がある。これに対し、実施例のように階調電圧生成回路を１つにしてγレジスタの設定値で発生電圧を切り替えるように構成することにより、回路規模の増加を最小限に抑えることが可能となる。
【００７３】
なお、コントロールレジスタＣＴＲの一部にミドルポーチＭＰの期間を指定するレジスタを設け、タイミング制御回路２０３がこのレジスタの設定値に応じてミドルポーチＭＰの期間を可変制御する実施例も考えられる。そして、その場合、ミドルポーチＭＰの期間を１水平期間すなわち基準クロックＣＫ０の周期の整数倍で可変制御するように構成すれば、比較的簡単な回路でミドルポーチＭＰの期間を可変とすることが可能である。このミドルポーチＭＰの期間は、階調電圧生成回路や液晶パネルの特性にもよるが最大でも７水平期間程度あれば充分であると考えられる。
【００７４】
次に、本発明の第２の実施例を、図１１〜図１６を用いて説明する。第２の実施例は、第１の実施例のαブレンディング等の機能に加え、入力された画像を１／２，１／３，……のように縮小するリサイズ機能を液晶コントローラドライバ２００に設けたものである。具体的には、図１１のようにライトアドレス生成回路２１０の前段にリサイズ処理回路２０を設けるようにしたものである。また、リサイズ処理回路２０における縮小率を設定するためのリサイズレジスタＲＳＺや縦方向と横方向の余り画素数を設定するための余りレジスタＲＣＶ，ＲＣＨがコントロールレジスタＣＴＲ内に設けられる。特に制限されるものでないが、この実施例のリサイズレジスタＲＳＺには、縮小率を設定するビットの他に、間引き画素の位置を設定するビットが設けられる。
【００７５】
リサイズ回路２０とレジスタレジスタＲＳＺ，ＲＣＶ，ＲＣＨ以外は、図１に示されているものと同一の構成で良い。図１１には、図１に示されている回路ブロックのうち第２実施例に関係する書込み系の回路のみ示され、読出し系の回路は省略されている。図１には示されていないが図１１に示されている書込み信号生成回路６０は、表示メモリ２０６への書込みの際に許可信号（ライトイネーブル信号）ＷＥを生成する回路で、図１においてはタイミング制御回路２０６内に設けられている。
【００７６】
図１２には、リサイズ回路２０の具体的な構成例が示されている。
リサイズ回路２０は、Ｘ方向すなわちライン方向のアドレスを計数するＸ方向カウンタ２１と、Ｙ方向すなわち列方向のアドレスを計数するＹ方向カウンタ２２と、Ｘ方向カウンタ２１のリセット信号およびＹ方向カウンタ２２のクロック信号を発生する信号発生回路２３と、Ｙ方向カウンタ２２のリセット信号を発生する信号発生回路２４とからなる。
【００７７】
Ｘ方向カウンタ２１は、タイミング制御回路２０６から供給されるアドレスカウント制御信号（クロック信号）によってカウントアップ動作し、信号発生回路２３からのリセット信号によりリセットされ、所定の値の計数を繰返し実行する。アドレスカウント制御信号はチップ外部から供給される書込み制御信号ＷＲ等に基づいて生成される。信号発生回路２３は、Ｘ方向カウンタ２１のカウントアップ信号とライトアドレス生成回路２１０からのＸ方向終了信号と余りレジスタＲＣＨからのＸ方向余り設定ビット信号およびリサイズレジスタＲＳＺからの縮小率設定信号とに基づいて、Ｘ方向カウンタ２１のリセット信号およびＹ方向カウンタ２２のクロック信号を発生する。
【００７８】
Ｙ方向カウンタ２２は、信号発生回路２３からのクロック信号によってカウントアップ動作し、信号発生回路２４からのリセット信号によりリセットされ、所定の値の計数を繰返し実行する。信号発生回路２４は、Ｙ方向カウンタ２３のカウントアップ信号とライトアドレス生成回路２１０からのＹ方向終了信号と余りレジスタＲＣＶからのＹ方向余り設定ビット信号およびリサイズレジスタＲＳＺからの縮小率設定信号とに基づいて、Ｙ方向カウンタ２３のリセット信号を発生する。Ｘ方向カウンタ２１のリセット信号およびＹ方向カウンタ２３のリセット信号は、ライトアドレス生成回路２１０に供給されて内部のアドレスカウンタを更新させる。
【００７９】
ライトアドレス生成回路２１０は、コントロールレジスタＣＴＲに設けられている書込み開始アドレスレジスタＡＤおよび書込み範囲を示すウィンドアドレスを保持するレジスタＨＳＡ，ＨＥＡ，ＶＳＡ，ＶＥＡを参照して、表示メモリ２０６に対するライトアドレスを生成する。書込み開始アドレスレジスタＡＤおよびウィンドアドレスレジスタＨＳＡ，ＨＥＡ，ＶＳＡ，ＶＥＡは、本実施例のリサイズ処理のみでなくベース画像よりも小さな画像を表示メモリ２０６の任意の位置に書き込んで重ね合わせ表示を行なう場合にも使用できるレジスタであり、もともとそのようなレジスタを有する液晶コントローラドライバにおいては、これらのレジスタを新たに設ける必要がない。
【００８０】
また、Ｘ方向カウンタ２１のカウントアップ信号とＹ方向カウンタ２３のカウントアップ信号は、書込み信号生成回路６０に供給され、書込み信号生成回路６０はこれらの信号とタイミング制御回路２０３からの書き込みタイミング信号およびリサイズレジスタＲＳＺからの間引き位置設定ビット信号とに基づいて書込み信号ＷＥを生成するように構成されている。
【００８１】
ここで、図１２のリサイズ処理回路２０による画像縮小処理の原理を、図１４および図１５を用いて説明する。図１４は１／２縮小、図１５は１／３縮小を示す。図示しないが、１／４縮小や１／５縮小も同様の原理で可能である。この縮小率がリサイズレジスタＲＳＺの縮小率設定ビットにより指定されるようにされている。
【００８２】
本実施例のリサイズ処理回路２０は、図１４（Ａ）に示すように書込み画像データを所定の割合で間引くことにより、図１４（Ｂ）に示すように縮小した画像を得てこれを表示メモリ２０６の指定された領域に書き込むものである。図１４（Ａ）では、偶数行と偶数列を間引く例が示されているが、奇数行と奇数列を間引くようにしても縮小した画像を得ることができる。いずれの行および列を間引くかは、リサイズレジスタＲＳＺ内の間引き位置設定ビットにより指定可能にされている。
【００８３】
図１５（Ａ）には外部から供給される縮小前の画像データが、図１５（Ｂ）には１／３縮小において１番目の行と列を間引いて記憶するように設定された場合に表示メモリ２０６に書き込まれる画素データが、また図１５（Ｃ）には１／３縮小において２番目の行と列を間引いて記憶するように設定された場合に表示メモリ２０６に書き込まれる画素データが、さらに図１５（Ｄ）には１／３縮小において３番目の行と列を間引いて記憶するように設定された場合に表示メモリ２０６に書き込まれる画素データが示されている。
【００８４】
図１３には、縮小率が１／２に設定された場合におけるリサイズ処理回路２０の入出力信号および内部信号のタイミングが示されている。図１３から分かるように、書込み信号ＷＥは基準となるライト信号の２周期に１回だけ有効レベル（ハイレベル）にされる。また、Ｘ方向カウンタ２１とＹ方向カウンタ２３はそれぞれ計数値が「０１」になるとリセットされるつまり１０進数で見ると「０」と「１」を繰り返す。縮小率が１／３に設定された場合にはＸ方向カウンタ２１とＹ方向カウンタ２３はそれぞれ計数値が「１０」になるとリセットされ、縮小率が１／４に設定された場合にはそれぞれ計数値が「１１」になるとリセットされる。カウンタが２ビットの場合、１／４縮小まで可能である。カウンタを３ビット構成とすることにより、１／８縮小まで可能にすることができる。
【００８５】
表２にリサイズレジスタＲＳＺの縮小率設定ビットの割当てと画像サイズとの関係を、表３にリサイズレジスタＲＳＺの間引き位置設定ビットの割当てと間引き位置との関係を、表４に縦方向の余り画素数を設定するための余りレジスタＲＣＶのビット割当てと余り画素数との関係をそれぞれ示す。なお、横方向の余り画素数を設定するための余りレジスタＲＣＨの構成は縦方向の余りレジスタＲＣＶのそれと同様であるので、省略する。
【００８６】
【表２】

【００８７】
【表３】

【００８８】
【表４】

【００８９】
ここで、図１６（Ａ）に示すようなデータサイズがＸ×Ｙである転送画像（Ｘ，Ｙは画素数）を１／Ｎに縮小して、図１６（Ｂ）のように表示メモリ（ＲＡＭ）の任意の記憶領域（開始位置Ｘ０，Ｙ０）に格納する場合を例にとって、外部のマイコンによるコントロールレジスタＣＴＲ内の所定のレジスタへの設定の仕方を説明する。なお、Ｎは正の整数である。
【００９０】
外部のマイコンは、リサイズレジスタＲＳＺの間引き位置設定領域に（Ｎ−１）をセットする。（Ｎ−１）とするのは、Ｎ＝１のときに縮小率が１／１であり、表２より縮小率が１／１の場合には間引き位置設定ビットＲＳＺ２，ＲＳＺ１，ＲＳＺ０は“０００”（１０進数の「０」に相当）となるためである。リサイズレジスタＲＳＺの間引き位置設定ビットには、表３に従って縮小率に応じて設定禁止になっていない範囲で自由に設定することができる。レジスタＲＣＶに設定する縦方向の余り画素数Ｌは、余り演算式Ｌ＝ＸｍｏｄＮを用いて、前記画素数Ｘと縮小率Ｎとから求めることができる。同様に、レジスタＲＣＨに設定する横方向の余り画素数Ｍは、余り演算式Ｍ＝ＹｍｏｄＮを用いて、前記画素数Ｘと縮小率Ｎとから求めることができる。
【００９１】
また、外部のマイコンは、上記レジスタの他に、表示メモリの書込み開始アドレスを設定するレジスタＡＤにアドレスＸ０，Ｙ０を設定し、書込み領域設定レジスタＨＳＡ，ＨＥＡ，ＶＳＡ，ＶＥＡにそれぞれＸ０，Ｘ０＋Ｒｘ−１，Ｙ０，Ｙ０＋Ｒｙ−１を設定する必要がある。なお、ここでＲｘ，Ｒｙはそれぞれ表示メモリ２０６内のデータ書込み領域のサイズであり、前記転送画像の画素数Ｘ，Ｙおよび余り画素数Ｌ，Ｍと縮小率Ｎを用いて、Ｒｘ＝（Ｘ−Ｌ）／Ｎ，Ｒｙ＝（Ｙ−Ｍ）／Ｎなる式により求めることができる。
【００９２】
本実施例に従うと、外部のマイコン等は予め所定のレジスタを設定し、リサイズを指示するインストラクションを入力して通常の書込みデータと同様のデータ転送を実行すれば、液晶コントローラドライバ２００内で自動的に画像の縮小が行なわれ、縮小された画像データが表示メモリ２０６に格納される。本機能を利用すると、例えば複数の画像のサムネイル（縮小画像が並んだ一覧表）を作成したり、カメラ付き携帯電話器において相手方から送られてきた画像を画面全体に表示してその一部に自己のカメラで撮影した画像を縮小表示させるようなことを短時間に行なうことができるようになるという利点がある。
【００９３】
又メイン画像パネルとサブ画像パネルを持つカメラ付き携帯電話機において、第一の実施例と合わせて、表示ＲＡＭのメモリ空間をメイン画像パネルとサブ画像パネルと更にαブレンディング及びリサイズ用の空間を設けることにより、表示ＲＡＭの占有面積が大きくなるものの、カメラを使う時に撮影しようとする画像をメイン画面全体に表示させることにより撮影画面を確認しつつ、サブ画面で撮影相手に撮影しようとする画像をリサイズにより縮小表示して確認してもらえるようにしながら、αブレンディングによりメインパネルに時間や携帯の状態等の情報を透かした状態で表示を行うことができ、更に外部から送られてきた画像をリサイズしてαブレンディングによりメインパネルに透けた状態で重ね合わせて表示を行うことができる。又この時に、本発明におけるγ特性の補正を行うことにより、メイン画像パネルとサブ画像パネルの両方を画質の劣化を招くことなく一つの階調電圧生成回路からの電圧で駆動し、消費電力、チップ面積の低減を図ることができる。
【００９４】
なお、前記書込み開始アドレス設定用レジスタＡＤおよび書込み領域設定レジスタＨＳＡ，ＨＥＡ，ＶＳＡ，ＶＥＡへの設定の仕方によって、リサイズ回路２０により圧縮された画像データを第１画像の記憶領域に格納させ、図１の実施例の透過演算回路２１１や関連するレジスタを利用して第２画像の記憶領域に記憶されているベース画像データと圧縮画像データを合成した画像を第２液晶パネル１２０に表示させることも可能である。
【００９５】
次に、本発明の第３の実施例を説明する。第３の実施例は、第１の実施例の機能に加え、表示がなされない側の液晶パネルのゲート線を表示時よりも長い周期でスキャンすることで液晶の劣化を防止するようにしたものである。
図２に示されているようなソース線を共通にする２つの液晶パネル１１０および１２０を有する液晶表示デバイス１００を駆動するシステムでは、一方の液晶パネルの表示が不要で表示を停止させる場合にも他方の液晶パネルの表示駆動のためにソース線に印加された電圧が非表示の液晶パネルの液晶にも印加されてしまう。このとき、非表示の液晶パネルのゲート線のスキャン動作を停止させると、液晶に交流電圧が印加されなくなって液晶の劣化を招くおそれがある。
【００９６】
そこで、この実施例の液晶コントローラドライバは、非表示の液晶パネルのゲート線に対してもスキャン動作を行なって液晶の劣化を防止し、かつそのスキャン周期を通常表示駆動の際よりも充分に長くすることで消費電力の低減を図るようにしている。図１８には、一例として第１液晶パネル１１０のサブ画面は通常の表示を行ない第２液晶パネル１２０のメイン画面の表示を停止させる場合のゲート線駆動信号のタイミングの例が示されている。
【００９７】
図１８のタイミングに従うと、第１液晶パネル１１０のゲート線Ｇ１〜Ｇ９６には各フレーム毎に１回ずつ駆動パルスが印加されるのに対し、第２液晶パネル１２０のゲート線Ｇ９７〜Ｇ２７２には奇数フレーム毎に駆動パルスが印加される。図示の都合上、図１８においては、非表示の第２液晶パネル１２０のゲート線Ｇ９７〜Ｇ２７２に対して奇数フレーム毎に駆動パルスを印加する場合を示したが、非表示の液晶パネルのゲート線に対するスキャンの周期は、液晶の劣化を防止可能な範囲でできるだけ長い時間に設定するのが望ましい。これにより、非表示の液晶パネルのゲート線には所定のインターバルをおいて駆動パルスが印加されるようになる。その結果、非表示の液晶パネルにおいても液晶に交番電圧が印加されるようになって液晶の劣化が防止される。
【００９８】
なお、この実施例の液晶コントローラドライバは、非表示の液晶パネルのゲート線のスキャン動作に合わせてソース線には黒色を表示させる画素データに対応した電圧を印加するように構成されている。実施例の液晶パネルは黒色を表示させる画素データに対応した電圧が白色を表示させる画素データに対応した電圧よりも低いので、白色を表示させる場合よりも画素電極の充放電に伴う電力損失が少なくて済むためである。白色を表示させる画素データに対応した電圧の方が低い液晶パネルに対しては、非表示の際に色を表示させる電圧を印加するようにしてもよい。
【００９９】
図１９は、本発明に係る液晶表示駆動制御装置（液晶コントローラドライバ）を備えたシステムの一例としての携帯電話器の全体構成を示すブロック図である。
この実施例の携帯電話器は、表示手段としての液晶表示デバイス１００、送受信用のアンテナ３１０、音声出力用のスピーカ３２０、音声入力用のマイクロホン３３０、ＣＣＤ（チャージ・カップルド・デバイス）やＭＯＳセンサなどからなる固体撮像素子３４０、該固体撮像素子３４０からの画像信号を処理するＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）などからなる画像信号処理回路２３０、本発明に係る液晶表示駆動制御装置としての液晶コントローラドライバ２００、スピーカ３２０やマイクロホン３３０の信号の入出力を行なう音声インタフェース２４１、アンテナ３１０との間の信号の入出力を行なう高周波インタフェース２４２、音声信号や送受信信号に係る信号処理等を行なうベースバンド部２５０、ＭＰＥＧ方式等に従った動画処理等マルチメディア処理機能や解像度調整機能、ジャバ高速処理機能等を有するマイクロプロセッサなどからなるアプリケーションプロセッサ２６０、電源用ＩＣ２７０およびデータ記憶用のメモリ２８１，２８２等を備えてなる。
【０１００】
アプリケーションプロセッサ２６０は、固体撮像素子３４０からの画像信号の他、高周波インタフェース２４２を介して他の携帯電話器から受信した動画データも処理する機能を有する。液晶コントローラドライバ２００とベースバンド部２５０とアプリケーションプロセッサ２６０とメモリ２８１，２８２と画像信号処理回路２３０はシステムバス２９１によりデータ転送可能に接続されている。図１９の携帯電話システムでは、システムバス２９１の他に表示データバス２９２が設けられ、この表示データバス２９２には液晶コントローラドライバ２００とアプリケーションプロセッサ２６０およびメモリ２８１が接続されている。
【０１０１】
なお、上記ベースバンド部２５０は、例えばＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）などからなり音声信号処理を行なう音声信号処理回路２５１、カスタム機能（ユーザ論理）を提供するＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔｓ）２５２、ベースバンド信号の生成や表示制御、システム全体の制御等を行なうシステム制御装置としてのマイコン２５３等により構成される。
【０１０２】
メモリ２８１，２８２のうち２８１は揮発性メモリで通常ＳＲＡＭやＳＤＲＡＭにより構成され、さまざまな画像処理を行った画像データ等が保存されるフレームバッファ等として用いられる。メモリ２８２は不揮発性メモリで例えば所定のブロック単位で一括消去可能なフラッシュメモリにより構成され、表示制御を含む携帯電話器システム全体の制御プログラムや制御データの記憶用に使用される。
【０１０３】
前記実施例の液晶コントローラドライバを用いた本システムでは、液晶表示デバイス１００として、表示画素がマトリックス状に配列されたドットマトリックス方式のカラーＴＦＴ液晶パネルを用いることができる。さらに、液晶表示デバイス１００が図２に示されているような２画面を有するものである場合にも１つの液晶コントローラドライバで駆動することができる。
【０１０４】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例の液晶表示駆動制御装置により駆動されるカラー液晶パネルは、同一列にはＲＧＢのうち同一色の画素が配置されていると説明したが、例えば液晶コントローラドライバ２００と液晶パネルとの間に液晶パネルへ送るＲＧＢ画像信号の転送順序をＲ−Ｇ−ＢからＧ−Ｂ−Ｒ，Ｂ−Ｒ−Ｇのように変える回路を設けたりすることで、列方向にもＲＧＢが順に配置されているような液晶パネルに対しても本発明を適用することができる。また、前記実施例においては、液晶表示駆動制御装置にゲート線駆動回路２１９が設けられていると説明したが、ゲート線駆動回路が別の半導体集積回路として構成されている場合にも本発明を適用することができる。
【０１０５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である液晶表示装置の駆動制御装置およびそれを適用した携帯電話器について説明したが、この発明はそれに限定されるものでなく、液晶以外のドットマトリックス型の表示装置の駆動制御装置および携帯電話器以外のＰＨＳ（Ｐｅｒｓｏｎａｌ Ｈａｎｄｙｐｈｏｎｅ Ｓｙｓｔｅｍ）、ＰＤＡなど種々の携帯型電子機器に適用することができる。
【０１０６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、透かし表示のための演算を液晶表示駆動制御装置の側で行なうため、カラー液晶パネルとそれを駆動する液晶表示駆動制御装置とマイクロプロセッサを備えたシステムにおけるマイクロプロセッサの負担を軽減することができる。
【０１０７】
また、本発明に従うと、透かし表示と透かし無し表示を繰り返し行なう場合に、表示を切り替える度にマイクロプロセッサがいちいち外部メモリから画像データを読み出して液晶表示駆動制御装置へデータを送る必要がなく、液晶表示駆動制御装置内の表示メモリにある画像データを用いてインストラクションのみで表示内容を切り替えることができるため、表示の切替えが速くかつ消費電力の少ない表示システムを実現することができる。
【０１０８】
さらに、本発明に従うと、内蔵メモリの記憶容量を２つの液晶パネルの画像データを合計した大きさとし、いずれか使用しないパネルに対応した記憶領域を利用して透かし表示のために重ね合わされる他の画像データを記憶させるため、記憶容量の小さな内蔵メモリを効率良く管理して多様な表示を行なうことができるとともに、同様な機能を有するシステムに比べて液晶表示駆動制御装置に内蔵される表示メモリの記憶容量を減少させ、チップサイズひいてはコストを低減することができる。
【０１０９】
また、本発明に従うと、使用する液晶パネルのγ特性に応じた階調電圧を生成することができるため、２以上の液晶パネルを備えたシステムにおいて１つの表示駆動制御装置により２以上の液晶パネルをそれぞれのパネルの特性に応じて最適駆動することができるという効果がある。
【図面の簡単な説明】
【図１】本発明に係る表示駆動制御装置を適用した液晶コントローラドライバの第１の実施例を示すブロック図である。
【図２】第１の実施例の液晶コントローラドライバによって駆動可能な液晶表示デバイスの構成例と表示メモリの画像データ記憶領域との対応を示す説明図である。
【図３】２つの表示パネルを有する液晶表示デバイスの一方の画面に透かし画像を表示する場合の表示領域と画像データ記憶領域との対応を示す説明図である。
【図４】第１の実施例の液晶コントローラドライバ内のタイミング制御回路に設けられるリードアドレス生成部の構成例を示すブロック図である。
【図５】第１の実施例の液晶コントローラドライバ内の表示メモリの後段に設けられる透過演算回路の構成例を示すブロック図である。
【図６】第１の実施例の透過演算回路における信号のタイミングを示すタイミングチャートである。
【図７】第１の実施例の液晶コントローラドライバで扱われる１画素の画像データのデータフォーマットを示す説明図である。
【図８】第１の実施例の液晶コントローラドライバを構成する階調電圧生成回路の構成例を示すブロック図である。
【図９】従来の液晶コントローラドライバと第１の実施例を適用した液晶コントローラドライバにより駆動される液晶パネルの画面の表示タイミングを示す説明図である。
【図１０】第１の実施例を適用した液晶コントローラドライバにより駆動される２つの液晶パネルの表示画面の駆動タイミングを示すタイミングチャートである。
【図１１】第２の実施例を適用した液晶コントローラドライバの書込み系回路の構成を示すブロック図である。
【図１２】第２の実施例を適用した液晶コントローラドライバを構成するリサイズ処理回路の構成例を示すブロック図である。
【図１３】第２の実施例のリサイズ処理回路における信号のタイミングを示すタイミングチャートである。
【図１４】図１４（Ａ）は第２の実施例のリサイズ処理の原理を示す説明図、図１４（Ｂ）は縮小された画像データのイメージを示す説明図である。
【図１５】第２の実施例のリサイズ処理による１／３縮小の３つのパターンを示す説明図である。
【図１６】第２の実施例におけるリサイズ処理前の画像データとリサイズ処理後のメモリ内の圧縮データの格納状態を示す説明図である。
【図１７】液晶パネルのγ特性を補正する階調電圧を示す図である。
【図１８】第３の実施例を適用した液晶コントローラドライバにおけるインターバル・スキャンの動作タイミングを示すタイミングチャートである。
【図１９】本発明を適用した液晶コントローラドライバの応用システムの一例としての携帯電話器の全体構成を示すブロック図である。
【符号の説明】
１００ 表示装置（液晶デバイス）
１１０ 第１液晶パネル
１２０ 第２液晶パネル
１３０ フレキシブル配線ケーブル（ＦＰＣ）
２００ 表示駆動制御装置（液晶コントローラドライバ）
２０１ 制御部
２０２ クロック信号生成回路（パルスジェネレータ）
２０３ タイミング制御回路
２０６ 表示メモリ（表示メモリ）
２０７ ビット処理回路
２１０ ライトアドレス生成回路
２１１ 透過演算回路

Claims (18)

1. 表示画像データを記憶する表示メモリを備え、前記表示メモリから順次表示画像データを読み出して表示装置の駆動信号を生成し出力する表示駆動制御装置であって、
   前記表示メモリは表示装置の一画面分の表示データよりも大きなデータを格納可能な記憶容量を有するように構成され、
   前記表示メモリの後段には、該表示メモリから読み出された第１画像データと第２画像データに対してビットシフト処理を行なってから加算することにより２つの画像の透過表示データを得る透過演算回路が設けられてなることを特徴とする表示駆動制御装置。
2. 前記表示メモリに格納される前記第２画像データは、３原色の各色コードと透過率もしくはビットシフト量を意味するコードとを含むことを特徴とする請求項１に記載の表示駆動制御装置。
3. 前記第２画像データが表示される位置を設定可能なレジスタが複数個設けられていることを特徴とする請求項１又は２に記載の表示駆動制御装置。
4. 前記第２画像データが格納される前記表示メモリ内の格納位置を設定可能なレジスタが複数個設けられていることを特徴とする請求項３に記載の表示駆動制御装置。
5. 前記第１画像データが格納される前記表示メモリ内の格納位置を設定可能なレジスタが設けられていることを特徴とする請求項４に記載の表示駆動制御装置。
6. 前記透過演算回路による透過演算処理の際に前記第１画像データと前記第２画像データは時分割方式で読み出されることを特徴とする請求項２に記載の表示駆動制御装置。
7. 前記透過演算回路は、第１および第２のビットシフタと加算器とを備え、前記表示メモリより読み出された第１画像データは第１のビットシフタによりまた前記表示メモリより読み出された第２画像データは第２のビットシフタによりそれぞれビットシフトされた後、前記加算器で加算されることを特徴とする請求項６に記載の表示駆動制御装置。
8. 前記第１および第２のビットシフタは各々１ビットシフト動作可能なビットシフタであることを特徴とする請求項７に記載の表示駆動制御装置。
9. 前記透過演算回路は、前記加算器の後段にラッチ回路を備え、前記ラッチ回路にラッチされた第１画像データまたは第２画像データを前記第１または第２のビットシフタに伝達する経路が設けられていることを特徴とする請求項８に記載の表示駆動制御装置。
10. 外部から入力される前記第２画像データの３原色の各色コードのいずれかのビットと透過率もしくはビットシフト量を意味するコードのビットとを入れ替えて前記表示メモリに供給するビット処理回路を有することを特徴とする請求項２に記載の表示駆動制御装置。
11. 表示画像データを記憶する表示メモリを備え、前記表示メモリから順次表示画像データを読み出してカラー表示装置の駆動信号を生成し出力する表示駆動制御装置であって、
    前記表示メモリは表示装置の第１ベース画像データと第２ベース画像データを格納可能な記憶容量を有するように構成され、
    前記表示メモリに第１ベース画像データが格納される際には、該表示メモリの残りの記憶領域に前記第１ベース画像データと合成表示される画像データが格納可能に構成されてなることを特徴とする表示駆動制御装置。
12. 前記表示メモリに第２ベース画像データが格納される際には、該表示メモリの残りの記憶領域に前記第２ベース画像データと合成表示される画像データが格納可能に構成されてなることを特徴とする請求項１１に記載の表示駆動制御装置。
13. 前記表示メモリの残りの記憶領域に格納される画像データは、前記第１ベース画像データまたは第２ベース画像データと透過表示される画像データであることを特徴とする請求項１２に記載の表示駆動制御装置。
14. 表示画像データを記憶する表示メモリを備え、前記表示メモリから順次表示画像データを読み出してカラー表示装置の駆動信号を生成し出力する表示駆動制御装置であって、
    前記表示装置の第１の表示領域の選択線をスキャン駆動する信号と前記表示装置の第２の表示領域の選択線をスキャン駆動する信号を各々異なる周期で生成可能な駆動回路を備え、前記第１の表示領域の表示の際には前記第２の表示領域の表示を停止し、前記第２の表示領域の表示の際には前記第１の表示領域の表示を停止し、表示を停止した表示領域の選択線スキャン駆動信号の周期を、表示を行なう表示領域の選択線スキャン駆動信号の周期よりも長くするように構成されてなることを特徴とする表示駆動制御装置。
15. 前記表示メモリは、前記第１の表示領域に表示される第１ベース画像データと前記第２の表示領域に表示される第２ベース画像データを格納可能な記憶容量を有するように構成され、
    前記表示メモリに第１ベース画像データが格納される際には該表示メモリの残りの記憶領域に前記第１ベース画像データと合成表示される画像データが格納可能に構成されていることを特徴とする請求項１４に記載の表示駆動制御装置。
16. 表示画像データを記憶する表示メモリを備え、前記表示メモリから順次表示画像データを読み出してカラー表示装置の駆動信号を生成し出力する表示駆動制御装置であって、
    前記表示メモリの後段には、該表示メモリから読み出された第１画像データと第２画像データに対してビットシフト処理を行なってから加算することにより２つの画像の透過表示データを得る透過演算回路が設けられ、
    前記表示メモリは表示装置の第１ベース画像データと第２ベース画像データを格納可能な記憶容量を有するように構成され、
    前記表示メモリに第１ベース画像データが格納される際には該表示メモリの残りの記憶領域に前記第１ベース画像データと合成表示される画像データが、また前記表示メモリに第２ベース画像データが格納される際には該表示メモリの残りの記憶領域に前記第２ベース画像データと合成表示される画像データが格納可能に構成され、
    前記透過演算回路は、前記第１ベース画像データまたは第２ベース画像データと前記合成表示される画像データとから透過表示データを生成可能に構成されてなることを特徴とする表示駆動制御装置。
17. 前記表示メモリから前記第１ベース画像データを読み出して前記表示装置の駆動信号を生成し出力する際には前記第２ベース画像データが表示されるべき領域に対応する前記表示装置の選択線スキャン駆動信号の周期を長くし、
    前記表示メモリから前記第２ベース画像データを読み出して前記表示装置の駆動信号を生成し出力する際には前記第１ベース画像データが表示されるべき領域に対応する前記表示装置の選択線スキャン駆動信号の周期を長くするように構成されていることを特徴とする請求項１６に記載の表示駆動制御装置。
18. 請求項１〜１７のいずれかに記載の表示駆動制御装置と、該表示駆動制御装置によって駆動される表示装置と、前記表示メモリに書き込まれる表示データの生成およびその書込み位置情報に関する設定を行なうシステム制御装置と、を備え、
    前記システム制御装置は、前記表示装置に前記表示メモリより読み出されて合成された画像データを表示させる場合にも合成されない画像データを表示させる場合にも同一フォーマットの画像データを転送することを特徴とする表示装置を備えた電子機器。

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