JP4134124B2 - 表示制御装置 - Google Patents

Description

この発明は、複数の表示セグメントが２次元配列された表示部（例えばドットマトリックス型表示部）の表示制御を行う表示制御装置更には該表示制御装置における表示データを記憶するメモリの書込みラッチ回路に適用して有効な技術に関し、例えば液晶表示制御装置およびそれを搭載した携帯用電子機器に利用して有効な技術に関する。

近年、携帯電話器やページャーなどの携帯用電子機器の表示装置としては、一般に複数の表示画素が例えばマトリックス状に２次元配列されたドットマトリックス型液晶パネルが用いられており、機器内部にはこの液晶パネルの表示制御を行なう半導体集積回路化された表示制御装置や液晶パネルを駆動するドライバもしくはドライバを内蔵した表示制御装置が搭載されている。そして、この表示制御装置には液晶パネルに表示する表示データを記憶する書換え可能なＲＡＭ（ランダム・アクセス・メモリ）が内蔵されているものがあり、表示制御装置は機器全体を制御したり送受信信号の処理等を行なうマイクロプロセッサから表示すべきデータを受け取ると内部のＲＡＭ（以下、表示ＲＡＭと称する）の表示データを書き換えるように構成されている。

具体的には、図１１に示すように、マイクロプロセッサからバスＢＵＳ０〜ＢＵＳ１５を介して供給される１ワード（１６ビット）のような書込みデータを、表示ＲＡＭ１４０のビット線に対応して設けられているラッチ回路群ＬＴＧ１〜ＬＴＧ４に、図１２に示すようなタイミング信号φ１１，φ１２……に同期して順次取り込み、各ラッチ回路群ＬＴＧ１〜ＬＴＧ４と表示ＲＡＭとの間に設けられている伝送ゲート群ＴＧＴ１〜ＴＧＴ４をタイミング信号φ３１，φ３２……によって順次開いて、ワード単位でデータを表示ＲＡＭ１４０に順次書き込んで行く方式が一般的であった。

従来、このような携帯用電子機器に用いられる液晶パネルは、モノクロ表示のものが多かった。しかしながら、近年、携帯用電子機器の高機能化に伴い、表示部に表示される内容の多様化が進んでおり、カラー表示や動画表示を行なうものも提供されつつある。

ところで、カラー表示や動画表示を行なおうとすると、モノクロ静止画像表示に比べて表示データが非常に多くなるため、マイクロプロセッサとして動作周波数の高いものが使用されるとともに、表示ＲＡＭに対しても高速な書込み動作が要求される。

しかしながら、携帯用電子機器のうち特に携帯電話器は電池消耗を減らすため、これに搭載される表示制御装置などのＬＳＩは低消費電力であることが要求される。ところが、従来の表示制御装置に内蔵されている表示ＲＡＭは、図１２に示されているように１ワードずつ順番に書き込んで行く方式であるため、マイクロプロセッサからの表示データの伝送速度に応じて書込み速度を速くしようとすると、伝送速度に比例して消費電力が増大してしまうという問題点があることが分った。

この発明は、上記のような問題点に鑑みてなされたもので、消費電力を増大させることなく内部の表示ＲＡＭに対するデータの書込みを高速で行なえる表示制御装置およびそれを搭載した携帯用電子機器を提供することを目的としている。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、表示装置の表示データを記憶可能であって所定のビット単位で表示データの書込みが行われる表示メモリを備え、該表示メモリから順次表示データを読み出して表示装置に対する駆動信号を形成し出力する表示制御装置において、前記表示メモリは、縦方向と横方向にそれぞれ整列配置された複数のメモリセルと同一行のメモリセルの選択端子が接続された複数のワード線と該ワード線と交差する方向に配設され同一列のメモリセルのデータ入出力ノードが接続された複数のビット線とを備えたメモリアレイを有し、前記ビット線には入力用の伝送手段と出力用の伝送手段が接続され、前記入力用の伝送手段によるデータの伝送で選択状態のワード線に接続されているメモリセルへのデータの書込みが行なわれ、前記出力用の伝送手段によるデータの伝送で選択状態のワード線に接続されているメモリセルからのデータの読出しが行なわれるように構成され、前記所定ビット単位の表示データを順次取込み可能な複数の第１データラッチ手段を備え、該第１データラッチ手段に保持されている表示データが、該第１データラッチ手段へ取り込まれる表示データのビット数の整数倍（ｎ倍）のビット単位で、前記入力用の伝送手段により前記表示メモリのビット線に一括して伝送可能に構成したものである。

上記した手段によれば、表示メモリがセンスアンプを有しない構成つまり表示メモリへの書込みデータは入力用伝送手段によりラッチ回路から直接ビット線に伝送され、読出し時にはビット線のデータが出力用伝送手段により出力されるとともに、複数のデータが一旦ラッチ回路にラッチしてから一括して表示メモリに書き込まれるため、センスアンプのない分消費電力を減らせるとともにデータを１つずつ表示メモリに書き込む方式に比べて表示メモリのアクセス回数（ワード線の立上げ回数）が少なくなってメモリの消費電力を減らすことができる。また、センスアンプを省略したことにより書込み速度や読出し速度が遅くなったとしても複数の書込みデータを一括して表示メモリに書き込むことができるためデータを１つずつ書込む従来方式に比べてデータの書込みも高速で行なえるようになる。

また、望ましくは、前記第１データラッチ手段に保持されている表示データを前記第１データラッチ手段へ取り込まれる表示データのビット数の整数倍のビット単位で取込み可能な複数の第２データラッチ手段をさらに備え、前記入力用の伝送手段は該第２データラッチ手段に保持されている表示データを前記第１データラッチ手段へ取り込まれる表示データのビット数の整数倍（ｎ倍）のビット単位で前記表示メモリのビット線に伝送可能に構成する。これにより、表示メモリに書き込むべきデータを第２データラッチ手段から表示メモリへ伝送している間に次に書き込むべき表示データを第１データラッチ手段へ取り込むことができるため、同一ビット線に接続されているメモリセルへのデータ書込みが連続する場合にも高速でデータを書き込むことができるようになる。

さらに、望ましくは、前記入力用の伝送手段による前記表示メモリのビット線へのデータの伝送は、前記第１データラッチ手段への最後のデータの取込みと同一のタイミングで行なわれるようにする。これにより、表示メモリに書き込むべきデータを所定のビット単位の整数倍で表示メモリに伝送する場合においても、最後のデータを第１データラッチ手段に取り込んでから次のサイクルで一括して表示メモリへ伝送する方式よりも１サイクル速くデータを伝送することができる。

また、前記第１データラッチ手段の数は、前記ｎ倍のさらに整数倍であるようにする。これにより、表示メモリの一行に対して連続してデータを書き込む場合に、端数を生じることなくデータの伝送を行なうことができるようになり、トータルのデータ書込み時間を短縮することができる。

さらに、前記入力用の伝送手段により前記表示メモリのビット線に伝送されるべきデータのビット数を設定可能なマスク設定手段を備え、該マスク設定手段の設定情報に基づいて前記入力用の伝送手段が制御されるように構成する。これにより、表示メモリの任意の位置から一括書込みでデータを書き換える場合にも、書換え不要なデータが誤って書き換えられてしまうのを防止することができる。また、一括で書込み可能な複数のデータの途中からデータを書き換える場合にも、マスク設定手段を使用することにより一括書込み方式での書込みが可能となり、書込み時間の短縮が可能となる。

また、前記マスク設定手段は、連続したアドレス範囲の書込みデータの先頭アドレスとその先頭アドレスからマスクすべきデータ量および終了アドレスとその終了アドレスからマスクすべきデータ量を設定可能に構成する。これにより、任意の長さの書込みデータに対してマスク設定手段を使用したマスク書込みが可能となる。

さらに、前記表示メモリから読み出された表示データに基づいて外部の液晶表示装置のセグメント電極を駆動する信号を生成するセグメント駆動手段を設け、１個の半導体チップ上に半導体集積回路として構成する。これにより、液晶表示装置を使用したシステムを構成する場合に、表示制御装置内にセグメント駆動手段が内蔵されているため、システムを構成する部品点数を減らすことができ、実装面積を低減することができるようになる。

また、本発明に係る携帯用電子機器は、上記のような構成を有する表示制御装置と、前記表示メモリに書き込む表示データの生成およびその書込み位置情報に関する設定を行うデータ処理装置と、前記表示メモリから読み出されて表示データに基づき前記表示制御装置により形成された表示駆動信号により表示を行う表示装置とを備えるようにしたものである。これにより、携帯用電子機器の電源である電池の消耗を少なくすることができ、一回の充電で長時間の稼動が可能な携帯用電子機器を実現することができる。
さらに、前記表示装置はドットマトリックス型の液晶表示装置とする。これにより、一層電池の消耗を少なくして稼動時間を延ばすことができる。

また、前記表示制御装置は前記液晶表示装置のセグメント電極を駆動する信号を生成するセグメント駆動手段を備え、前記液晶表示装置のコモン電極を駆動する信号を生成するコモン電極駆動回路は前記表示制御装置が形成された半導体チップとは別個の半導体チップ上に半導体集積回路として構成され、該コモン電極駆動回路は前記表示制御装置を構成する素子よりも耐圧の高い素子で構成する。これにより、高耐圧を必要とするコモン電極駆動回路のみを別のチップで構成することができ、セグメント駆動手段とコモン電極駆動回路を同一のチップ上に形成する場合に比べて性能を向上させることができかつプロセスを簡単にして製造コストを下げることができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、消費電力を増大させることなく内部の表示ＲＡＭに対するデータの書込みを高速で行なえる表示制御装置およびそれを搭載した携帯用電子機器を実現することができる。

以下、この発明の好適な実施の形態を図面に基づいて説明する。
図１（Ａ）は、本発明に係る表示制御装置の第１の実施例である液晶コントロールドライバを備えた携帯電話器の全体構成を示すブロック図である。
この実施例の携帯電話器は、表示部としての液晶パネル１０、送受信用のアンテナ２１、音声出力用のスピーカ２２、音声入力用のマイクロホン２３、本発明に係る表示制御装置としての液晶コントロールドライバ１００、スピーカ２２やマイクロホンの信号の入出力を行なう音声インターフェース３０、アンテナ２１との間の信号の入出力を行なう高周波インターフェース４０、音声信号や送受信信号に係る信号処理を行うＤＳＰ（Digital Signal Processor）４１、カスタム機能（ユーザ論理）を提供するＡＳＩＣ（application specific integrated circuits）４２、表示制御を含め装置全体の制御を行うデータ処理装置としてのマイクロプロセッサもしくはマイクロコンピュータ（以下、マイコンと略す）５３およびデータ記憶用のメモリ６０等を備えてなる。上記ＤＳＰ５１、ＡＳＩＣ５２およびマイコン５３により、いわゆるベースバンド部５０が構成される。

特に制限されるものでないが、上記液晶パネル１０は、多数の表示画素が例えば１７６×１２８画素のようなマトリックス状に配列されたドットマトリックス方式のパネルである。なお、カラー表示の液晶パネルの場合、１画素は赤、青、緑の３ドットで構成される。また、メモリ６０は、例えば所定のブロック単位で一括消去可能なフラッシュメモリ等から構成され、表示制御を含む携帯電話器システム全体の制御プログラムや制御データが記憶されると共に、２次元的な表示パターンとして文字フォント等の表示データが格納されたパターンメモリであるＣＧＲＯＭ（character generator read only memory）としての機能を兼ね備えている。

さらに、この実施例のシステムにおいては、液晶コントロールドライバ１００に、液晶パネル１０のセグメント電極（例えば３８４本の電極）を駆動するセグメントドライバが内蔵され、液晶パネル１０のコモン電極（例えば１７６本の電極）を駆動するコモンドライバ７０は別の半導体チップ上に構成されている。ただし、このような構成に限定されるものでなく、例えば図１（Ｂ）に示すように液晶コントロールドライバ１００にセグメントドライバとコモンドライバを内蔵させた液晶コントロールドライバとして構成するようにしても良い。

図２は、図１（Ａ）の構成を有する液晶コントロールドライバ１００の実施例を示すブロック図である。
この実施例の液晶コントロールドライバ１００は、外部からの発振信号もしくは外部端子に接続された振動子からの発振信号に基づいてチップ内部の基準クロックパルスを生成するパルスジェネレータ１１０、このクロックパルスに基づいてチップ内部のタイミング制御信号を発生するタイミング発生回路１１１、外部のマイコン５３からの指令に基づいてチップ内部全体を制御する制御部１２０、マイコン５３との間のデータの送受信を行なうシステムインタフェース１３１、外部のコモンドライバチップ７０に対して制御信号ＣＳやクロック信号ＣＣＬコマンドＣＤＭ等を供給するコモンドライバ・インタフェース１３２、表示データをビットマップ方式で記憶する表示メモリとしての表示ＲＡＭ（Random Access Memory）１４０等を備えている。表示ＲＡＭは例えば１７６ワード線×１０２４ビットで構成され、２ＭＨｚ程度の動作速度とされる。

また、この実施例の液晶コントロールドライバ１００には、上記表示ＲＡＭ１４０に対するアドレスを生成するアドレスカウンタ１５１、表示ＲＡＭ１４０から読み出されたデータを保持するリードデータラッチ回路１５２、リードデータラッチ回路１５２に読み出されたデータすなわち既に表示されている表示内容とマイコン５３から供給された新たな表示データとに基づいてすかし表示や重ね合わせ表示のための論理演算を行なう論理演算手段やスクロール表示のためのビットシフト手段などを備えマイコン５３からの書込みデータまたは表示ＲＡＭ１４０からのリードデータに対するビット処理を行なうビットオペレーション回路１５３、ビット処理されたデータを取り込んで上記表示ＲＡＭ１４０に対してデータの書込みを行なう書込みラッチ回路１６０、上記制御部１２０およびアドレスカウンタ１５１からの信号に基づいて書込みラッチ回路１６０に対するタイミング信号を生成する書込みタイミング生成回路１７０が設けられている。すかし表示や重ね合わせ表示等が不要なときは、マイコン５３から供給されたデータはビットオペレーション回路１５３を素通りして書込みラッチ回路１６０に伝達される。なお、マイコン５３から書込みラッチ回路１６０へのデータ書込み速度は、例えば１０ＭＨｚ程度とされる。

さらに、この実施例の液晶コントロールドライバ１００には、カラー表示や階調表示に適した波形信号を生成するＰＷＭ階調回路１８１、表示ＲＡＭ１４０から液晶パネルへの表示のために読み出された表示データを保持する表示データラッチ回路１８２、該表示データラッチ回路１８２に保持された表示データに基づいて上記ＰＷＭ階調回路１８１から供給される波形信号の中から表示データに応じた波形信号を選択する階調制御回路１８３、選択された階調データを保持する出力ラッチ回路１８４、該出力ラッチ回路１８４にラッチされたデータに基づいて液晶パネル１０のセグメント電極に印加されるセグメント駆動信号ＳＥＧ１〜ＳＥＧ３８４を出力するセグメントドライバ１８５等が設けられている。

このセグメントドライバ１８５には、前記コモンドライバチップ７０から供給される液晶駆動電圧ＶＳが印加可能に構成されている。このように、液晶駆動電圧ＶＳが外部から供給されるように構成されることにより、この実施例の液晶コントロールドライバ１００には、内部電源回路が不要となり、電源回路を内蔵させる場合に比べて低耐圧の素子（ＭＯＳＦＥＴ）によりチップ全体の回路を構成することができるようになる。一方、コモンドライバチップ７０は比較的高耐圧の素子により構成される。セグメントドライバとコモンドライバを同一のチップ上に形成すると、高耐圧の素子を形成するプロセスと低耐圧の素子を形成するプロセスとが必要となってプロセスが複雑になるが、別チップとすることによりプロセスを簡略化させることができる。

前記制御部１２０には、この液晶コントロールドライバ１００の動作モードなどチップ全体の動作状態を制御するためのコントロールレジスタ１２１や、カラー表示を行なうためのデータが格納されるカラーパレットレジスタ１２２、表示ＲＡＭ１４０へのデータ書込みの際に一部のデータの書込みを禁止するマスクデータを格納するためのマスクレジスタ１２３などのレジスタが設けられている。制御部１２０の制御方式としては、マイコン５３からコマンドコードを受けるとこのコマンドをデコードして制御信号を生成する方式や予め制御部内に複数のコマンドコードと実行するコマンドを指示するレジスタ（インデックスレジスタと称する）とを備えマイコン５３がインデックスレジスタに書込みを行なうことで実行するコマンドを指定して制御信号を生成する方式など任意の制御方式をとることができる。

このように構成された制御部１２０による制御によって、液晶コントロールドライバ１００は、マイコン５３からの指令およびデータに基づいて上述した液晶パネル１０に表示を行なう際に、表示データを表示ＲＡＭ１４０に順次書き込んでいく描画処理を行うと共に、表示ＲＡＭ１４０から順次表示データを読み出す読出し処理を行なって液晶パネル１０のセグメント電極に印加する信号を形成して駆動する。

システムインターフェース１３１は、マイコン５３との間で表示ＲＡＭへの描画の際などに必要とされるレジスタへの設定データや表示データ等の信号の送受信を行なう。マイコン５３とシステムインターフェース１３１との間には、データ送信先のチップを選択するチップセレクト信号ＣＳ＊、データ格納先のレジスタを選択するレジスタセレクト信号ＲＳ、リード／ライトの制御信号Ｅ／ＷＲ＊／ＳＣＬ，ＲＷ／ＲＤ＊などが送信される制御信号線、レジスタ設定データや表示データなど１６ビットのデータ信号ＤＢ０〜ＤＢ１５が送受信されるデータ信号線とが設けられている。

リード／ライト制御信号としてＥ／ＷＲ＊／ＳＣＬとＲＷ／ＲＤ＊が用意されているのは、６８系のＭＰＵとＺ８０系のＭＰＵおよびシリアルクロック同期の３種類の入出力に対応できるようにするためである。具体的には、信号ＲＳとＥとＲＷは６８系のＭＰＵに対応する制御信号、ＷＲ＊とＲＤ＊はＺ８０系のＭＰＵに対応する制御信号、ＳＣＬはシリアルクロックによる入出力を行なうための制御信号である。なお、符号に＊が付されている信号は、ロウレベルが有効レベルとされる信号であることを意味している。

タイミング発生回路１１１は、前記リードデータラッチ回路１８２や階調データを保持するラッチ回路１８４、セグメントドライバ１８５に対するタイミング信号の他に、セグメント電極の駆動との同期をとるために、外部のコモンドライバチップに対する各種タイミング信号ＣＬ１，ＦＬＭ，Ｍ，ＤＩＳＰＴＭＧ，ＤＣＣＬＫを生成して出力する機能も備えている。

図３には、上記書込みラッチ回路１６０の具体的な回路例が示されている。
この実施例の書込みラッチ回路１６０は、１６ビットのデータバスの各信号線ＢＵＳ０〜ＢＵＳ１５に接続されそれぞれ１６ビットのデータを同時にラッチ可能な１６個のラッチ回路からなる第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４と、該第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４と表示ＲＡＭ１４０のメモリアレイ１４１との間に設けられ第１ラッチ群と同一数のラッチ回路からなる第２ラッチ群ＬＴＧ２１〜ＬＴＧ２４と、第２ラッチ群ＬＴＧ２１〜ＬＴＧ２４の出力端子側に設けられた伝送ゲート群ＴＧＴ１〜ＴＧＴ４とから構成されている。なお、図３に示されているラッチ回路は書込みラッチ回路１６０に設けられているラッチ回路のすべてではなく、図３のような構成を１ユニットとすると、全部で１６ユニット設けられている。すなわち、（１６ビット×４）×１６ユニット＝１０２４ビットの第１および第２ラッチ群とが設けられる。なお、カラー表示の場合、例えば８ビットのデータで１画素（赤、青、緑の３ドット）の階調制御が行なわれる。

この実施例の書込みラッチ回路１６０は、前記書込みタイミング生成回路１５３から供給されるタイミング信号φ１１〜φ１４，φ２１〜φ２４，φ３１〜φ３４により制御される。タイミング信号φ１１〜φ１４，φ２１〜φ２４，φ３１〜φ３４を生成する書込みタイミング生成回路１５３は、制御部１２０内のコントロールジレスタ１２３の設定値に応じて、従来と同様な逐次書込みモードと一括書込みモードとでそれぞれ異なるタイミング信号φ１１〜φ１４，φ２１〜φ２４，φ３１〜φ３４を生成するように構成されている。

図４には、メモリアレイ１４１と伝送ゲート群ＴＧＴの具体例を示す。メモリアレイ１４１には、複数のワード線Ｗ０，Ｗ１……と相補ビット線ＢＬ０，／ＢＬ０；ＢＬ１，／ＢＬ１……が互いに交差する方向に配設され、各ワード線Ｗ０，Ｗ１……と相補ビット線ＢＬ０，／ＢＬ０；ＢＬ１，／ＢＬ１……で囲まれた桝目の中にそれぞれメモリセルＭＣが配置されている。メモリセルＭＣは、公知の６素子のタイプのスタティック型メモリセルで構成され、各メモリセルＭＣの一対の入出力端子がいずれかの相補ビット線ＢＬ０，／ＢＬ０；ＢＬ１，／ＢＬ１……；ＢＬ１５／ＢＬ１５に接続され、メモリセルＭＣの選択端子がいずれかのワード線Ｗ０，Ｗ１……に接続されている。

伝送ゲート群ＴＧＴは、第２ラッチ群ＬＴＧ２１〜ＬＴＧ２４を構成する各ラッチ回路ＬＴ０，ＬＴ１……ＬＴ１５の出力端子に入力端子が接続され、出力端子が上記相補ビット線ＢＬｉ，／ＢＬｉ（ｉ＝０〜１５）の一方（例えば／ＢＬｉ）に接続された第１のクロックド・インバータＧ０，Ｇ１……Ｇ１５と、該インバータＧ０，Ｇ１……Ｇ１５の出力を入力とし出力端子が相補ビット線ＢＬｉ，／ＢＬｉ（ｉ＝０〜１５）の一方（例えばＢＬｉ）に接続された第２のクロックド・インバータＧ２０，Ｇ２１……Ｇ３５とからなる。

そして、これらの相補ビット線ＢＬｉ，／ＢＬｉ（ｉ＝０〜１５）の一方ＢＬｉに接続されたクロックド・インバータＧ０，Ｇ１……Ｇ１５とＧ２０，Ｇ２１……Ｇ３５は、同一のタイミング制御信号φ３１によって制御され、ゲートが開かれるとラッチ回路ＬＴ１，ＬＴ２……ＬＴ１６の出力信号を相補ビット線ＢＬ０，／ＢＬ０；ＢＬ１，／ＢＬ１…………；ＢＬ１５／ＢＬ１５に伝達し、そのとき選択レベルにされているワード線に接続されているメモリセルＭＣに対してデータの書込みが行なわれるように構成されている。

また、相補ビット線ＢＬ０，／ＢＬ０；ＢＬ１，／ＢＬ１…………；ＢＬ１５，／ＢＬ１５のうち一方／ＢＬ０，／ＢＬ１，……／ＢＬ１５の他端には、表示リード用のクロックド・インバータＧ１００，Ｇ１０１……Ｇ１１５の入力端子が接続され、タイミング制御信号φ４０によって制御され、ゲートが開かれるとビット線／ＢＬ０，／ＢＬ１…………／ＢＬ１５のレベルを検出して、そのとき選択レベルにされているワード線に接続されているメモリセルＭＣからの読出しデータを出力するように構成されている。この読出しデータは図２に示されている表示データラッチ回路１８２に伝送される。なお、表示リード用のクロックド・インバータＧ１００，Ｇ１０１……Ｇ１１５が接続されるビット線はＢＬ０，ＢＬ１…………ＢＬ１５であってもよい。

さらに、相補ビット線ＢＬ０，／ＢＬ０；ＢＬ１，／ＢＬ１…………；ＢＬ１５，／ＢＬ１５のうち一方ＢＬ０，ＢＬ１，……ＢＬ１５の始端には、タイミング制御信号φ５０によって制御され、ゲートが開かれると相補ビット線ＢＬ０，ＢＬ１，…………ＢＬ１５のレベルを検出して、そのとき選択レベルにされているワード線に接続されているメモリセルＭＣからの読出しデータを出力する演算リード用のクロックド・インバータＧ２００，Ｇ２０１……Ｇ２１５が接続されている。この読出しデータは図２に示されているリードデータラッチ回路１５３に伝送される。なお、リード用のクロックド・インバータＧ２００，Ｇ２０１……Ｇ２１５が接続されるビット線は／ＢＬ０，／ＢＬ１…………／ＢＬ１５であってもよい。

図５（Ａ）には、この実施例の表示コントロールドライバにおける表示ＲＡＭ１４０への書込みモードのうち一括書込みモードにおけるタイミング信号φ１１〜φ１４，φ２１〜φ２４，φ３１〜φ３４の波形が示されている。
この一括書込みモードでは、先ずタイミング信号φ１１〜φ１４によりデータバスＢＵＳ０〜ＢＵＳ１５上の信号が１６ビットずつ順次第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４に取り込まれる（期間Ｔ１）。そして、最後の１６ビットすなわち４ワード目のデータがＬＴＧ１４に取り込まれるのと同時に、タイミング信号φ２１〜φ２４により第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４にラッチされている４ワードのデータが第２ラッチ群ＬＴＧ１１〜ＬＴＧ１４に取り込まれる（期間Ｔ１）。

しかる後、タイミング信号φ３１〜φ３４により伝送ゲート群ＴＧＴ１〜ＴＧＴ４が同時に開かれて、第２ラッチ群ＬＴＧ２１〜ＬＴＧ２４にラッチされている４ワードのデータが同時に表示ＲＡＭのメモリアレイ１４１のビット線上に伝送されて、そのときアドレスカウンタ１５１からのアドレスＡＤＤをデコーダ（ＤＥＣ）１４２がデコードすることにより選択レベルにされたワード線に接続されているメモリセルへ、伝送されたデータが書き込まれる（期間Ｔ３）。なお、このメモリアレイへのデータの書込みが行なわれている間に、次のデータの第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４への取込みが実行される。

図５（Ｂ）には、逐次書込みモードにおけるタイミング信号φ１１〜φ１４，φ２１〜φ２４，φ３１〜φ３４の波形が示されている。
この逐次書込みモードでは、φ１１〜φ１４とφ２１〜φ２４とは同一タイミングの信号とされ、先ずタイミング信号φ１１によりデータバスＢＵＳ０〜ＢＵＳ１５上の１６ビットの信号が１番目の第１ラッチ群ＬＴＧ１１に取り込まれるとともに、同時にそのデータがタイミング信号φ２１によりそのまま第２ラッチ群ＬＴＧ２１に取り込まれる。続いて、タイミング信号φ３１により伝送ゲート群ＴＧＴ１が開かれて、第２ラッチ群ＬＴＧ２１にラッチされている１ワードのデータが表示ＲＡＭ１４０のメモリアレイの対応するビット線上に伝送されてメモリセルへの書込みが行なわれる（期間Ｔ１１）。

次に、タイミング信号φ１２によりデータバスＢＵＳ０〜ＢＵＳ１５上の１６ビットの信号が２番目の第１ラッチ群ＬＴＧ１２に取り込まれるとともに、同時にそのデータがタイミング信号φ２２により第２ラッチ群ＬＴＧ２２にそのまま取り込まれる。続いて、タイミング信号φ３２により伝送ゲート群ＴＧＴ２が開かれて、第２ラッチ群ＬＴＧ２２にラッチされている１ワードのデータが表示ＲＡＭ１４０のメモリアレイの対応するビット線上に伝送されてメモリセルへの書込みが行なわれる（期間Ｔ１２）。

このようにして、データバスＢＵＳ０〜ＢＵＳ１５上の１６ビットの信号が順次メモリアレイに書き込まれていく。ただし、この逐次書込みモードでは、第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４……に対して順番にデータを取り込ませて書込みを行なう必要はなく、例えばＬＴＧ１２，ＬＴＧ１４，ＬＴＧ１３，ＬＴＧ１１……のように任意の順番で行なうことができる。

図５（Ａ）と（Ｂ）を比較すると明らかなように、一括書込みモードを利用すると書込み所要時間を短縮することができるとともに、逐次書込みモードでは同一のワードに接続されているメモリセルであっても１ワードのデータの書込みが行なわれる度にワード線の立上げが必要になるため、消費電力が多いが、一括書込みモードでは同一のワードに接続されているメモリセルに対しては４ワードのデータを同時に書き込むことができるため、ワード線の立上げも１回で済み、その分消費電力を減らすことができる。つまり、一括書込みモードを利用するとラッチ回路へのデータの取り込みを高速化してもメモリアレイへのデータの書込み回数は減らすことができるため、逐次書込みモードでの１ワードのデータの書込みに対して書込み所要時間および消費電力を増加させることなく４倍のデータの書込みを行なうことができる。

上記実施例では、４ワードのデータを順次ラッチ回路に取り込んで一括してメモリアレイに書き込むようにしているが、同様にして５ワード以上のデータをラッチ回路に順次取り込んでから一括してメモリアレイに書き込むように構成することも可能である。ただし、一括して書き込むデータの量を増加させると、表示ＲＡＭ１４０内の一部例えば一ワードのデータのみ書き換えたいような場合にも複数ワード分のデータをラッチ回路へ送ってやる必要が生じるため、マイコンの負担が大きくなるとともに、連続しないアドレスに対する書込みが続く場合にはオーバーヘッドも大きくなる。

従って、一括して書き込むデータの大きさは、システムにおいて比較的頻繁に行なわれるデータの書込みサイズに応じて決定してやればよい。本実施例のシステムは、このような観点から４ワードのデータを一括書込みするように構成したものである。

図６（Ａ）には、本実施例の液晶コントロールドライバ１００を使用したシステムにおいて、例えば表示ＲＡＭ１４０の全メモリセルにデータを書き込む際の各ワード（１６ビットのデータ）とアドレスとの関係を示す。図において、１ライン目のアドレス"００００"〜"００３Ｆ"は液晶パネル１０の１ライン分の１０２４ビット（６４ワード）のデータのアドレスを示しており、特に制限されるものでないが、この実施例ではこの１ライン分のデータは表示ＲＡＭ１４０の１本のワード線に接続された１０２４個のメモリセルに記憶される。

また、図６（Ａ）に網掛けが付されているデータはアドレス"００００"〜"０００３"の４ワードのデータで、この４ワードのデータは、一括書込みモードでは１ワードずつ外部のマイコンから供給されて順次第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４に書き込まれる。そして、４ワード揃ったところで第２ラッチ群ＬＴＧ２１〜ＬＴＧ２４に伝送されて、表示ＲＡＭ１４０内のアドレス"００００"〜"０００３"に対応するメモリセルに書き込まれる。

この４ワードのデータの書き込みが開始されるのと並行して、次のアドレス"０００４"〜"０００７"の４ワードのデータが１ワードずつ外部のマイコンから供給されて順次第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４に書き込まれて、４ワード揃ったところで第２ラッチ群ＬＴＧ２１〜ＬＴＧ２４に伝送されて、表示ＲＡＭ１４０内の対応するメモリセルに書き込まれる。上記動作を繰り返すことにより、短時間に効率良くデータを書き込むことができるとともに、１ワードずつデータを書き込む場合に比べて表示ＲＡＭ１４０のアクセス（ワード線の立上げ動作）回数が少なくて済み、消費電力が低減される。

図６（Ｂ）には、本実施例の液晶コントロールドライバ１００を使用したシステムにおいて、一括書込みモードで表示ＲＡＭ１４０の１部のアドレスのデータを書き換える場合のマイコンからの書込みデータと、第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４から表示ＲＡＭ１４０に伝送されるデータとの関係を示す。図６（Ａ）において、網掛けが付されているアドレス"００００"〜"０００７"の８ワードのデータのうち"０００１"〜"０００４"の４ワードのデータが実際に書換えを行ないたいライトデータであるとする。

この場合、マイコンにおいてアドレス"００００"の１ワードのダミーデータとアドレス"０００５"〜"０００７"の３ワードのダミーデータが付加されて、先ずダミーデータを含むアドレス"００００"〜"０００４"の４ワードのデータが１ワードずつ順次第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４へ供給されて書き込まれる。そして、４ワード揃ったところで、このうちダミーデータを除く３ワードのデータが第２ラッチ群ＬＴＧ２１〜ＬＴＧ２４に伝送されて、表示ＲＡＭ１４０内の対応するメモリセルに書き込まれる。

この４ワードのデータの書き込みが開始されるのと並行して、３個のダミーデータを含む次のアドレス"０００４"〜"０００７"の４ワードのデータが１ワードずつ外部のマイコンから供給されて順次第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４に書き込まれて、４ワード揃ったところで、ダミーデータを除く１ワードのデータが第２ラッチ群ＬＴＧ２１〜ＬＴＧ２４に伝送されて、表示ＲＡＭ１４０内の対応するメモリセルに書き込まれる。なお、上記書込みの際の連続したアドレスは、外部のマイコンがアドレスカウンタ１５１に対して書込み位置の先頭アドレスを設定し、アドレスカウンタ１５１がカウントアップ動作することで自動的に発生するように構成されている。

図７および図８には、書換えを行なうデータのアドレス範囲と第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４へのデータの書込み回数との関係を示す。図において、太線で囲まれているアドレスが書換え対象のデータである。ここでは、図７に書換えをしたいデータのアドレスの切れ目が良い場合を、また図８に４ワードずつのグループのうち２以上にまたがっている場合を示す。

図７および図８から分かるように、書換えをしたいデータのアドレスが図８のように４ワードずつのグループのうち２以上にまたがっているときは、図７のように４ワードずつ切れ目の良いアドレスに対してデータを書き込む場合に比べて、ダミーデータの数だけ書込み回数が多くなるとともに、表示ＲＡＭ１４０に対する書込み回数もそれぞれ多くなるものの、１ワードずつ書き込むモードに比べれば表示ＲＡＭへのデータ書込み回数は少なくて済み、その分消費電力を減らすことができる。

次に、書換えをしたいデータのアドレスが図８（Ｂ）に示すように４ワードずつのグループの２以上にまたがっている場合に、第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４に書き込まれたダミーデータを含む４ワードのデータのうち、ダミーデータを除くデータのみを第２ラッチ群ＬＴＧ２１〜ＬＴＧ２４に伝送して、表示ＲＡＭ１４０内の対応するメモリセルに書き込む動作を可能にする構成を説明する。

このような選択データ書込みは、前述した制御部１２０内に設けられているマスクレジスタ１２２への設定により可能とされる。具体的には、マスクレジスタ１２２には、図９（Ａ）に示すように、ライト開始アドレス設定フィールドＷＳＡと、マスクすべき先頭からのワードの数を設定する開始側マスク量設定フィールドＳＭＷと、ライト終了アドレス設定フィールドＷＥＡと、マスクすべき終端からのワードの数を設定する終了側マスク量設定フィールドＥＭＷとが設けられている。なお、開始側マスク量設定フィールドＳＭＷと終了側マスク量設定フィールドＥＭＷは、この実施例では一括書込みの単位が４ワードであるので２ビットで良い。マスク量は、ライト開始アドレス、ライト終了アドレスにより自動的に決まるため、マイコン５３から設定する必要はない。一括書込みの単位が８ワードの場合には、開始側マスク量設定フィールドＳＭＷと終了側マスク量設定フィールドＥＭＷを３ビットとすれば良い。

そして、外部のマイコン５３がこのマスクレジスタ１２２への設定を行なってから第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４へのデータの書込みを開始すると、書込み終了後第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４から表示ＲＡＭ１４０へのデータの伝送の際に、書込みタイミング生成回路１７０からダミーのデータを除くデータのみを伝送させるようなタイミング信号φ３１〜φ３４……が、図３の伝送ゲート手段ＴＧＴ１〜ＴＧＴ４……に対して供給される。

以下、このマスクレジスタ１２２への設定による具体的なデータマスク動作を、一例として図９（Ｂ）に示すような６〜１２ワードのデータを書き込む４つのケースを例にとって説明する。
図９（Ｂ）の第１のケースは切り目の良い連続したアドレス"００００"〜"０００Ｂ"に対して１２ワードのデータを書き込むケース、第２のケースは中間のアドレス"０００１"〜"０００Ａ"に対して１０ワードのデータを書き込むケース、第３のケースは中間のアドレス"０００２"〜"０００９"に対して８ワードのデータを書き込むケース、第４のケースは中間のアドレス"０００３"〜"０００８"に対して６ワードのデータを書き込むケースにおいて、マスクするデータ（ダミーデータ）と表示ＲＡＭに対する書込みを行なうべきデータとの関係をそれぞれ表わしている。

なお、図９（Ｂ）において、白抜きの枠（□印）は書き込むべきデータを、また黒の塗潰し枠（■印）はマスクすべきデータを意味している。いずれの場合も、外部のマイコンから第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４に書き込むデータは１２ワードである。図９（Ｃ）は、上記ケース１〜４に対応して前記マスクレジスタ１２２へ設定すべき値を示す。終了アドレスは、"０００Ｂ"の代わりに、最後のグループの先頭のアドレス"０００８"とすることも可能である。

図１０（Ａ）には、ケース２のアドレス"０００１"〜"０００Ａ"に対して１０ワードのデータを表示ＲＡＭ１４０に書き込む場合におけるアドレス"００００"〜"０００３"のデータに対応する第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４と第２ラッチ群ＬＴＧ２１〜ＬＴＧ２４と伝送ゲート群ＴＧＴ１１〜ＴＧＴ１４に対して供給されるタイミング信号φ１１〜φ１４，φ２１〜φ２４，φ３１〜φ３４の波形を示す。

また、図１０（Ｂ）には、ケース４のアドレス"０００３"〜"０００８"に対して８ワードのデータを表示ＲＡＭ１４０に書き込む場合におけるアドレス"００００"〜"０００３"のデータに対応する第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４と第２ラッチ群ＬＴＧ２１〜ＬＴＧ２４と伝送ゲート群ＴＧＴ１１〜ＴＧＴ１４に対して供給されるタイミング信号φ１１〜φ１４，φ２１〜φ２４，φ３１〜φ３４の波形を示す。

以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施例においては、バスＢＵＳ０〜ＢＵＳ１５とメモリアレイ１４１との間に第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４と第２ラッチ群ＬＴＧ２１〜ＬＴＧ２４と伝送ゲート群ＴＧＴ１〜ＴＧＴ４を設けているが、第２ラッチ群ＬＴＧ２１〜ＬＴＧ２４を省略して第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４の保持データを伝送ゲート群ＴＧＴ１〜ＴＧＴ４によりメモリアレイ１４１のビット線に伝送するように構成しても良い。このようにしても、前述した６４ビットような一括書込みが可能である。

ただし、前記実施例のように、第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４と第２ラッチ群ＬＴＧ２１〜ＬＴＧ２４を設けた場合には、図７（Ｃ）のような同一ビット線上のメモリセルに連続してデータを書き込む必要がある場合に、図１０（Ｃ），（Ｄ）のように、最初に取り込んだデータをメモリアレイに伝送して書き込んでいる間に、並行して次のデータを第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４に取りこむことができる。そして、この場合にも、マスクレジスタの設定値に応じて第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４に取り込まれた４ワードのうち最初の１ワードがメモリアレイに伝送されないようにすることができる。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である携帯電話器の表示装置について説明したがこの発明はそれに限定されるものでなく、例えば、ＰＨＳ（personal handy phone）、ポケットベル、および、ページャーなどの種々の携帯型電子機器に適用することが出来る。また、携帯型電子機器や液晶ディスプレーに適用するのに限られず、例えば大型の機器に備わる表示装置やその制御装置、また、ＬＥＤなどを２次元配列してなるドット表示装置などにも広く利用することができる。

本発明を適用した液晶コントロールドライバを備えた携帯電話器の全体構成を示すブロック図である。 実施例の液晶コントロールドライバの詳細を示すブロック図である。 液晶コントロールドライバ内の表示ＲＡＭの書込みラッチ回路の具体例を示す回路図である。 メモリアレイと書込みラッチ回路のより具体的な例を示す回路図である。 実施例の表示コントロールドライバにおける表示ＲＡＭへの一括書込みモードと逐次書込みモードにおけるラッチタイミング信号の波形を示すタイミングチャートである。 実施例の液晶コントロールドライバを使用したシステムにおいて、表示ＲＡＭに一括書込みモードでデータを書き込む際の各ワード（１６ビットのデータ）とアドレスとの関係を示す図である。 実施例の液晶コントロールドライバを使用したシステムにおいて、表示ＲＡＭに一括書込みモードで切れ目の良いデータを書き込む際のデータのサイズとラッチ回路への書込み回数および表示ＲＡＭへの書込み回数との関係を示す図である。 実施例の液晶コントロールドライバを使用したシステムにおいて、表示ＲＡＭに一括書込みモードで切れ目が悪いデータを書き込む際のデータのサイズとラッチ回路への書込み回数および表示ＲＡＭへの書込み回数との関係を示す図である。 表示ＲＡＭのビット線に伝送されるデータのビット数を設定するマスクレジスタの構成例と、レジスタの設定値とマスクされるデータとの関係およびレジスタへの設定値の例を示す説明図である。 マスクレジスタに設定を行なった場合のラッチタイミング信号の波形例を示す波形図である。 従来の液晶コントローラドライバにおける表示メモリへの書込みデータをラッチするラッチ回路の構成例を示す回路図である。 従来の液晶コントローラドライバにおける表示メモリへのデータのラッチタイミングと表示メモリへのデータの書込みタイミングの例を示すタイミングチャートである。

符号の説明

１０ 表示装置（液晶ディスプレイ）
５３ マイコン（マイクロコンピュータ，マイクロプロセッサ）
１００ 液晶コントローラドライバ
１１０ クロック信号発生回路
１２０ 制御部
１２３ マスクレジスタ
１４０ 表示メモリ（表示ＲＡＭ）
１６０ 書込みラッチ回路
ＬＴＧ１１〜ＬＴＧ１４ 第１ラッチ回路群（第１データラッチ手段）
ＬＴＧ２１〜ＬＴＧ２４ 第２ラッチ回路群（第２データラッチ手段）
ＴＧＴ１〜ＴＧＴ４ 伝送ゲート群（入力用伝送手段）

Claims (19)

1. １つの半導体基板上に形成された表示制御装置であって、
   表示パネルに表示すべき表示データが格納されるメモリと、
   上記メモリの読み出しデータに基づいて、上記表示パネルを駆動する駆動回路と、
   上記表示制御装置の外部から供給された表示データを所定のビット数の単位で読込んで保持し、上記保持されたデータを上記メモリに出力するデータ保持回路と、
   上記データ保持回路の動作モードを設定するためのモードレジスタとマスクレジスタとを有し、
   前記モードレジスタは、上記表示制御装置の外部から供給された表示データを所定ビット数の単位で読み込んで保持し、保持された表示データを上記所定ビット数単位毎に上記メモリに出力する第１動作モード、又は上記表示制御装置の外部から供給された表示データを所定ビット数の単位で読み込んで保持し、保持された表示データをマスクレジスタによる指定に基づいて上記所定ビット数の複数倍の単位で上記メモリへ出力する第２動作モードを指示し、
   前記マスクレジスタに書き込まれる情報は、上記メモリ上の１ライン分の記憶領域に対して上記データ保持回路の出力動作を抑止すべき前記所定ビット数単位の領域の大きさを示す第１サイズ情報及び第２サイズ情報と、上記メモリ上の１ライン分の記憶領域の位置を上記所定ビット数単位のアドレスで示す第１位置情報及び第２位置情報であり、
   上記第２モードにおいて、上記第１位置情報で示されるアドレスを基点にその先頭アドレス方向に上記第１サイズ情報で示される大きさの分だけ上記データ保持回路の出力動作が抑止され、上記第２位置情報で示されるアドレスを基点にその終端アドレス方向に上記第２サイズ情報で示される大きさの分だけ上記データ保持回路の出力動作が抑止されることを特徴とする１つの半導体基板上の表示制御装置。
2. 上記データ保持回路は、上記第１動作モードにおいて、上記所定ビット数の単位の第１データを取り込んで保持した後、次の上記所定ビット数の単位の第２データを取り込む前に、上記第１データを上記メモリへ書き込み、
   上記データ保持回路は、上記第２動作モードにおいて、上記所定ビット数の単位のデータの複数を順次取り込んで保持した後、上記複数のデータを一括して上記メモリへ書き込むことを特徴とする請求項１記載の表示制御装置。
3. 上記表示制御装置は、さらに、
   階調電圧発生回路と、
   上記階調電圧発生回路により生成された複数の階調電圧の中から上記メモリから読み出された上記表示データに対応する所望の階調電圧を選択する階調電圧選択回路と、
   を有することを特徴とする請求項１記載の表示制御装置。
4. 上記表示データは、動画表示のための表示データとされることを特徴とする請求項３記載の表示制御装置。
5. 上記表示データは、赤、緑及び青から構成されるカラー表示のための表示データとされることを特徴とする請求項３記載の表示制御装置。
6. 上記ｎは４であることを特徴とする請求項１記載の表示制御装置。
7. 上記ビット数の単位は１６ビット単位であり、
   上記ビット数の整数倍の単位は、６４ビット単位であることを特徴とする請求項１記載の表示制御装置。
8. 液晶表示パネルに表示すべき表示データが格納されるメモリと、
   上記メモリに格納すべき表示データがマイクロプロセッサから供給される第１外部端子と、
   上記メモリの選択された１ライン分の読み出しデータに基づいて、上記液晶パネルの選択された１ライン分の画素を駆動する駆動信号を生成する駆動回路と、
   上記駆動回路により生成された駆動信号を上記液晶パネルへ出力する為の第２外部端子と、
   上記第１外部端子と上記メモリの入力との間に結合され、上記第１外部端子に供給された表示データのビット数の単位で、上記第１外部端子へ供給されたデータを取り込んで格納可能とされると共に、上記格納されたデータを上記メモリへ供給可能なデータ保持回路と、
   上記データ保持回路に保持されたデータを上記メモリに書き込むための動作モードを設定するための第１レジスタ及び第２レジスタと、を有し、
   上記第１レジスタは、上記第１外部端子から供給された上記表示データを所定ビット数の単位毎に読み込んで格納し、格納された上記表示データを上記所定ビット数の単位毎に上記メモリへ書き込む第１動作モード、又は、上記格納された表示データを所定ビット数のｎ倍（ｎは整数；ｎ＞１）の単位毎に、上記メモリへ書き込む第２動作モードを指示し、
   上記第２レジスタは、上記メモリ上の１ライン分の記憶領域に対して上記データ保持回路の出力動作を抑止すべき前記所定ビット数単位の領域の大きさを示す第１サイズ情報及び第２サイズ情報と、上記メモリ上の１ライン分の記憶領域の位置を上記所定ビット数単位のアドレスで示す第１位置情報及び第２位置情報が設定され、
   上記第２モードにおいて、上記第１位置情報で示されるアドレスを基点にその先頭アドレス方向に上記第１サイズ情報で示される大きさの分だけ上記データ保持回路の出力動作が抑止され、上記第２位置情報で示されるアドレスを基点にその終端アドレス方向に上記第２サイズ情報で示される大きさの分だけ上記データ保持回路の出力動作が抑止されることを特徴とする１つの半導体基板に形成された液晶表示制御装置。
9. 上記データ保持回路は、
   上記第１外部端子に供給されたビット数の単位で上記表示データを格納し、格納された前記表示データを出力可能な第１の保持回路と、
   上記第１の保持回路から出力された上記表示データを格納し、格納された上記表示データを上記メモリに書込み可能な第２の保持回路とを有し、
   上記第１レジスタに設定された上記第１動作モード又は第２動作モードに従い、上記第２の保持回路から上記表示データが上記メモリへ書き込まれるのに並行して、上記第１の保持回路は上記第１外部端子から供給される次表示データを所定ビット数の単位で取り込んで保持することを特徴とする請求項８記載の液晶表示制御装置。
10. 階調電圧発生回路と、
    上記階調電圧発生回路により生成された複数の階調電圧の中から上記メモリから読み出された上記表示データに対応する所望の階調電圧を選択する階調電圧選択回路と、
    をさらに有することを特徴とする請求項８記載の液晶表示制御装置。
11. 上記表示データは、動画表示のための表示データとされることを特徴とする請求項１０記載の液晶表示制御装置。
12. 上記表示データは、赤、緑及び青から構成されるカラー表示のための表示データとされることを特徴とする請求項１０記載の液晶表示制御装置。
13. 上記ｎは、４であることを特徴とする請求項８記載の液晶表示制御装置。
14. 上記ビット数の単位は１６ビット単位であり、
    上記ビット数の整数倍の単位は、６４ビット単位であることを特徴とする請求項８記載の液晶表示制御装置。
15. 上記メモリは、上記表示データをビットマップ方式で記憶することを特徴とする請求項８記載の液晶表示制御装置。
16. 上記データ保持回路は、上記メモリの１本のワード線に結合されたメモリセルの数と同数のラッチ回路を有することを特徴とする請求項１５記載の液晶表示制御装置。
17. 上記液晶表示制御装置は、上記１つの半導体基板上に上記メモリに対するアドレスを生成するアドレスカウンタを有することを特徴とする請求項８記載の液晶表示制御装置。
18. 上記液晶表示制御装置は、上記１つの半導体基板上に、
    クロックパルスを生成するクロック生成回路と、
    上記クロック生成回路に接続されたタイミング発生回路と、
    を有することを特徴とする請求項８記載の液晶表示制御装置。
19. 上記データ保持回路は、上記メモリの１ラインとされる１本のワード線に結合されたメモリセルの数と同数のラッチ回路を有することを特徴とする請求項８記載の液晶表示制御装置。

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