JP4203056B2 - 液晶表示制御装置 - Google Patents
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Description
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
すなわち、表示装置の表示データを記憶可能であって所定のビット単位で表示データの書込みが行われる表示メモリを備え、該表示メモリから順次表示データを読み出して表示装置に対する駆動信号を形成し出力する表示制御装置において、
さらに、前記表示装置はドットマトリックス型の液晶表示装置とする。これにより、一層電池の消耗を少なくして稼動時間を延ばすことができる。
すなわち、本発明に従うと、消費電力を増大させることなく内部の表示RAMに対するデータの書込みを高速で行なえる表示制御装置およびそれを搭載した携帯用電子機器を実現することができる。
図1(A)は、本発明に係る表示制御装置の第1の実施例である液晶コントロールドライバを備えた携帯電話器の全体構成を示すブロック図である。
この実施例の携帯電話器は、表示部としての液晶パネル10、送受信用のアンテナ21、音声出力用のスピーカ22、音声入力用のマイクロホン23、本発明に係る表示制御装置としての液晶コントロールドライバ100、スピーカ22やマイクロホンの信号の入出力を行なう音声インターフェース30、アンテナ21との間の信号の入出力を行なう高周波インターフェース40、音声信号や送受信信号に係る信号処理を行うDSP(Digital Signal Processor)41、カスタム機能(ユーザ論理)を提供するASIC(application specific integrated circuits)42、表示制御を含め装置全体の制御を行うデータ処理装置としてのマイクロプロセッサもしくはマイクロコンピュータ(以下、マイコンと略す)53およびデータ記憶用のメモリ60等を備えてなる。上記DSP51、ASIC52およびマイコン53により、いわゆるベースバンド部50が構成される。
この実施例の液晶コントロールドライバ100は、外部からの発振信号もしくは外部端子に接続された振動子からの発振信号に基づいてチップ内部の基準クロックパルスを生成するパルスジェネレータ110、このクロックパルスに基づいてチップ内部のタイミング制御信号を発生するタイミング発生回路111、外部のマイコン53からの指令に基づいてチップ内部全体を制御する制御部120、マイコン53との間のデータの送受信を行なうシステムインタフェース131、外部のコモンドライバチップ70に対して制御信号CSやクロック信号CCLコマンドCDM等を供給するコモンドライバ・インタフェース132、表示データをビットマップ方式で記憶する表示メモリとしての表示RAM(Random Access Memory)140等を備えている。表示RAMは例えば176ワード線×1024ビットで構成され、2MHz程度の動作速度とされる。
この実施例の書込みラッチ回路160は、16ビットのデータバスの各信号線BUS0〜BUS15に接続されそれぞれ16ビットのデータを同時にラッチ可能な16個のラッチ回路からなる第1ラッチ群LTG11〜LTG14と、該第1ラッチ群LTG11〜LTG14と表示RAM140のメモリアレイ141との間に設けられ第1ラッチ群と同一数のラッチ回路からなる第2ラッチ群LTG21〜LTG24と、第2ラッチ群LTG21〜LTG24の出力端子側に設けられた伝送ゲート群TGT1〜TGT4とから構成されている。なお、図3に示されているラッチ回路は書込みラッチ回路160に設けられているラッチ回路のすべてではなく、図3のような構成を1ユニットとすると、全部で16ユニット設けられている。すなわち、(16ビット×4)×16ユニット=1024ビットの第1および第2ラッチ群とが設けられる。なお、カラー表示の場合、例えば8ビットのデータで1画素(赤、青、緑の3ドット)の階調制御が行なわれる。
この一括書込みモードでは、先ずタイミング信号φ11〜φ14によりデータバスBUS0〜BUS15上の信号が16ビットずつ順次第1ラッチ群LTG11〜LTG14に取り込まれる(期間T1)。そして、最後の16ビットすなわち4ワード目のデータがLTG14に取り込まれるのと同時に、タイミング信号φ21〜φ24により第1ラッチ群LTG11〜LTG14にラッチされている4ワードのデータが第2ラッチ群LTG11〜LTG14に取り込まれる(期間T1)。
この逐次書込みモードでは、φ11〜φ14とφ21〜φ24とは同一タイミングの信号とされ、先ずタイミング信号φ11によりデータバスBUS0〜BUS15上の16ビットの信号が1番目の第1ラッチ群LTG11に取り込まれるとともに、同時にそのデータがタイミング信号φ21によりそのまま第2ラッチ群LTG21に取り込まれる。続いて、タイミング信号φ31により伝送ゲート群TGT1が開かれて、第2ラッチ群LTG21にラッチされている1ワードのデータが表示RAM140のメモリアレイの対応するビット線上に伝送されてメモリセルへの書込みが行なわれる(期間T11)。
例えば、前記実施例においては、バスBUS0〜BUS15とメモリアレイ141との間に第1ラッチ群LTG11〜LTG14と第2ラッチ群LTG21〜LTG24と伝送ゲート群TGT1〜TGT4を設けているが、第2ラッチ群LTG21〜LTG24を省略して第1ラッチ群LTG11〜LTG14の保持データを伝送ゲート群TGT1〜TGT4によりメモリアレイ141のビット線に伝送するように構成しても良い。このようにしても、前述した64ビットような一括書込みが可能である。
53 マイコン(マイクロコンピュータ,マイクロプロセッサ)
100 液晶コントローラドライバ
110 クロック信号発生回路
120 制御部
123 マスクレジスタ
140 表示メモリ(表示RAM)
160 書込みラッチ回路
LTG11〜LTG14 第1ラッチ回路群(第1データラッチ手段)
LTG21〜LTG24 第2ラッチ回路群(第2データラッチ手段)
TGT1〜TGT4 伝送ゲート群(入力用伝送手段)
Claims (3)
- プロセッサと、前記プロセッサからの指令に基づいて制御される表示制御装置と、表示制御装置によって表示制御される表示装置とを有する表示制御システムであって、
前記表示制御装置は、表示データを格納可能なメモリと、
前記メモリから読み出された前記表示データに基づいて前記表示装置を駆動する駆動回路と、
前記プロセッサから供給された表示データを所定ビット数の単位で取り込んで保持する、夫々格納可能なデータビット数として前記所定ビット数を持つn個(nは2以上の整数)の第1ラッチ回路と、
前記n個の第1ラッチ回路から出力される表示データを保持して前記メモリに出力する、夫々格納可能なデータビット数として前記所定ビット数を持つn個の第2ラッチ回路と、
前記プロセッサからの指令に基づいて制御されるモードレジスタと、を有し、
前記表示制御装置は、前記モードレジスタで指定される動作モードに従って、前記第2ラッチ回路から出力された表示データが前記メモリに書き込まれる動作に並行して前記第1ラッチ回路は次の表示データの取り込み動作を行う、表示制御システム。 - 前記モードレジスタは、前記プロセッサから供給された表示データを1個の第1ラッチ回路に取り込み、取り込まれた表示データを対応する1個の第2ラッチ回路から前記メモリへ出力する第1動作モード、又は前記プロセッサから供給された表示データをn個の第1ラッチ回路に込み、取り込まれた表示データをマスクレジスタによる指定に基づいて複数個の第2ラッチ回路から並列に前記メモリへ出力する第2動作モードを指示する、請求項1記載の表示制御システム。
- 前記マスクレジスタは前記プロセッサからの指定に基づいて制御され、
前記マスクレジスタに書き込まれる情報は、前記メモリ上の1ライン分の記憶領域に対して第2ラッチ回路の出力動作を抑止すべき前記所定ビット数単位の領域の大きさを示す第1サイズ情報及び第2サイズ情報と、前記メモリ上の1ライン分の記憶領域の位置を前記所定ビット数単位のアドレスで示す第1位置情報及び第2位置情報であり、
前記第2モードにおいて、前記第1位置情報で示されるアドレスを基点にその先頭アドレス方向に前記第1サイズ情報で示される大きさの分だけ第2ラッチ回路の出力動作が抑止され、前記第2位置情報で示されるアドレスを基点にその終端アドレス方向に前記第2サイズ情報で示される大きさの分だけ第2ラッチ回路の出力動作が抑止される、請求項2記載の表示制御システム。
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