JP5962109B2 - 駆動回路、電気光学装置、電子機器、及び駆動方法 - Google Patents

Description

本発明は、駆動回路、電気光学装置、電子機器、及び駆動方法等に関する。

従来、液晶表示（Liquid Crystal Display：以下、ＬＣＤ）パネルにより画像を表示する場合、ＬＣＤパネルを駆動する液晶駆動回路に対し、マイクロプロセッシングユニット（Micro Processing Unit：以下、ＭＰＵ）等から表示データを転送している。液晶駆動回路は、ＭＰＵ等から所定のビット数単位で入力される表示データを、表示データＲＡＭ（Random Access Memory）に展開してから、各水平走査期間において、１表示ライン分の表示データに基づいて、ＬＣＤパネルを駆動する（例えば、特許文献１）。

図１５に、一般的なＭＰＵが液晶駆動回路に転送する表示データの説明図を示す。図１５は、ソース出力数がＮ（Ｎは２以上の整数）のモノクロームＬＣＤパネルを駆動する液晶駆動回路に対し、ＭＰＵが転送する表示データの説明図を表している。

ＭＰＵは、表示画像ＩＭＧを生成すると、表示画像ＩＭＧに対応する表示データを分割して、例えば８ビット単位で、液晶駆動回路に対して転送する。このとき、ＭＰＵは、表示画像ＩＭＧの垂直走査方向の８ライン分の表示データを１単位として分割して、表示データＤＤ_１，ＤＤ_２，ＤＤ_３，ＤＤ_４，…，ＤＤ_Ｎ−１，ＤＤ_Ｎ，ＤＤ_Ｎ＋１，ＤＤ_Ｎ＋２，…の順番に転送する。

図１６（Ａ）、図１６（Ｂ）に、図１５の表示データと表示データＲＡＭへの展開の説明図を示す。図１６（Ａ）は、モノクロームＬＣＤパネルを駆動する液晶駆動回路に対してＭＰＵが転送する表示データの説明図を表す。図１６（Ｂ）は、モノクロームＬＣＤパネルを駆動する液晶駆動回路が内蔵する表示データＲＡＭへの表示データの展開の説明図を表す。

ここで、ＭＰＵが、液晶駆動回路と、８ビットのバス幅を有するバスを介して接続されているものとする。この場合、図１６（Ａ）に示すように、ＭＰＵは、８ビット単位で表示データＤＤ_１，ＤＤ_２，…，ＤＤ_Ｎ−１，ＤＤ_Ｎ，ＤＤ_Ｎ＋１，ＤＤ_Ｎ＋２，…の順番に転送する。液晶駆動回路は、８ビット単位で入力される表示データを、内蔵する表示データＲＡＭに展開する。表示データＲＡＭは、各カラムが複数の表示ライン数分の表示データを記憶するＮカラム分の記憶領域を有する。従って、表示データＲＡＭの各カラムに記憶される表示データがソース１出力分のデータとなり、表示データＲＡＭの各ロウの表示データが１表示ライン分のデータとなる。

このとき、液晶駆動回路は、８ビットの表示データを、図１６（Ｂ）に示すように表示データＲＡＭのロウ方向に展開する。即ち、液晶駆動回路は、表示データＲＡＭの第１カラムのロウ方向に表示データＤＤ_１を展開すると、次の表示データＤＤ_２については第２カラムのロウ方向に展開する。同様に、液晶駆動回路は、第（Ｎ−１）カラムのロウ方向に表示データＤＤ_Ｎ−１を展開すると、次の表示データＤＤ_Ｎについては第Ｎカラムのロウ方向に展開する。

その次の表示データＤＤ_Ｎ＋１については、液晶駆動回路は、表示データＲＡＭの第１カラムのロウ方向に展開し、次の表示データＤＤ_Ｎ＋２については第２カラムのロウ方向に展開する。

従って、ＬＣＤパネルの第１表示ライン用の表示データとしてＤ０_１，Ｄ０_２，…，Ｄ０_Ｎ−１，Ｄ０_Ｎの各ビットのデータ、第２表示ライン用の表示データとしてＤ１_１，Ｄ１_２，…，Ｄ１_Ｎ−１，Ｄ１_Ｎの各ビットのデータが、表示データＲＡＭから読み出される。同様に、ＬＣＤパネルの第９表示ライン用の表示データとしてＤ０_Ｎ＋１，Ｄ０_Ｎ＋２，…、第１０表示ライン用の表示データとしてＤ１_Ｎ＋１，Ｄ１_Ｎ＋２，…が、表示データＲＡＭから読み出される。このように、Ｄ０_１，Ｄ１_１，Ｄ２_１，…，Ｄ７_１，Ｄ０_Ｎ＋１，…Ｄ７_Ｎ＋１は、ソース線Ｓ１への出力用のデータＤＳ１となり、Ｄ０_２，Ｄ１_２，Ｄ２_２，…，Ｄ７_２，Ｄ０_Ｎ＋２，…Ｄ７_Ｎ＋２は、ソース線Ｓ２への出力用のデータＤＳ２となる。

液晶駆動回路は、各水平走査期間において、上記のように表示データＲＡＭから読み出された１表示ライン分の表示データに基づいて、モノクロームＬＣＤパネルを駆動する。

特開平１０−２８２９３８号公報

従来の手法では、図１６（Ｂ）に示すように、８ビット単位で入力される表示データを表示データＲＡＭのロウ方向に展開する。そのため、表示データの転送サイクルタイムをＬとすると、第１表示ラインの表示データの転送が完了するまで、Ｎ×Ｌの時間が必要となる。

しかしながら、ＬＣＤパネルが搭載される所定のシステム（例えば、車載システム）では、安定動作を優先するため、Ｌを短縮することが困難である。むしろ、高解像度化によりソース線の本数が増え、Ｎを増加させたＬＣＤパネルが多くなり、ますます第１表示ラインの表示データの転送が完了するまでの時間が長くなる傾向にある。このような状況では、表示データＲＡＭへの表示データの書き込みが完了していないにもかかわらず、所定の周期で行われる読み出しが開始され、新旧画像が混在して表示されるティアリングが発生しやすくなる。

この場合、バックポーチ期間を多く設けることで、ティアリングの発生を抑えることができるが、１水平走査期間が短くなり、液晶の書き込み時間にとって不利に働くという問題がある。

本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。

（１）本発明の第１の態様は、Ｑ（Ｑは２以上の整数）ビット単位で入力される表示データに基づいて電気光学装置を駆動する駆動回路が、カラム方向及びロウ方向に配列される複数の記憶領域を有する表示データメモリーと、前記表示データメモリーの前記複数の記憶領域のうち前記カラム方向に連続するＱビット分の記憶領域に、前記表示データの各ビットのデータの書き込み制御を行う書込制御部と、１表示ライン分毎に、前記表示データメモリーから前記表示データの読み出し制御を行う読出制御部と、前記読出制御部によって前記表示データメモリーから読み出された前記表示データに基づいて前記電気光学装置を駆動する駆動部とを含む。

本態様においては、Ｑビット単位で表示データが入力される駆動回路において、表示データメモリーのカラム方向に連続するＱビット分の記憶領域に、表示データの各ビットのデータを書き込むようにした。これにより、駆動回路の出力数をＮ、表示データの転送サイクルタイムをＬとすると、従来では第１表示ラインの表示データの転送が完了するまで、Ｎ×Ｌだけ時間を要していたが、本態様では、Ｎ×Ｌ／Ｑだけの時間で済む。この結果、本態様によれば、ティアリングを回避するために必要なバックポーチ時間も少なくて済み、その分だけ、画素の書き込み時間に割り当てることができるようになる。また、電気光学装置のライン数がより多くなっても、十分な画素の書き込み時間を確保して、該電気光学装置を駆動する駆動回路を提供することができる。

（２）本発明の第２の態様は、Ｑ（Ｑは２以上の整数）ビット単位で入力される表示データに基づいて電気光学装置を駆動する駆動回路が、前記Ｑビット単位で入力される前記表示データをラッチする表示データラッチと、前記表示データラッチにラッチされた前記表示データの１表示ライン分をラッチするラインラッチと、前記ラインラッチにラッチされた前記表示データのビット毎に、第１の電圧又は第２の電圧を選択する電圧選択回路と、出力毎に、前記第１の電圧又は前記第２の電圧に基づいて前記電気光学装置を駆動する駆動部とを含む。

本態様においては、Ｑビット単位で表示データが入力される駆動回路において、表示データラッチに一旦ラッチした後、１表示ライン分の表示データとしてラインラッチにラッチする。そして、電圧選択回路において、表示データのビット毎に、第１の電圧又は第２の電圧を選択し、出力毎に、第１の電圧又は前記第２の電圧に基づいて電気光学装置を駆動するようにしている。これにより、表示データメモリーを備えることなく、第１表示ラインの表示データの転送が完了するまでの時間を短縮して、モノクロームの電気光学装置を駆動することができるようになる。

（３）本発明の第３の態様に係る駆動回路は、第２の態様において、カラム方向及びロウ方向に配列される複数の記憶領域を有する表示データメモリーと、前記表示データメモリーの前記複数の記憶領域のうち前記カラム方向に連続するＱビット分の記憶領域に、前記表示データの各ビットのデータを書き込む制御を行う書込制御部と、１表示ライン分毎に、前記表示データメモリーから前記表示データを読み出す制御を行う読出制御部とを含み、前記駆動部は、第１のモードのとき、前記表示データメモリーに書き込まれた前記表示データに基づいて前記電気光学装置を駆動し、第２のモードのとき、前記ラインラッチにラッチされた前記表示データに基づいて前記電気光学装置を駆動する。

本態様によれば、更に、表示データメモリーを備え、表示データメモリーのカラム方向に連続するＱビット分の記憶領域に、表示データの各ビットのデータを書き込むようにした。そして、第１のモードでは、表示データメモリーに書き込まれた表示データに基づいて電気光学装置を駆動し、第２のモードのとき、ラインラッチにラッチされた表示データに基づいて電気光学装置を駆動する。これにより、用途に応じてモードを使い分けながら、第１表示ラインの表示データの転送が完了するまでの時間を短縮することができる。従って、第１のモードのときは、ティアリングを回避するために必要なバックポーチ時間も少なくて済み、その分だけ、液晶の書き込み時間に割り当てることができるようになる。また、第２のモードのときは、表示データメモリーを設けることなく、モノクロームの電気光学装置を駆動することができるようになる。

（４）本発明の第４の態様に係る駆動回路は、第２の態様又は第３の態様において、第１の取込クロックをシフトして第２の取込クロックを出力するシフトレジスター回路を含み、前記表示データラッチは、前記表示データの各ビットに対応して設けられた第１のフリップフロップ〜第２Ｑのフリップフロップを有し、第１のフリップフロップ〜第Ｑのフリップフロップは、前記第１の取込クロックで、前記表示データの各ビットをラッチし、第（Ｑ＋１）のフリップフロップ〜第２Ｑのフリップフロップは、前記第２の取込クロックで、前記表示データの各ビットをラッチする。

本態様においては、Ｑビット単位でシフト動作を行うシフトレジスター回路により、Ｑビット単位で入力される表示データを取り込むための取込クロックを生成する。これにより、非常に簡素な構成で、表示データメモリーを利用することなく、第１表示ラインの表示データの転送が完了するまでの時間を短縮することができる。

（５）本発明の第５の態様は、電気光学装置が、複数のゲート線と、複数のソース線と、各々が、各ゲート線及び各ソース線に接続される複数の画素と、前記複数のソース線を駆動する第１の態様乃至第４の態様のいずれか記載の駆動回路とを含む。

本態様によれば、第１表示ラインの表示データの転送が完了するまでの時間を短縮して、例えばティアリングを回避するために必要なバックポーチ時間も少なくて済む電気光学装置を提供することができるようになる。

（６）本発明の第６の態様は、電子機器が、第１の態様乃至第４の態様のいずれか記載の駆動回路を含む。

本態様によれば、ティアリングを回避して、画質の劣化を抑えた電子機器を提供することができる。

（７）本発明の第７の態様は、電子機器が、第５の態様記載の電気光学装置を含む。

本態様によれば、ティアリングを回避して、画質の劣化を抑えた電子機器を提供することができる。

（８）本発明の第８の態様は、カラム方向及びロウ方向に配列される複数の記憶領域を有する表示データメモリーを用いて電気光学装置を駆動する駆動方法が、Ｑ（Ｑは２以上の整数）ビット単位で入力される表示データを保持する保持ステップと、前記複数の記憶領域のうち前記カラム方向に連続するＱビット分の記憶領域に、前記表示データの各ビットのデータを書き込む表示データ書き込みステップと、１表示ライン分毎に、前記表示データメモリーから前記表示データを読み出す表示データ読み出しステップと、前記表示データ読み出しステップにおいて読み出された表示データに基づいて、前記電気光学装置を駆動する駆動ステップとを含む。

本態様においては、Ｑビット単位で表示データを表示データメモリーに入力する場合に、表示データメモリーのカラム方向に連続するＱビット分の記憶領域に、表示データの各ビットのデータを書き込むようにした。これにより、表示データメモリーを備えた駆動回路の出力数をＮ、表示データの転送サイクルタイムをＬとすると、従来では第１表示ラインの表示データの転送が完了するまで、Ｎ×Ｌだけ時間を要していたが、本態様では、Ｎ×Ｌ／Ｑだけの時間で済む。この結果、本態様によれば、ティアリングを回避するために必要なバックポーチ時間も少なくて済み、その分だけ、画素の書き込み時間に割り当てることができるようになる。また、電気光学装置のライン数がより多くなっても、十分な画素の書き込み時間を確保して、該電気光学装置を駆動することができるようになる。

（９）本発明の第９の態様は、電気光学装置を駆動する駆動方法が、Ｑ（Ｑは２以上の整数）ビット単位で入力される表示データを保持する保持ステップと、前記保持ステップにおいて保持された前記表示データのビット毎に、第１の電圧又は第２の電圧を選択する電圧選択ステップと、出力毎に、前記第１の電圧又は前記第２の電圧に基づいて前記電気光学装置を駆動する駆動ステップとを含む。

本態様においては、Ｑビット単位で表示データが入力される場合に、表示データラッチに一旦ラッチし、ラッチした表示データのビット毎に、第１の電圧又は第２の電圧を選択し、出力毎に、第１の電圧又は前記第２の電圧に基づいて電気光学装置を駆動する。これにより、表示データメモリーを備えることなく、第１表示ラインの表示データの転送が完了するまでの時間を短縮して、モノクロームの電気光学装置を駆動することができるようになる。

第１の実施形態における液晶駆動回路を備える液晶装置の構成例を示す図。 図１の液晶駆動回路の構成例のブロック図。 第１の実施形態における液晶駆動回路による駆動方法のフロー図の一例を示す図。 第１の実施形態においてＭＰＵが液晶駆動回路に転送する表示データの説明図。 図５（Ａ）は、液晶駆動回路に対してＭＰＵが転送する表示データの説明図。図５（Ｂ）は、表示データＲＡＭへの表示データの展開の説明図。 図６（Ａ）は、一般的な液晶駆動回路の１フレーム期間における液晶の書き込み時間の説明図。図６（Ｂ）は、第１の実施形態における液晶駆動回路の１フレーム期間における液晶の書き込み時間の説明図。 図７（Ａ）は、第１の実施形態におけるＬＣＤモジュールの概略平面図。図７（Ｂ）は、第１の実施形態におけるＬＣＤモジュールの概略側面図。 第２の実施形態における駆動回路としてのソースドライバーを備える液晶装置の構成例を示す図。 図８のソースドライバーの構成例のブロック図。 図９のシフトレジスター回路の構成例の要部を示す図。 図１０のシフトレジスター回路の動作例のタイミング図。 第２の実施形態におけるソースドライバーによる駆動方法のフロー図の一例を示す図。 第３の実施形態における液晶駆動回路の構成例のブロック図。 図１４（Ａ）は、本発明に係る電子機器としてのモバイル型のパーソナルコンピューターの構成の斜視図。図１４（Ｂ）は、本発明に係る電子機器としての携帯電話機の構成の斜視図。 一般的なＭＰＵが液晶駆動回路に転送する表示データの説明図。 図１６（Ａ）は、液晶駆動回路に対してＭＰＵが転送する表示データの説明図。図１６（Ｂ）は、液晶駆動回路が内蔵する表示データＲＡＭへの表示データの展開の説明図。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件であるとは限らない。

〔第１の実施形態〕
図１に、本発明の第１の実施形態における液晶駆動回路を備える液晶装置の構成例を示す。なお、図１では、液晶装置の他に、液晶装置に対して表示データを供給するＭＰＵもあわせて図示している。

液晶装置１０は、ＬＣＤパネル（広義には表示パネル、電気光学装置）２０を含む。ＬＣＤパネル２０は、モノクロームＬＣＤパネルであり、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列され各々がＸ方向に伸びるゲート線（走査線）Ｇ１〜ＧＭ（Ｍは２以上の整数）と、Ｘ方向に複数配列され各々がＹ方向に伸びるソース線（データ線）Ｓ１〜ＳＮとが配置されている。また、ゲート線Ｇｍ（１≦ｍ≦Ｍ、ｍは整数、以下同様。）とソース線Ｓｎ（１≦ｎ≦Ｎ、ｎは整数、以下同様。）との交差位置に対応して、画素領域（画素）が設けられ、該画素領域にＴＦＴ２２ｍｎが配置されている。

ＴＦＴ２２ｍｎのゲートには、ゲート線Ｇｍが接続される。ＴＦＴ２２ｍｎのソースには、ソース線Ｓｎが接続される。ＴＦＴ２２ｍｎのドレインには、画素電極２６ｍｎが接続される。画素電極２６ｍｎと、これに対向する対向電極２８ｍｎとの間に液晶が封入され、素子容量である液晶容量（広義には液晶素子）２４ｍｎが形成される。画素電極２６ｍｎと対向電極２８ｍｎとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８ｍｎには、コモン電圧ＶＣが供給される。

このようなＬＣＤパネル２０は、例えば画素電極及びＴＦＴが形成された第１の基板と、対向電極が形成された第２の基板とを貼り合わせ、両基板の間に電気光学材料としての液晶を封入させることで形成される。

液晶装置１０は、液晶駆動回路３０を備えている。液晶駆動回路（広義には、駆動回路）３０は、ソースドライバー４０と、ゲートドライバー（広義には、走査ドライバー）５０とを備えている。ソースドライバー４０は、表示データＲＡＭを備え、該表示データＲＡＭに蓄積された表示データに基づいて、ＬＣＤパネル２０のソース線Ｓ１〜ＳＮを駆動する。ゲートドライバー（広義には走査ドライバー）５０は、１垂直走査期間内に、ＬＣＤパネル２０のゲート線Ｇ１〜ＧＭを走査する。

液晶駆動回路３０は、Ｑ（Ｑは、２以上の整数）ビットのバス幅を有するバスを介して、ＭＰＵ９０と接続されている。ＭＰＵ９０は、バスを介して、Ｑビット単位で表示データを液晶駆動回路３０に供給する。液晶駆動回路３０は、ＭＰＵ９０から表示データを一時的に表示データＲＡＭに蓄積した後、所与の読み出し周期で表示データＲＡＭから表示データを読み出して、ＬＣＤパネル２０のソース線Ｓ１〜ＳＮを駆動する。

図２に、図１の液晶駆動回路３０の構成例のブロック図を示す。図２において、図１と同様の部分には同一符号を付し、適宜説明を省略する。以下では、Ｑが８であるものとして説明する。

液晶駆動回路３０は、ソースドライバー４０と、ゲートドライバー５０として機能するゲートドライバー５０_１，５０_２の他に、表示データＲＡＭ６０と、カラムアドレスデコーダー６２と、ロウアドレスデコーダー６４と、Ｉ／Ｏバッファー６６とを備えている。また、液晶駆動回路３０は、ラインアドレスデコーダー６８と、表示データラッチ回路７０と、発振回路８０と、表示タイミング発生回路８２と、制御ロジック部８４と、電源回路８６と、ＭＰＵインターフェース部８８とを備えている。更に、液晶駆動回路３０は、８ビット分のデータ端子、ライト制御端子、リード制御端子、データ／コマンド識別端子、及びチップセレクト端子を備えている。

表示データＲＡＭ（表示データメモリー）６０は、カラム方向及びロウ方向に配列される複数の記憶領域を有する。具体的には、表示データＲＡＭ６０は、各カラムが複数表示ライン分の表示データを記憶するＮカラム分の記憶領域を有する。表示データＲＡＭ６０には、各カラムの表示データがソース１出力分のデータとなり、且つ、各ロウの表示データが１水平走査分のデータとなるように、表示データの各ビットが記憶される。表示データＲＡＭ６０が有する複数の記憶領域の各々は、カラム方向に規定されるカラムアドレスと、ロウ方向に規定されるロウアドレスとによって特定される。

カラムアドレスデコーダー６２は、制御ロジック部８４からのカラムアドレスをデコードし、表示データＲＡＭ６０が有する複数の記憶領域のうち、該カラムアドレスに対応するカラムの記憶領域を選択する制御を行う。

ロウアドレスデコーダー６４は、制御ロジック部８４からのロウアドレスをデコードし、表示データＲＡＭ６０が有する複数の記憶領域のうち、該ロウアドレスに対応するロウの記憶領域を選択する制御を行う。

Ｉ／Ｏバッファー６６は、ＭＰＵインターフェース部８８を介して入力され表示データＲＡＭ６０に書き込まれる表示データや、表示データＲＡＭ６０から読み出された表示データをバッファリングする。

ラインアドレスデコーダー６８は、表示タイミング発生回路８２によって生成された表示タイミングに同期して更新されるラインアドレスをデコードする。そして、ラインアドレスデコーダー６８は、表示データＲＡＭ６０が有する複数の記憶領域のうち、該ラインアドレスに対応するロウの記憶領域を選択する制御を行う。

表示データラッチ回路７０は、表示タイミング発生回路８２によって生成された表示タイミングに同期して、表示データＲＡＭ６０から読み出された表示データをラッチする。表示データラッチ回路７０によってラッチされた表示データは、ソースドライバー４０に対して供給される。

発振回路８０は、表示用クロックを生成する。具体的には、発振回路８０は、電源投入後、制御ロジック部８４によりリセットが解除されると、発振を開始して、表示用クロックを生成する。

表示タイミング発生回路８２は、発振回路８０によって生成された表示用クロックに基づいて、所与の読み出し周期で変化する表示タイミングを生成する。ソースドライバー４０、ゲートドライバー５０_１，５０_２、ラインアドレスデコーダー６８、及び電源回路８６の各々は、表示タイミング発生回路８２によって生成された表示タイミングに同期して動作する。

制御ロジック部８４は、ＭＰＵインターフェース部８８に接続され、ＭＰＵインターフェース部８８を介して入力されたコマンドや該コマンドのパラメーター等に従って、表示ライン数等の動作モードが設定され、液晶駆動回路３０の各部を制御する。

電源回路８６は、液晶駆動回路３０を構成する各部の動作電圧を生成するとともに、ソースドライバー４０によりソース線を駆動するための駆動電圧や、ゲートドライバー５０_１，５０_２によりゲート線を走査するための走査電圧を生成する。また、電源回路８６は、コモン電圧ＶＣを生成する。

ＭＰＵインターフェース部８８には、データ端子が接続され、データ端子を介して入出力されるデータＤ７〜Ｄ０の入出力インターフェース処理を行う。データ端子には、表示データや、ＭＰＵ９０からコマンド又はパラメーターが入力されたり、データ端子から、表示データＲＡＭ６０から読み出された表示データや、制御レジスターのレジスター値が出力されたりする。

また、ＭＰＵインターフェース部８８には、ライト制御端子が接続され、ライト制御端子を介してライト制御信号ＸＷＲが入力される。このライト制御信号ＸＷＲにより、液晶駆動回路３０に対して表示データやコマンド等の書き込みを指示することができる。

また、ＭＰＵインターフェース部８８には、リード制御端子が接続され、リード制御端子を介してリード制御信号ＸＲＤが入力される。このリード制御信号ＸＲＤにより、液晶駆動回路３０に対して表示データやコマンド等の読み出しを指示することができる。

また、ＭＰＵインターフェース部８８には、データ／コマンド識別端子を介して、データ／コマンド識別信号Ａ０が入力される。データ／コマンド識別信号Ａ０によりデータが指定されたとき、データ端子を介して表示データやパラメーターが入出力され、データ／コマンド識別信号Ａ０によりコマンドが指定されたとき、データ端子を介してコマンドが入出力される。

更に、ＭＰＵインターフェース部８８には、チップセレクト端子を介して、チップセレクト信号ＸＣＳが入力される。チップセレクト信号ＸＣＳがアクティブ状態のとき、液晶駆動回路３０は、端子の入出力を行い、チップセレクト信号ＸＣＳがノンアクティブ状態のとき、液晶駆動回路３０は、端子の入出力を行わない。

以上のような構成において、制御ロジック部８４、カラムアドレスデコーダー６２、及びロウアドレスデコーダー６４により、表示データＲＡＭ６０の書込制御部の機能が実現される。また、制御ロジック部８４、及びラインアドレスデコーダー６８により、表示データＲＡＭ６０の読出制御部の機能が実現される。更に、ソースドライバー４０により、ＬＣＤパネル２０を駆動する駆動部の機能が実現される。

液晶駆動回路３０は、上記の端子を制御してＭＰＵ９０が表示データを入力したとき、次のように動作する。

図３に、第１の実施形態における液晶駆動回路３０による駆動方法のフロー図の一例を示す。
図４に、第１の実施形態においてＭＰＵ９０が液晶駆動回路３０に転送する表示データの説明図を示す。図４において、図１５と同様の部分には同一符号を付し、適宜説明を省略する。

ＭＰＵ９０は、表示画像ＩＭＧを生成すると、表示画像ＩＭＧに対応する表示データを分割して、８ビット単位で、液晶駆動回路３０に対して転送する。このとき、ＭＰＵ９０は、図４に示すように、水平走査方向に並ぶソース８出力分の表示データを１転送単位として、表示データＤＥ_１，ＤＥ_２，ＤＥ_３，…の順番に、液晶駆動回路３０に供給する。第１の実施形態では、水平走査方向は、表示データＲＡＭ６０のカラム方向に対応している。

液晶駆動回路３０は、ＭＰＵインターフェース部８８を介して、ＭＰＵ９０から８ビットの表示データが入力されたとき、Ｉ／Ｏバッファー６６に保持する（ステップＳＴ１、保持ステップ）。

次に、液晶駆動回路３０は、表示データの書き込むべき記憶領域に応じてカラムアドレス及びロウアドレスを制御して、ステップＳＴ１において保持した表示データを、表示データＲＡＭ６０に展開して書き込む（ステップＳＴ２、表示データ書き込みステップ）。このとき、液晶駆動回路３０は、表示データＲＡＭ６０のカラム方向に連続する８ビット分の記憶領域に表示データの各ビットのデータを書き込むことで、ＭＰＵ９０から一転送単位として転送されてきた８ビット分の表示データを書き込む。

図５（Ａ）、図５（Ｂ）に、図４の表示データと表示データＲＡＭ６０への展開の説明図を示す。図５（Ａ）は、液晶駆動回路３０に対してＭＰＵ９０が転送する表示データの説明図を表す。図５（Ｂ）は、表示データＲＡＭ６０への表示データの展開の説明図を表す。

ＭＰＵ９０が、図４示すように８ビット単位で表示データＤＥ_１，ＤＥ_２，ＤＥ_３，…の順番に転送すると、これらが入力される液晶駆動回路３０は、内蔵する表示データＲＡＭ６０に展開する。このとき、液晶駆動回路３０は、８ビットの表示データを、図５（Ｂ）に示すように表示データＲＡＭ６０のカラム方向に展開する。従って、液晶駆動回路３０は、表示データＲＡＭ６０の第１カラム〜第８カラムに表示データＤＥ_１の各ビットを展開すると、次の表示データＤＥ_２の各ビットについては第９カラム〜第１６カラムに展開する。同様に、液晶駆動回路３０は、第１７カラム以降に表示データＤＥ_３の各ビットを展開する。

これ以降、カラム方向に表示データを展開し、第１表示ラインに対応するロウアドレスの記憶領域への書き込みが終了すると、次のロウアドレスにより特定される第２表示ラインのカラム方向に、順番に表示データを展開していく。

そのため、ＬＣＤパネル２０の第１表示ライン用の１水平走査分の表示データとして、Ｄ０_１〜Ｄ７_１，Ｄ０_２〜Ｄ７_２，Ｄ０_３，…が出力され、第２表示ライン用の１水平走査分の表示データとしても、同様に、カラム方向に書き込まれた表示データが出力される。即ち、Ｄ０_１は、ソース線Ｓ１への出力用のデータＤＳ１となり、Ｄ１_１，Ｄ２_１，Ｄ３_１，Ｄ４_１，Ｄ５_１，Ｄ６_１，Ｄ７_１の各々は、ソース線Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８への出力用のデータＤＳ２〜ＤＳ８となる。

図３のステップＳＴ２に続いて、液晶駆動回路３０は、表示タイミング発生回路８２からの表示タイミングに基づいて、ラインアドレスを制御して、表示データＲＡＭ６０から１表示ライン分の表示データを読み出す（ステップＳＴ３、表示データ読み出しステップ）。表示データＲＡＭ６０から読み出された１表示ライン分の表示データは、表示データラッチ回路７０にラッチされる。

そして、液晶駆動回路３０は、ステップＳＴ３において表示データＲＡＭ６０から読み出された１表示ライン分の表示データに基づいて、ＬＣＤパネル２０を駆動し（ステップＳＴ４、駆動ステップ）、一連の処理を終了する（エンド）。

以上説明したように、第１の実施形態によれば、８ビット単位で入力される表示データを、表示データＲＡＭ６０のカラム方向に書き込むようにしたので、従来に比べて、第１表示ラインの表示データの転送が完了するまでの時間を大幅に短縮することができる。

例えば、ソース出力数をＮ、表示データの転送サイクルタイムをＬとすると、第１の表示ラインの表示データの転送が完了するまで、従来ではＮ×Ｌだけの時間を要していたのに対し、第１の実施形態では、Ｎ×Ｌ／８だけの時間で済む。この結果、ティアリングを回避するために必要なバックポーチ時間も少なくて済み、その分だけ、液晶の書き込み時間に割り当てることができるようになる。

図６（Ａ）、図６（Ｂ）に、第１の実施形態における液晶駆動回路３０により得られる効果の説明図を示す。図６（Ａ）は、一般的な液晶駆動回路の１フレーム期間における液晶の書き込み時間の説明図を表す。図６（Ｂ）は、液晶駆動回路３０の１フレーム期間における液晶の書き込み時間の説明図を表す。

ＬＣＤパネル２０において表示を行う場合、例えば６０Ｈｚ等のフレーム周波数が定まるため、１フレーム期間Ｔ０の長さが決まる。従来では、ＭＰＵが図１６（Ａ）及び図１６（Ｂ）のように表示データを転送して表示データＲＡＭに展開していた。そのため、図６（Ａ）に示すように、１フレーム期間Ｔ０内の表示データの書き込み期間ＴＷを除く、読み出し期間ＴＲ内でＭライン分の水平走査期間が設けられていた。

これに対して、第１の実施形態では、表示データＲＡＭへの書き込み時間が１／８になるため、図６（Ｂ）に示すように、書き込み期間ＴＷ１が、ＴＷ／８となる。従って、１フレーム期間Ｔ０内の表示データの書き込み期間ＴＷ１を除く、読み出し期間ＴＲ内でＭライン分の水平走査期間を設けても、期間ＴＲ１だけ余裕ができる。そのため、表示ライン数を増やして、増分したライン数分の水平走査期間を期間ＴＲ１に割り当てることができるようになる。

なお、図１では、液晶駆動回路３０をＬＣＤパネル２０の外部に設けられるものとして説明したが、図１において液晶駆動回路３０をＬＣＤパネル２０上に形成し、モジュール化された液晶装置であるＬＣＤモジュールとして構成するようにしてもよい。

図７（Ａ）、図７（Ｂ）に、第１の実施形態におけるＬＣＤモジュールの構成の概要を示す。図７（Ａ）は、第１の実施形態におけるＬＣＤモジュールの概略平面図を表し、図７（Ｂ）は、ＬＣＤモジュールの概略側面図を表す。図７（Ａ）及び図７（Ｂ）において、図１と同様の部分には同一符号を付し、適宜説明を省略する。

ＬＣＤモジュール１２は、画素電極及びＴＦＴが形成されたアクティブマトリクス基板９２と、対向電極が形成された対向基板９４と、液晶駆動回路３０とを備えている。液晶駆動回路３０は、アクティブマトリクス基板９２上に配置される。ＬＣＤモジュール１２は、このようなアクティブマトリクス基板９２と、対向基板９４との間に、電気光学素子である液晶９６を封入することで構成される。

なお、ＬＣＤモジュールとして、ソースドライバー４０、及びゲートドライバー５０（ゲートドライバー５０_１，５０_２）の少なくとも一方を、アクティブマトリクス基板９２上に設けるようにしてもよい。この場合、ＬＣＤパネル２０は、複数のソース線と、複数のゲート線と、複数のゲート線の各ゲート線及び複数のソース線の各ソース線とに接続された複数の画素と、複数のソース線を駆動するソースドライバーとを含むように構成することができる。

〔第２の実施形態〕
第１の実施形態では、液晶駆動回路（具体的には、ソースドライバー）が表示データＲＡＭを設けるものとして説明したが、本発明に係る実施形態は、これに限定されるものではない。第２の実施形態では、カラーの液晶駆動回路向けのＲＧＢインターフェースの構成を流用して、液晶駆動回路が、モノクロームＬＣＤパネルを駆動する。

図８に、本発明の第２の実施形態における駆動回路としてのソースドライバーを備える液晶装置の構成例を示す。なお、図８では、液晶装置の他に、液晶装置に対して表示データを供給するＭＰＵもあわせて図示している。図８において、図１と同様の部分には同一符号を付し、適宜説明を省略する。

第２の実施形態における液晶装置１０ａは、ＬＣＤパネル２０と、ソースドライバー４０ａと、ゲートドライバー５０と、電源回路８６ａとを備えている。ソースドライバー４０ａは、Ｑ（例えば、Ｑ＝８）ビット単位でＭＰＵ９０から入力される表示データに基づいて、ＬＣＤパネル２０のソース線Ｓ１〜ＳＮを駆動する。電源回路８６ａは、ソースドライバー４０ａによりソース線を駆動するための駆動電圧や、ゲートドライバー５０によりゲート線を走査するための走査電圧、コモン電圧ＶＣを生成する。

なお、ソースドライバー４０ａ、ゲートドライバー５０、及び電源回路８６ａの少なくとも２つが、集積化されていてもよい。

図９に、図８のソースドライバー４０ａの構成例のブロック図を示す。以下では、Ｑが８であるものとして説明する。

第２の実施形態におけるソースドライバー４０ａは、シフトレジスター回路１００と、表示データラッチ１１０と、ラインラッチ１２０と、電圧選択回路１３０と、駆動部１４０とを備えている。ソースドライバー４０ａは、８ビット単位で入力される表示データに基づいて、ＬＣＤパネル２０のソース線Ｓ１〜ＳＮを駆動する。

シフトレジスター回路１００は、基準クロックＣＬＫに同期して取込開始クロックＥＩＯをシフトして、シフトした各取込クロックを表示データラッチ１１０に出力する。

図１０に、図９のシフトレジスター回路１００の構成例の要部を示す。なお、図１０において、ｑは２以上の整数とし、Ｎ＝８×ｑであるものとする。

シフトレジスター回路１００は、第１のフリップフロップ１０２_１〜第ｑのフリップフロップ１０２_ｑを含んで構成される。第１のフリップフロップ１０２_１〜第ｑのフリップフロップ１０２_ｑは、縦続に接続されている。

初段の第１のフリップフロップ１０２_１のデータ端子（図示せず）には、取込開始クロックＥＩＯが入力され、各フリップフロップのクロック端子（図示せず）には、基準クロックＣＬＫが入力される。第２のフリップフロップ１０２_２〜第ｑのフリップフロップ１０２_ｑの各々のデータ端子には、前段のフリップフロップの出力端子が接続され、各フリップフロップのクロック端子には、基準クロックＣＬＫが入力される。第１のフリップフロップ１０２_１〜第ｑのフリップフロップ１０２_ｑの各々の構成は同様であり、クロック端子に入力される基準クロックＣＬＫの立ち上がりエッジに同期して、データ端子に入力される信号をシフトして出力端子から出力する。

図１１に、図１０のシフトレジスター回路１００の動作例のタイミング図を示す。図１１は、横軸に時間軸をとり、基準クロックＣＬＫ、取込開始クロックＥＩＯ、第１の取込クロックＥＮＢ（１＿１）〜ＥＮＢ（１＿８）、第２の取込クロックＥＮＢ（２＿１）〜ＥＮＢ（２＿８）、及び第ｑの取込クロックＥＮＢ（ｑ＿１）〜ＥＮＢ（ｑ＿８）の変化を表す。

取込開始クロックＥＩＯは、基準クロックの立ち下がりエッジに同期したパルスとして第１のフリップフロップ１０２_１のデータ端子に入力される。第１のフリップフロップ１０２_１は、基準クロックＣＬＫの立ち上がりエッジに同期して取込開始クロックＥＩＯをシフトして第１の取込クロックＥＮＢ（１＿１）〜ＥＮＢ（１＿８）を出力する。第２のフリップフロップ１０２_２は、基準クロックＣＬＫの立ち上がりエッジに同期して第１の取込クロックＥＮＢ（１＿１）〜ＥＮＢ（１＿８）をシフトして第２の取込クロックＥＮＢ（２＿１）〜ＥＮＢ（２＿８）を出力する。これ以降、第３のフリップフロップ１０２_３〜第（ｑ−１）のフリップフロップ１０２_ｑ−１の各々も同様の取込クロックのシフト動作を行う。そして、同様に、第ｑのフリップフロップ１０２_ｑは、基準クロックＣＬＫの立ち上がりエッジに同期して第（ｑ−１）の取込クロックＥＮＢ（（ｑ−１）＿１）〜ＥＮＢ（（ｑ−１）＿８）をシフトして第ｑの取込クロックＥＮＢ（ｑ＿１）〜ＥＮＢ（ｑ＿８）を出力する。

図９において、表示データラッチ１１０は、シフトレジスター回路１００からの取込クロックで、８ビット単位で入力される表示データを一斉にラッチする。具体的には、表示データラッチ１１０は、表示データのビット毎に設けられた第１のフリップフロップ〜第２Ｑのフリップフロップを含む複数のフリップフロップを含み、各フリップフロップには、シフトレジスター回路１００からの取込クロックと、８ビットの表示データが転送されるバスとが接続される。このとき、表示データラッチ１１０は、８ビット毎に、対応するフリップフロップに入力された表示データの各ビットを一斉にラッチする。即ち、表示データラッチ１１０を構成する第１のフリップフロップ〜第Ｑのフリップフロップは、第１の取込クロックＥＮＢ（１＿１）〜ＥＮＢ（１＿８）で、表示データの各ビットをラッチする。表示データラッチ１１０を構成する第（Ｑ＋１）のフリップフロップ〜第２Ｑのフリップフロップは、第２の取込クロックＥＮＢ（２＿１）〜ＥＮＢ（２＿８）で、表示データの各ビットをラッチする。

ラインラッチ１２０は、ラッチパルスＬＰに同期して、表示データラッチ１１０にラッチされた１表示ライン分の表示データをラッチする。具体的には、ラインラッチ１２０は、表示データのビット毎に設けられた複数のフリップフロップを有し、各フリップフロップには、表示データラッチ１１０の対応するフリップフロップの出力と、ラッチパルスＬＰとが入力される。

電圧選択回路１３０は、ラインラッチ１２０にラッチされた表示データのビット毎に、第１の電圧ＶＨ又は第２の電圧ＶＬを選択する。例えば、電圧選択回路１３０は、表示データのビットが「１」のとき、第１の電圧ＶＨを選択して駆動部１４０に出力し、表示データのビットが「０」のとき、第２の電圧ＶＬを選択して駆動部１４０に出力する。

駆動部１４０は、出力毎に設けられた出力バッファーを有し、各出力バッファーにより、第１の電圧又は第２の電圧に基づいてＬＣＤパネルの対応するソース線を駆動する。

図１２に、第２の実施形態におけるソースドライバー４０ａによる駆動方法のフロー図の一例を示す。

ＭＰＵ９０は、表示画像ＩＭＧを生成すると、表示画像ＩＭＧに対応する表示データを分割して、８ビット単位で、ソースドライバー４０ａに対して転送する。このとき、ＭＰＵ９０は、図４に示すように、水平走査方向に並ぶ８出力分の表示データを１転送単位として、表示データＤＥ_１，ＤＥ_２，ＤＥ_３，…の順番に、液晶駆動回路３０に供給する。

ソースドライバー４０ａは、ＭＰＵ９０から８ビットの表示データが入力されたとき、シフトレジスター回路１００によって生成された取込クロックに基づいて、表示データラッチ１１０に表示データを保持する（ステップＳＴ１１、保持ステップ）。

次に、ソースドライバー４０ａは、ラッチパルスＬＰに同期して、ステップＳＴ１１において保持した表示データの１表示ライン分を、ラインラッチ１２０にラッチする（ステップＳＴ１２）。

そして、ソースドライバー４０ａは、ステップＳＴ１２においてラッチされた１表示ライン分の表示データの各ビットに対応した電圧を選択して、対応する駆動部１４０の出力バッファーに出力する（ステップＳＴ１３、電圧選択ステップ）。

その後、ソースドライバー４０ａは、表示データのビット毎に、ステップＳＴ１３において選択された電圧を用いて、ＬＣＤパネル２０の対応するソース線を駆動し（ステップＳＴ１４、駆動ステップ）、一連の処理を終了する（エンド）。

以上説明したように、第２の実施形態においては、表示データＲＡＭがない場合であっても、８ビット単位で入力される表示データを表示データラッチ等に一斉に取り込み、ビット毎に対応する電圧を用いて駆動するようにした。これにより、モノクロームＬＣＤパネルを駆動する場合に、第１表示ラインの表示データの転送が完了するまでの時間を大幅に短縮することができる。

〔第３の実施形態〕
第３の実施形態では、第１の実施形態における液晶駆動回路３０に、第２の実施形態におけるソースドライバー４０ａの機能を追加し、いずれかの方法で、Ｑビット単位に入力される表示データを用いてＬＣＤパネルを駆動する。

図１３に、本発明の第３の実施形態における液晶駆動回路の構成例のブロック図を示す。図１３において、図２と同様の部分には同一符号を付し、適宜説明を省略する。以下では、Ｑが８であるものとして説明する。

第３の実施形態における液晶駆動回路３０ｂは、ソースドライバー４０と、ゲートドライバー５０として機能するゲートドライバー５０_１，５０_２の他に、表示データＲＡＭ６０を備えている。また、液晶駆動回路３０ｂは、カラムアドレスデコーダー６２と、ロウアドレスデコーダー６４と、Ｉ／Ｏバッファー６６と、ラインアドレスデコーダー６８とを備えている。更にまた、液晶駆動回路３０ｂは、表示データラッチ回路７０と、発振回路８０と、表示タイミング発生回路８２と、制御ロジック部８４ｂと、電源回路８６と、ＭＰＵインターフェース部８８と、ＲＧＢインターフェース部２００とを備えている。

更にまた、液晶駆動回路３０ｂは、ＭＰＵインターフェース部８８に対応して、ライト制御端子、リード制御端子、データ／コマンド識別端子、及びチップセレクト端子を備えている。更にまた、液晶駆動回路３０ｂは、ＲＧＢインターフェース部２００に対応して、垂直同期信号入力端子、水平同期信号入力端子、ドットクロック入力端子、イネーブル入力端子を備えている。そして、液晶駆動回路３０ｂは、ＭＰＵインターフェース部８８及びＲＧＢインターフェース部２００に対応して、８ビット分のデータ端子を備えている。

液晶駆動回路３０ｂの構成が図２に示す液晶駆動回路３０の構成と異なる点は、ＲＧＢインターフェース部２００が追加され、制御ロジック部８４に代えて制御ロジック部８４ｂが設けられている点である。制御ロジック部８４ｂは、ＭＰＵインターフェース部８８又はＲＧＢインターフェース部２００のいずれかにインターフェース処理を切り替える制御を行う。具体的には、液晶駆動回路３０ｂは、図示しないインターフェース切替専用切替端子、又はＭＰＵからのコマンドによって、第１のモード又は第２のモードに設定される。制御ロジック部８４ｂは、設定されたモードに応じて、ＭＰＵインターフェース部８８又はＲＧＢインターフェース部２００の一方にインターフェース処理を切り替える制御を行う。

ＲＧＢインターフェース部２００は、ソースドライバー４０に接続される。ＲＧＢインターフェース部２００は、図９のシフトレジスター回路１００、表示データラッチ１１０、及びラインラッチ１２０を備えている。ソースドライバー４０は、電圧選択回路１３０及び駆動部１４０を備えている。

垂直同期信号入力端子に入力される垂直同期信号ＶＳＹＮＣにより、１垂直走査期間が規定される。また、水平同期信号入力端子に入力される水平同期信号ＨＳＹＮＣにより、１水平走査期間が規定される。この水平同期信号ＨＳＹＮＣに対応して、図９のラッチパルスＬＰがアクティブ状態となる。ドットクロック入力端子に入力されるドットクロックＤＯＴＣＬＫに同期して、表示データＤ７〜Ｄ０が入力される。有効な表示データＤ７〜Ｄ０は、イネーブル入力端子に入力されるイネーブル信号ＥＮＡＢＬＥにより指定される。ドットクロックＤＯＴＣＬＫは、図９の基準クロックＣＬＫに対応し、取込開始クロックＥＩＯは、垂直同期信号ＶＳＹＮＣ等に基づいて生成される。

なお、図１の液晶装置１０において、液晶駆動回路３０に代えて液晶駆動回路３０ｂを設けることができる。

以上のような構成を有する液晶駆動回路３０ｂは、第１のモードが設定されＭＰＵインターフェース部８８が指定されたとき、ＭＰＵインターフェース部８８を介して８ビット単位に入力される表示データに基づいて、ソース線Ｓ１〜ＳＮを駆動する。具体的には、液晶駆動回路３０ｂは、ＭＰＵインターフェース部８８を介して入力される表示データを表示データＲＡＭ６０のカラム方向に蓄積し、該表示データＲＡＭ６０から読み出した表示データに基づいて、ソースドライバー４０によりソース線Ｓ１〜ＳＬを駆動する。

これにより、第１の実施形態と同様に、第１表示ラインの表示データの転送が完了するまでの時間を大幅に短縮することができる。

また、液晶駆動回路３０ｂは、第２のモードが設定されＲＧＢインターフェース部２００が指定されたとき、ＲＧＢインターフェース部２００を介して８ビット単位に入力される表示データに基づいて、ソース線Ｓ１〜ＳＮを駆動する。具体的には、液晶駆動回路３０ｂは、ＲＧＢインターフェース部２００を介して入力される表示データを、表示データラッチ１１０及びラインラッチ１２０にラッチして、ラインラッチ１２０から読み出した表示データに基づいて、ソースドライバー４０によりソース線Ｓ１〜ＳＬを駆動する。

これにより、第２の実施形態と同様に、第１表示ラインの表示データの転送が完了するまでの時間を大幅に短縮することができる。

〔電子機器〕
上記のいずれかの実施形態における液晶装置は、例えば次のような電子機器に適用することができる。

図１４（Ａ）、図１４（Ｂ）に、上記のいずれかの実施形態における液晶装置が適用された電子機器の構成を示す斜視図を示す。図１４（Ａ）は、モバイル型のパーソナルコンピューターの構成の斜視図を表す。図１４（Ｂ）は、携帯電話機の構成の斜視図を表す。

図１４（Ａ）に示すパーソナルコンピューター８００は、本体部８１０と、表示部８２０とを備えている。表示部８２０として、上記のいずれかの実施形態における液晶装置が実装される。即ち、パーソナルコンピューター８００は、少なくとも上記のいずれかの実施形態における液晶装置を含んで構成される。本体部８１０には、キーボード８３０が設けられる。キーボード８３０を介した操作情報が図示しない制御部によって解析され、その操作情報に応じて表示部８２０に画像が表示される。この表示部８２０は、第１表示ラインの表示データの転送完了までの時間を短縮する。そのため、その分だけ液晶の書き込み時間に割り当てることで、画質を向上したり、より多くの表示ライン数の画像を表示したりすることが可能なパーソナルコンピューター８００を提供することができる。

図１４（Ｂ）に示す携帯電話機９００は、本体部９１０と、表示部９２０とを備えている。表示部９２０として、上記のいずれかの実施形態における液晶装置が実装される。即ち、携帯電話機９００は、少なくとも上記のいずれかの実施形態における液晶装置を含んで構成される。本体部９１０には、キー９３０が設けられる。キー９３０を介した操作情報が図示しない制御部によって解析され、その操作情報に応じて表示部９２０に画像が表示される。この表示部９２０は、第１表示ラインの表示データの転送完了までの時間を短縮する。そのため、その分だけ液晶の書き込み時間に割り当てることで、画質を向上したり、より多くの表示ライン数の画像を表示したりすることが可能な携帯電話機９００を提供することができる。

なお、上記のいずれかの実施形態における液晶装置が適用された電子機器として、図１４（Ａ）、図１４（Ｂ）に示すものに限定されるものではない。例えば、ヘッドマウントディスプレイ（Head Mounted Display：以下、ＨＭＤ）や電子ビューファインダー等の直視型の表示パネルを用いた機器、情報携帯端末（ＰＤＡ：Personal Digital Assistants）、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャー、電子手帳、電子ペーパー、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ（Point of sale system）端末、プリンター、スキャナー、複写機、ビデオプレーヤー、タッチパネルを備えた機器等が挙げられる。

以上、本発明に係る駆動回路、電気光学装置、電子機器、及び駆動方法等を上記のいずれかの実施形態に基づいて説明したが、本発明は上記のいずれかの実施形態に限定されるものではない。例えば、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、次のような変形も可能である。

（１）上記のいずれかの実施形態では、電気光学装置としてのＬＣＤパネルが、表示データに基づいて画像を表示するものとして説明したが、本発明は、これに限定されるものではなく、画像を表示するものでなくてもよい。

（２）上記のいずれかの実施形態では、電気光学装置としてのＬＣＤパネルを構成する表示素子が液晶素子である液晶装置を例として説明したが、本発明は、これに限定されるものではない。例えば、表示素子が有機エレクトロルミネッセンス素子である電気光学装置であってもよい。

（３）上記のいずれかの実施形態では、Ｑが８として、ＭＰＵと液晶駆動回路とを接続する表示データのバス幅が８ビットであるものとして説明したが、本発明は、これに限定されるものではない。例えば、１６ビットのバス幅を有するバスにより、ＭＰＵと液晶駆動回路とが接続されるものに適用することができる。

（４）上記のいずれかの実施形態では、モノクロームＬＣＤパネルを例に説明したが、本発明は、これに限定されるものではない。例えば、第１の実施形態又は第３の実施形態におけるＬＣＤパネルが、カラーのＬＣＤパネルであってもよい。

（５）上記のいずれかの実施形態では、表示データの供給源としてＭＰＵを例に説明したが、本発明は、これに限定されるものではない。例えば、ＭＰＵと液晶駆動回路等との間に表示コントローラーを設け、液晶駆動回路等への表示データの供給源が、表示コントローラーであっても同様である。

（６）上記のいずれかの実施形態において、本発明を駆動回路、電気光学装置、電子機器、及び駆動方法等として説明したが、本発明は、これに限定されるものではない。例えば、本発明に係る駆動方法の処理手順が記述されたプログラム、このプログラムが記録された記録媒体であってもよい。

１０，１０ａ…液晶装置、 ２０…ＬＣＤパネル、 ２２ｍｎ…ＴＦＴ、
２４ｍｎ…液晶容量、 ２６ｍｎ…画素電極、 ２８ｍｎ…対向電極、
３０，３０ｂ…液晶駆動回路、 ４０，４０ａ…ソースドライバー、
５０，５０_１，５０_２…ゲートドライバー、 ６０…表示データＲＡＭ、
６２…カラムアドレスデコーダー、 ６４…ロウアドレスデコーダー、
６６…Ｉ／Ｏバッファー、 ６８…ラインアドレスデコーダー、
７０…表示データラッチ回路、 ８０…発振回路、 ８２…表示タイミング発生回路、
８４，８４ｂ…制御ロジック部、 ８６，８６ａ…電源回路、
８８…ＭＰＵインターフェース部、 ９０…ＭＰＵ、
９２…アクティブマトリクス基板、 ９４…対向基板、 ９６…液晶、
１００…シフトレジスター回路、
１０２_１〜１０２_ｑ…第１のフリップフロップ〜第ｑのフリップフロップ、
１０４_１〜１０４_ｑ…第１のデータラッチ、
１０６_１〜１０６_ｑ…第２のデータラッチ、 １１０…表示データラッチ、
１２０…ラインラッチ、 １３０…電圧選択回路、 １４０…駆動部、
２００…ＲＧＢインターフェース部、Ｓ１〜ＳＮ，Ｓｎ…ソース線、
Ｇ１〜ＧＭ，Ｇｍ…ゲート線

Claims (6)

1. Ｑ（Ｑは２以上の整数）ビット単位で入力される表示データに基づいて、Ｍ本のゲート線とＮ本のソース線（Ｍ、Ｎは２以上の整数）を含むモノクロームの電気光学装置を駆動する駆動回路であって、
   カラム方向及びロウ方向に配列される複数の記憶領域を有する表示データメモリーと、
   前記表示データメモリーの前記複数の記憶領域のうち前記カラム方向に連続するＱビット分の記憶領域に、前記表示データの各ビットのデータの書き込み制御を行う書込制御部と、
   前記電気光学装置の１ゲート線に対応する１表示ライン分毎に、前記表示データメモリーのカラム方向に連続するＮビット分の記憶領域に保存されたＮビットの前記表示データの読み出し制御を行う読出制御部と、
   前記読出制御部によって前記表示データメモリーから読み出された前記Ｎビットの表示データに基づいて前記電気光学装置の前記Ｎ本のソース線を駆動する駆動部と、
   を含むことを特徴とする駆動回路。
2. 前記駆動部は、
   前記Ｑビット単位で入力される表示データに基づいて、連続するＱ本のソース線を駆動することを特徴とする請求項１記載の駆動回路。
3. Ｍ本のゲート線（Ｍは２以上の整数）と、
   Ｎ本のソース線（Ｎは２以上の整数）と、
   各々が、前記Ｍ本のゲート線の１つ及び前記Ｎ本のソース線の１つに接続される複数の画素と、
   Ｑ（Ｑは２以上の整数）ビット単位で入力される表示データに基づいて、前記Ｎ本のソース線を駆動する駆動回路と、を含み、
   前記駆動回路は、
   カラム方向及びロウ方向に配列される複数の記憶領域を有する表示データメモリーと、
   前記表示データメモリーの前記複数の記憶領域のうち前記カラム方向に連続するＱビット分の記憶領域に、前記表示データの各ビットのデータの書き込み制御を行う書込制御部と、
   前記Ｍ本のゲート線の１ゲート線に対応する１表示ライン分毎に、前記表示データメモリーのカラム方向に連続するＮビット分の記憶領域に保存されたＮビットの前記表示データの読み出し制御を行う読出制御部と、
   前記読出制御部によって前記表示データメモリーから読み出された前記Ｎビットの表示データに基づいて前記Ｎ本のソース線を駆動する駆動部と、
   を含み、
   前記複数の画素の各々は、ＴＦＴと画素電極とを含み、
   前記ＴＦＴのゲートには、前記Ｍ本のゲート線の１つが接続され、
   前記ＴＦＴのソースには、前記Ｎ本のソース線の１つが接続され、
   前記ＴＦＴのドレインには、前記画素電極が接続される
   ことを特徴とするモノクロームの電気光学装置。
4. 請求項１又は２に記載の駆動回路を含むことを特徴とする電子機器。
5. 請求項３記載の電気光学装置を含むことを特徴とする電子機器。
6. カラム方向及びロウ方向に配列される複数の記憶領域を有する表示データメモリーを用いて、Ｍ本のゲート線とＮ本のソース線（Ｍ、Ｎは２以上の整数）を含むモノクロームの電気光学装置を駆動する駆動方法であって、
   Ｑ（Ｑは２以上の整数）ビット単位で入力される表示データを保持する保持ステップと、
   前記複数の記憶領域のうち前記カラム方向に連続するＱビット分の記憶領域に、前記表示データの各ビットのデータを書き込む表示データ書き込みステップと、
   前記電気光学装置の１ゲート線に対応する１表示ライン分毎に、前記表示データメモリーのカラム方向に連続するＮビット分の記憶領域に保存されたＮビットの前記表示データを読み出す表示データ読み出しステップと、
   前記Ｎビットの表示データ読み出しステップにおいて読み出された表示データに基づいて、前記電気光学装置の前記Ｎ本のソース線を駆動する駆動ステップと、
   を含むことを特徴とする駆動方法。

Images